JP4155389B2 - 発光装置、その駆動方法及び電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、基板上に形成された発光素子、例えばＯＬＥＤ（Organic Light Emitting Diode）を、該基板とカバー材の間に封入したＯＬＥＤパネルに関する。また、該ＯＬＥＤパネルにコントローラを含むＩＣ等を実装した、ＯＬＥＤモジュールに関する。なお本明細書において、ＯＬＥＤパネル及びＯＬＥＤモジュールを共に発光装置と総称する。本発明はさらに、発光装置の駆動方法と、該発光装置を用いた電子機器に関する。
【０００２】
【従来の技術】
ＯＬＥＤは自ら発光するため視認性が高く、液晶表示装置（ＬＣＤ）で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。そのため、近年ＯＬＥＤを用いた発光装置は、ＣＲＴやＬＣＤに代わる表示装置として注目されている。
【０００３】
ＯＬＥＤは、電場を加えることで発生するルミネッセンス（Electroluminescence）が得られる有機化合物（有機発光材料）を含む層（以下、有機発光層と記す）と、陽極層と、陰極層とを有している。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明の発光装置は、上述した発光のうちの、いずれか一方の発光を用いていても良いし、または両方の発光を用いていても良い。
【０００４】
なお、本明細書では、ＯＬＥＤの陽極と陰極の間に設けられた全ての層を有機発光層と定義する。有機発光層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的にＯＬＥＤは、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。
【０００５】
【発明が解決しようとする課題】
発光装置を実用化する上で問題となっているのが、有機発光材料の劣化に伴う、ＯＬＥＤの輝度の低下であった。
【０００６】
有機発光材料は水分、酸素、光、熱に弱く、これらのものによって劣化が促進される。具体的には、発光装置を駆動するデバイスの構造、有機発光材料の特性、電極の材料、作製工程における条件、発光装置の駆動方法等により、その劣化の速度が左右される。
【０００７】
有機発光層にかかる電圧が一定であっても、有機発光層が劣化するとＯＬＥＤの輝度は低下し、表示する画像は不鮮明になる。なお本明細書において、一対の電極から有機発光層に印加する電圧をＯＬＥＤ駆動電圧（Ｖｅｌ）と定義する。
【０００８】
また、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に対応した三種類のＯＬＥＤを用いたカラー化表示方式において、有機発光層を構成する有機発光材料は、ＯＬＥＤの対応する色によって異なる。そのため、ＯＬＥＤの有機発光層が、対応する色ごとに異なる速度で劣化することがある。この場合、時間が経つにつれ、ＯＬＥＤの輝度が色ごとに異なってしまい、発光装置に所望の色を有する画像を表示することができなくなる。
【０００９】
また、有機発光層の温度は、外気温やＯＬＥＤパネル自身が発する熱等に左右されるが、一般的にＯＬＥＤは温度によって流れる電流の値が変化する。図２７に、有機発光層の温度を変化させたときの、ＯＬＥＤの電圧電流特性の変化を示す。電圧が一定のとき、有機発光層の温度が高くなると、ＯＬＥＤ駆動電流は大きくなる。そしてＯＬＥＤ駆動電流とＯＬＥＤの輝度は比例関係にあるため、ＯＬＥＤ駆動電流が大きければ大きいほど、ＯＬＥＤの輝度は高くなる。このように、有機発光層の温度によってＯＬＥＤの輝度が変化するため、所望の階調を表示することが難しく、温度の上昇に伴って発光装置の消費電流が大きくなる。
【００１０】
さらに、一般的に、有機発光材料の種類によって温度変化におけるＯＬＥＤ駆動電流の変化の度合いが異なるため、カラー表示において各色のＯＬＥＤの輝度が温度によってバラバラに変化することが起こりうる。各色の輝度のバランスが崩れると、所望の色を表示することができない。
【００１１】
本発明は上述したことに鑑み、有機発光層の劣化や温度変化に左右されずに一定の輝度を得ることができ、さらに所望のカラー表示を行うことが可能な発光装置を提供することを課題とする。
【００１２】
【課題を解決するための手段】
本発明者は、ＯＬＥＤ駆動電圧を一定に保って発光させるのと、ＯＬＥＤに流れる電流を一定に保って発光させるのとでは、後者の方が、劣化によるＯＬＥＤの輝度の低下が小さいことに着目した。なお本明細書において、ＯＬＥＤに流れる電流をＯＬＥＤ駆動電流（Ｉｅｌ）と呼ぶ。そして、ＯＬＥＤの輝度を電圧によって制御するのではなく、電流によって制御することで、ＯＬＥＤの劣化によるＯＬＥＤの輝度の変化を防ぐことができるのではないかと考えた。
【００１３】
具体的に本発明では、各画素に設けたトランジスタのドレイン電流Ｉｄを、信号線駆動回路において制御する。トランジスタのドレイン電流Ｉｄを、信号線駆動回路において制御するので、ドレイン電流Ｉｄは負荷抵抗の値によらずに一定になる。
【００１４】
ドレイン電流Ｉｄが流れると、トランジスタのゲート電極とドレイン領域間に電圧が生じる。そして、該電圧を維持したまま、トランジスタのドレイン電流が単数または複数の回路素子を間に介してＯＬＥＤに流れるようにする。なおドレイン電流Ｉｄは、トランジスタが飽和領域において動作するような大きさである。
【００１５】
上記構成によって、ＯＬＥＤに流れるＯＬＥＤ駆動電流の値は、負荷抵抗の値によらず信号線駆動回路によって制御されることになる。言い換えると、トランジスタの特性の違いや、ＯＬＥＤの劣化等に左右されずに、ＯＬＥＤ駆動電流を所望の値に制御することが可能になる。
【００１６】
本発明では、上記構成により、有機発光層が劣化してもＯＬＥＤの輝度の低下を抑えることができ、その結果鮮明な画像を表示することができる。また、各色毎に対応したＯＬＥＤを用いたカラー表示の発光装置の場合、ＯＬＥＤの有機発光層が、対応する色ごとに異なる速度で劣化しても、各色の輝度のバランスが崩れるのを防いで所望の色を表示することができる。
【００１７】
また、有機発光層の温度が外気温やＯＬＥＤパネル自身が発する熱等に左右されても、ＯＬＥＤ駆動電流を所望の値に制御することができる。よって、ＯＬＥＤ駆動電流とＯＬＥＤの輝度は比例するので、ＯＬＥＤの輝度が変化するのを抑えることができ、また温度の上昇に伴って消費電流が大きくなるのを防ぐことができる。また、カラー表示の発光装置の場合、温度変化に左右されずに各色のＯＬＥＤの輝度の変化を抑えることができるので、各色の輝度のバランスが崩れるのを防ぐことができ、所望の色を表示することができる。
【００１８】
さらに、一般的に、有機発光材料の種類によって温度変化におけるＯＬＥＤ駆動電流の変化の度合いが異なるため、カラー表示において各色のＯＬＥＤの輝度が温度によってバラバラに変化することが起こりうる。しかし本発明の発光装置では、温度変化に左右されずに所望の輝度を得ることができるので、各色の輝度のバランスが崩れるのを防ぐことができ、所望の色を表示することができる。
【００１９】
また一般的な発光装置は、各画素に電流を供給する配線自体が抵抗を有するため、配線の長さによってその電位が多少降下する。そしてこの電位の降下は、表示する画像によっても大きく異なる。特に、同じ配線から電流が供給される複数の画素において、階調数の高い画素の割合が大きくなると、配線に流れる電流が大きくなり、電位の降下が顕著に現れる。電位が降下すると、各画素のＯＬＥＤにそれぞれかかる電圧が小さくなるため、各画素に供給される電流は小さくなる。よって、ある所定の画素において一定の階調を表示しようとしても、同じ配線から電流が供給されている他の画素の階調数が変化すると、それに伴って該所定の画素に供給される電流が変化し、結果的に階調数も変化する。しかし本発明の発光装置では、表示する画像毎に測定値と基準値を得て、ＯＬＥＤ電流を補正することができるので、表示する画像が変化しても補正により所望の階調数を表示することができる。
【００２０】
なお、本発明の発光装置において、画素に用いるトランジスタは単結晶シリコンを用いて形成されたトランジスタであっても良いし、多結晶シリコンやアモルファスシリコンを用いた薄膜トランジスタであっても良い。また、有機半導体を用いたトランジスタであっても良い。
【００２１】
なお本発明の発光装置の画素に設けられたトランジスタは、シングルゲート構造を有していても良いし、ダブルゲート構造やそれ以上のゲート電極を有するマルチゲート構造であっても良い。
【００２２】
【発明の実施の形態】
（実施の形態１）
図１に本発明のＯＬＥＤパネルの構成を、ブロック図で示す。１００は画素部であり、複数の画素１０１がマトリクス状に形成されている。また１０２は信号線駆動回路、１０３は第１走査線駆動回路、１０４は第２走査線駆動回路である。
【００２３】
なお図１では信号線駆動回路１０２と、第１走査線駆動回路１０３と、第２走査線駆動回路１０４が、画素部１００と同じ基板上に形成されているが、本発明はこの構成に限定されない。信号線駆動回路１０２と第１走査線駆動回路１０３と、第２走査線駆動回路１０４が画素部１００と異なる基板上に形成され、ＦＰＣ等を介して、画素部１００と接続されていても良い。また、図１では信号線駆動回路１０２、第１走査線駆動回路１０３及び第２走査線駆動回路１０４は１つづつ設けられているが、本発明はこの構成に限定されない。信号線駆動回路１０２と第１走査線駆動回路１０３と第２走査線駆動回路１０４の数は設計者が任意に設定することができる。
【００２４】
なお本明細書において接続とは、電気的な接続を意味する。
【００２５】
また図１では、画素部１００に信号線Ｓ１〜Ｓｘ、電源線Ｖ１〜Ｖｘ、第１走査線Ｇａ１〜Ｇａｙ、第２走査線Ｇｂ１〜Ｇｂｙが設けられている。なお信号線と電源線の数は必ずしも同じであるとは限らない。第１走査線と第２走査線の数は必ずしも同じであるとは限らない。また本発明の発光装置が必ずしもこれらの配線を全て有している必要はなく、また、これらの配線の他に、別の異なる配線が設けられていても良い。
【００２６】
電源線Ｖ１〜Ｖｘは所定の電位に保たれている。なお図１ではモノクロの画像を表示する発光装置の構成を示しているが、本発明はカラーの画像を表示する発光装置であっても良い。その場合、電源線Ｖ１〜Ｖｘの電位の高さを全て同じに保たなくても良く、対応する色毎に変えるようにしても良い。
【００２７】
図２に、図１で示した画素１０１の詳しい構成を示す。図２に示す画素１０１は、信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、第１走査線Ｇａｊ（Ｇａ１〜Ｇａｙのうちの１つ）、第２走査線Ｇｂｊ（Ｇｂ１〜Ｇｂｙのうちの１つ）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。
【００２８】
また画素１０１は、トランジスタＴｒ１（電流制御用トランジスタまたは第１のトランジスタ）、トランジスタＴｒ２（駆動用トランジスタまたは第２のトランジスタ）、トランジスタＴｒ３（第１スイッチング用トランジスタまたは第３のトランジスタ）、トランジスタＴｒ４（第２スイッチング用トランジスタまたは第４のトランジスタ）、ＯＬＥＤ１０６及び保持容量１０５を有している。
【００２９】
トランジスタＴｒ３とトランジスタＴｒ４のゲート電極は、共に第１走査線Ｇａｊに接続されている。
【００３０】
トランジスタＴｒ３のソース領域とドレイン領域は、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ１のゲート電極に接続されている。またトランジスタＴｒ４のソース領域とドレイン領域は、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ１のドレイン領域に接続されている。
【００３１】
トランジスタＴｒ１のソース領域は電源線Ｖｉに接続されており、ドレイン領域はトランジスタＴｒ２のソース領域に接続されている。トランジスタＴｒ２のゲート電極は第２走査線Ｇｂｊに接続されている。トランジスタＴｒ２のドレイン領域は、ＯＬＥＤ１０６が有する画素電極に接続されている。
【００３２】
ＯＬＥＤ１０６は陽極と陰極を有しており、本明細書では、陽極を画素電極（第１の電極）として用いる場合は陰極を対向電極（第２の電極）と呼び、陰極を画素電極として用いる場合は陽極を対向電極と呼ぶ。
【００３３】
対向電極の電位は、一定の高さに保たれている。
【００３４】
なお、トランジスタＴｒ３とトランジスタＴｒ４は、ｎチャネル型トランジスタとｐチャネル型トランジスタのどちらでも良い。ただし、トランジスタＴｒ３とトランジスタＴｒ４の極性は同じである。
【００３５】
また、トランジスタＴｒ１とＴｒ２は、ｎチャネル型トランジスタとｐチャネル型トランジスタのどちらでも良い。ただし、トランジスタＴｒ１とＴｒ２の極性は同じである。そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、トランジスタＴｒ１とＴｒ２はｐチャネル型トランジスタである。逆に、陽極を対向電極として用い、陰極を画素電極として用いる場合、トランジスタＴｒ１とＴｒ２はｎチャネル型トランジスタである。
【００３６】
保持容量１０５はトランジスタＴｒ１のゲート電極と電源線Ｖｉとの間に形成されている。保持容量１０５はトランジスタＴｒ１のゲート電極とソース領域の間の電圧（ゲート電圧）を維持するために設けられているが、必ずしも設ける必要はない。
【００３７】
（実施の形態２）
次に、図２に示した発光装置の駆動について、図３を用いて説明する。本実施の形態では、図２に示した発光装置の各画素の動作を、書き込み期間Ｔａと表示期間Ｔｄとに分けて説明する。
【００３８】
書き込み期間Ｔａでは、第１走査線Ｇａｊが選択される。第１走査線Ｇａｊが選択されると、第１走査線Ｇａｊにゲート電極が接続されたトランジスタＴｒ３及びＴｒ４がオンになる。なお書き込み期間Ｔａでは、第２走査線Ｇｂｊは選択されておらず、Ｔｒ２はオフになっている。
【００３９】
そして、信号線駆動回路１０２に入力されるビデオ信号の電位に基づき、信号線Ｓ１〜Ｓｘと電源線Ｖ１〜Ｖｘの間に、それぞれ一定の電流Ｉｃが流れる。なお本明細書において電流Ｉｃを信号電流と呼ぶ。
【００４０】
図３（Ａ）に、書き込み期間Ｔａにおいて、信号線Ｓｉに一定の電流Ｉｃが流れた場合の、画素１０１の概略図を示す。１０７は信号線駆動回路１０２が有する定電流源を意味する。また、１０８は対向電極に電位を与える電源への接続用の端子である。
【００４１】
書き込み期間Ｔａにおいて、トランジスタＴｒ３及びＴｒ４はオンの状態にあるので、信号線Ｓｉに一定の電流Ｉｃが流れると、一定の電流ＩｃはトランジスタＴｒ１のソース領域とドレイン領域の間に流れる。このとき電流Ｉｃは、トランジスタＴｒ１が飽和領域で動作するように、定電流源１０７においてその大きさが制御されている。
【００４２】
飽和領域において、ＶGSはゲート電極とソース領域間の電位差（ゲート電圧）、μをトランジスタの移動度、Ｃ0を単位面積あたりのゲート容量、Ｗ／Ｌをチャネル形成領域のチャネル幅Ｗとチャネル長Ｌの比、ＶTHを閾値、μを移動度、トランジスタＴｒ１のドレイン電流をＩｄとすると、以下の式１が成り立つ。
【００４３】
【式１】
Ｉｄ＝μＣ0Ｗ／Ｌ（ＶGS−ＶTH）2／２
【００４４】
式１においてμ、Ｃ0、Ｗ／Ｌ、ＶTHは全て個々のトランジスタによって決まる固定の値である。またトランジスタＴｒ１のドレイン電流Ｉｄは、定電流源１０７によってＩｄ＝Ｉｃに保たれている。よって式１からわかるように、トランジスタＴｒ１のゲート電圧ＶGSは信号電流Ｉｃの値によって定まる。
【００４５】
書き込み期間Ｔａが終了すると、表示期間Ｔｄが開始される。表示期間Ｔｄでは第１走査線Ｇａｊは選択されておらず、第２走査線Ｇｂｊが選択される。
【００４６】
図３（Ｂ）に、表示期間Ｔｄにおける画素の概略図を示す。トランジスタＴｒ３及びトランジスタＴｒ４はオフになっている。また、トランジスタＴｒ２はオンになっている。
【００４７】
表示期間Ｔｄでは、トランジスタＴｒ１は、書き込み期間Ｔａにおいて定められたＶGSがそのまま維持されている。そのため、トランジスタＴｒ１のドレイン電流Ｉｄの値は信号電流Ｉｃと同じ値に維持されたままである。また、トランジスタＴｒ２はオンになっているので、ドレイン電流ＩｄはトランジスタＴｒ２を介してＯＬＥＤ１０６に流れる。よって、表示期間Ｔｄでは、該信号電流Ｉｃと同じ大きさのＯＬＥＤ駆動電流がＯＬＥＤ１０６に流れ、かつ該ＯＬＥＤ駆動電流の大きさに見合った輝度で、ＯＬＥＤ１０６が発光する。
【００４８】
全ての画素において書き込み期間Ｔａと表示期間Ｔｄとが出現する。そしてその出現するタイミングは、各ラインの画素毎に異なっている。なお本明細書では、画素部が有する複数の画素のうち、同じ第１走査線または同じ第２走査線を有する全ての画素を、同じラインの画素と呼ぶ。
【００４９】
そしてアナログのビデオ信号を用いた駆動方法（アナログ駆動法）の場合、アナログのビデオ信号によってＩｃの大きさが定められ、該Ｉｃの大きさに見合った輝度でＯＬＥＤ１０６が発光することで、階調が表示される。この場合、全ての画素において１つの書き込み期間Ｔａと１つの表示期間Ｔｄが出現することで、１つの画像が表示される。いずれか１つの画素において書き込み期間Ｔａが開始されてから、全ての画素において表示期間Ｔｄが終了するまでの期間をフレーム期間と呼ぶ。連続するフレーム期間は互いに重なっている。
【００５０】
図４に、アナログ駆動法におけるタイミングチャートの一例を示す。１フレーム期間はｙ個のライン期間を有しており、各ライン期間において各第１走査線が選択されている。各ライン期間において、各信号線に所定の信号電流Ｉｃ（Ｉｃ１〜Ｉｃｘ）が流れる。図４ではライン期間Ｌｊ（ｊ＝１〜ｙ）において各信号線に流れる信号電流の値を、Ｉｃ１〔Ｌｊ〕〜Ｉｃｘ〔Ｌｊ〕と表している。
【００５１】
書き込み期間Ｔａと表示期間Ｔｄの開始されるタイミングは、各ラインの画素ごとにずれており、各ラインの画素の書き込み期間の出現するタイミングは重ならない。
【００５２】
一方デジタルのビデオ信号を用いた時間階調の駆動方法（デジタル駆動法）の場合、各画素において１フレーム期間中に書き込み期間Ｔａと表示期間Ｔｄが繰り返し出現することで、１つの画像を表示することが可能である。ｎビットのビデオ信号によって画像を表示する場合、少なくとも各ビットに対応したｎ個の書き込み期間と、ｎ個の表示期間とが１フレーム期間内に設けられる。ｎ個の書き込み期間（Ｔａ１〜Ｔａｎ）と、ｎ個の表示期間（Ｔｄ１〜Ｔｄｎ）は、ビデオ信号の各ビットに対応している。
【００５３】
図５に１フレーム期間において、ｎ個の書き込み期間（Ｔａ１〜Ｔａｎ）とｎ個の表示期間（Ｔｄ１〜Ｔｄｎ）が出現するタイミングを示す。横軸は時間を示しており、縦軸は画素が有する第１走査線の位置を示している。
【００５４】
書き込み期間Ｔａｍ（ｍは１〜ｎの任意の数）の次には、同じビット数に対応する表示期間、この場合Ｔｄｍが出現する。書き込み期間Ｔａと表示期間Ｔｄとを合わせてサブフレーム期間ＳＦと呼ぶ。ｍビット目に対応している書き込み期間Ｔａｍと表示期間Ｔｄｍとを有するサブフレーム期間はＳＦｍとなる。
【００５５】
表示期間Ｔｄ１〜Ｔｄｎの長さは、Ｔｄ１：Ｔｄ２：…：Ｔｄｎ＝２0：２1：…：２n-1を満たす。
【００５６】
なお、表示上での画質向上のため、表示期間の長いサブフレーム期間を、幾つかに分割しても良い。具体的な分割の仕方については、特開２００２-０２３６９６号、特願２００１−２５７１６３号において開示されているので、参照することが可能である。
【００５７】
図５に示した駆動法では、１フレーム期間中における発光する表示期間の長さの和を制御することで、階調を表示する。
【００５８】
本発明では、上記構成により、有機発光層が劣化してもＯＬＥＤの輝度の低下を抑えることができ、その結果鮮明な画像を表示することができる。また、各色毎に対応したＯＬＥＤを用いたカラー表示の発光装置の場合、ＯＬＥＤの有機発光層が、対応する色ごとに異なる速度で劣化しても、各色の輝度のバランスが崩れるのを防いで所望の色を表示することができる。
【００５９】
また、有機発光層の温度が外気温やＯＬＥＤパネル自身が発する熱等に左右されても、ＯＬＥＤ駆動電流を所望の値に制御することができる。よって、ＯＬＥＤ駆動電流とＯＬＥＤの輝度は比例するので、ＯＬＥＤの輝度が変化するのを抑えることができ、また温度の上昇に伴って消費電流が大きくなるのを防ぐことができる。また、カラー表示の発光装置の場合、温度変化に左右されずに各色のＯＬＥＤの輝度の変化を抑えることができるので、各色の輝度のバランスが崩れるのを防ぐことができ、所望の色を表示することができる。
【００６０】
さらに、一般的に、有機発光材料の種類によって温度変化におけるＯＬＥＤ駆動電流の変化の度合いが異なるため、カラー表示において各色のＯＬＥＤの輝度が温度によってバラバラに変化することが起こりうる。しかし本発明の発光装置では、温度変化に左右されずに所望の輝度を得ることができるので、各色の輝度のバランスが崩れるのを防ぐことができ、所望の色を表示することができる。
【００６１】
また一般的な発光装置は、各画素に電流を供給する配線自体が抵抗を有するため、配線の長さによってその電位が多少降下する。そしてこの電位の降下は、表示する画像によっても大きく異なる。特に、同じ配線から電流が供給される複数の画素において、階調数の高い画素の割合が大きくなると、配線に流れる電流が大きくなり、電位の降下が顕著に現れる。電位が降下すると、各画素のＯＬＥＤにそれぞれかかる電圧が小さくなるため、各画素に供給される電流は小さくなる。よって、ある所定の画素において一定の階調を表示しようとしても、同じ配線から電流が供給されている他の画素の階調数が変化すると、それに伴って該所定の画素に供給される電流が変化し、結果的に階調数も変化する。しかし本発明の発光装置では、表示する画像毎に測定値と基準値を得て、ＯＬＥＤ電流を補正することができるので、表示する画像が変化しても補正により所望の階調数を表示することができる。
【００６２】
（実施の形態３）
本実施の形態では、図２に示した発光装置の駆動の、実施の形態２とは異なる例について、図６を用いて説明する。本実施の形態では、図２に示した発光装置の各画素の動作を、書き込み期間Ｔａと、表示期間Ｔｄと、非表示期間Ｔｅとに分けて説明する。なお、書き込み期間Ｔａと表示期間Ｔｄにおける画素の動作は、実施の形態２において既に説明してあるので、ここでは非表示期間Ｔｅにおける画素の動作について説明する。
【００６３】
非表示期間Ｔｅは、表示期間Ｔｄが終了した後、表示期間Ｔｄが出現する前に出現する。非表示期間Ｔｄでは、第１走査線Ｇａｊ及び第２走査線Ｇｂｊは選択されていない。
【００６４】
図６に、非表示期間Ｔｅにおける画素の概略図を示す。トランジスタＴｒ３及びトランジスタＴｒ４はオフになっている。また、トランジスタＴｒ２もオフになっている。よって、ＯＬＥＤ１０６にＯＬＥＤ駆動電流は流れず、ＯＬＥＤ１０６は発光しない。
【００６５】
非表示期間Ｔｅは、必ずしも全ての表示期間Ｔｄの後に出現するわけではない。ただし、全ラインの画素の書き込み期間が終了する前に、１ライン目の画素の表示期間が終了するような場合、該表示期間の後に非表示期間が出現する。
【００６６】
本実施の形態の駆動方法は、主にデジタルのビデオ信号による駆動において用いられる。デジタルのビデオ信号を用いた時間階調の駆動方法（デジタル駆動法）では、各画素において１フレーム期間中に書き込み期間Ｔａと表示期間Ｔｄが繰り返し出現することで、１つの画像を表示することが可能である。ｎビットのビデオ信号によって画像を表示する場合、少なくともｎ個の書き込み期間と、ｎ個の表示期間とが１フレーム期間内に設けられる。ｎ個の書き込み期間（Ｔａ１〜Ｔａｎ）と、ｎ個の表示期間（Ｔｄ１〜Ｔｄｎ）は、ビデオ信号の各ビットに対応している。
【００６７】
図７に１フレーム期間において、ｎ個の書き込み期間（Ｔａ１〜Ｔａｎ）とｎ個の表示期間（Ｔｄ１〜Ｔｄｎ）と、ｌ個の非表示期間（Ｔｅ１〜Ｔｅｌ）が出現するタイミングを示す。なお、説明を簡単にするために、本実施の形態ではｌ＝ｎ−３の場合について説明する。横軸は時間を示しており、縦軸は画素が有する第１走査線の位置を示している。また、書き込み期間は短いので、図を見やすくするために、各ビットに対応する書き込み期間Ｔａ１〜Ｔａｎの開始されるタイミングを矢印で示した。また、各ビットごとに、１ライン目の画素の書き込み期間が開始されてから、ｙライン目の画素の書き込み期間が終了するまでの期間を、ΣＴａ１〜ΣＴａｎで示す。
【００６８】
書き込み期間Ｔａ１において、１ライン目の画素から順に、１ビット目のデジタルビデオ信号によりトランジスタＴｒ１のドレイン電流が制御される。そして次に表示期間Ｔｄ１が開始されると、１ライン目の画素から順に、トランジスタＴｒ３及びＴｒ４がオフになり、トランジスタＴｒ２がオンになることで、ドレイン電流がＯＬＥＤ１０６に流れる。よって、ＯＬＥＤ１０６が発光または非発光の状態になる。
【００６９】
そして次に、非表示期間Ｔｅ１が開始され、１ライン目の画素から順に、トランジスタＴｒ３及びＴｒ４がオフのままで、トランジスタＴｒ２がオフの状態になる。よって、ＯＬＥＤ１０６にドレイン電流が流れなくなり、ＯＬＥＤ１０６がオフの状態になる。
【００７０】
そして、次に書き込み期間Ｔａ２が開始され、上述した動作が非表示期間Ｔｅ（ｎ−３）が終了するまで繰り返される。
【００７１】
非表示期間Ｔｅ（ｎ−３）が終了すると、書き込み期間Ｔａ（ｎ−２）が開始され、１ライン目の画素から順に、（ｎ−２）ビット目のデジタルビデオ信号によりトランジスタＴｒ１のドレイン電流が制御される。そして次に表示期間Ｔｄ（ｎ−２）が開始されると、１ライン目の画素から順に、トランジスタＴｒ３及びＴｒ４がオフになり、トランジスタＴｒ２がオンになることで、ドレイン電流がＯＬＥＤ１０６に流れる。よって、ＯＬＥＤ１０６が発光または非発光の状態になる。
【００７２】
そして次に、書き込み期間Ｔａ（ｎ−１）が開始され、上述した動作が表示期間Ｔｄｎが終了するまで繰り返される。
【００７３】
１ライン目の画素においてＴｄｎが終了した後、１フレーム期間が終了し、再び１ライン目の画素において、次のフレーム期間の書き込み期間Ｔａ１が開始される。そして上述した動作が再び繰り返される。１フレーム期間が開始するタイミングと、終了するタイミングは、各ラインの画素毎に時間差を有している。
【００７４】
全ての画素において表示期間Ｔｄｎが終了すると、１つの画像を表示することができる。
【００７５】
なお、表示期間の長さをＴｄ１：Ｔｄ２：Ｔｄ３：…：Ｔｄ（ｎ−１）：Ｔｄｎ＝２0：２1：２2：…：２(n-2)：２(n-1)とする。この表示期間の組み合わせで２n階調のうち所望の階調表示を行うことができる。
【００７６】
【実施例】
以下に、本発明の実施例について説明する。
【００７７】
（実施例１）
本実施例では、本発明の発光装置の、図２とは異なる画素の構成について説明する。
【００７８】
本実施例の発光装置が有するＯＬＥＤパネルは、図１に示したＯＬＥＤパネルとは異なり、第２走査線駆動回路を有していない。なお本実施例では、以下、第１走査線駆動回路を単に走査線駆動回路と呼ぶ。
【００７９】
本実施例のＯＬＥＤパネルは、複数の画素がマトリクス状に形成されている画素部と、信号線駆動回路と、走査線駆動回路を有している。
【００８０】
信号線駆動回路と、走査線駆動回路は、画素部と同じ基板上に形成されていても良いし、それぞれ異なる基板上に形成され、ＦＰＣ等を介して画素部と接続されていても良い。また、信号線駆動回路と走査線駆動回路の数は、設計者が任意に設定することができる。
【００８１】
そして、画素部には、信号線Ｓ１〜Ｓｘ、電源線Ｖ１〜Ｖｘ、走査線Ｇ１〜Ｇｙが設けられている。なお信号線と電源線の数は必ずしも同じであるとは限らない。また本発明の発光装置が必ずしもこれらの配線を全て有している必要はなく、また、これらの配線の他に、別の異なる配線が設けられていても良い。
【００８２】
電源線Ｖ１〜Ｖｘは所定の電位に保たれている。電源線Ｖ１〜Ｖｘの電位の高さは全て同じでなくとも良い。
【００８３】
図８に、本実施例の画素の詳しい構成を示す。図８に示す画素２０１は、信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。
【００８４】
また画素２０１は、トランジスタＴｒ１（電流制御用トランジスタまたは第１のトランジスタ）、トランジスタＴｒ２（駆動用トランジスタまたは第２のトランジスタ）、トランジスタＴｒ３（第１スイッチング用トランジスタまたは第３のトランジスタ）、トランジスタＴｒ４（第２スイッチング用トランジスタまたは第４のトランジスタ）、ＯＬＥＤ２０６及び保持容量２０５を有している。
【００８５】
トランジスタＴｒ３とトランジスタＴｒ４のゲート電極は、共に走査線Ｇｊに接続されている。
【００８６】
トランジスタＴｒ３のソース領域とドレイン領域は、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ１のゲート電極に接続されている。またトランジスタＴｒ４のソース領域とドレイン領域は、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ１のドレイン領域に接続されている。
【００８７】
トランジスタＴｒ１のソース領域は電源線Ｖｉに接続されており、ドレイン領域はトランジスタＴｒ２のソース領域に接続されている。トランジスタＴｒ２のゲート電極は走査線Ｇｊに接続されている。トランジスタＴｒ２のドレイン領域は、ＯＬＥＤ２０６が有する画素電極に接続されている。
【００８８】
ＯＬＥＤ２０６は陽極と陰極を有している。
【００８９】
対向電極の電位は、一定の高さに保たれている。
【００９０】
なお、トランジスタＴｒ３とＴｒ４は、ｎチャネル型トランジスタとｐチャネル型トランジスタのどちらでも良い。ただし、トランジスタＴｒ３とトランジスタＴｒ４の極性は同じである。
【００９１】
また、トランジスタＴｒ１とＴｒ２は、トランジスタＴｒ３とＴｒ４と逆の極性を有している。したがって、トランジスタＴｒ３及びＴｒ４がオンのとき、Ｔｒ２はオフであり、逆にトランジスタＴｒ３及びＴｒ４がオフのとき、Ｔｒ２はオンである。
【００９２】
そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、トランジスタＴｒ１とＴｒ２はｐチャネル型トランジスタである。逆に、陽極を対向電極として用い、陰極を画素電極として用いる場合、トランジスタＴｒ１とＴｒ２はｎチャネル型トランジスタである。
【００９３】
保持容量２０５はトランジスタＴｒ１のゲート電極と電源線Ｖｉとの間に形成されている。保持容量２０５はトランジスタＴｒ１のゲート電極とソース領域の間の電圧（ゲート電圧）を維持するために設けられているが、必ずしも設ける必要はない。
【００９４】
図８に示した画素は、実施の形態２で示した駆動方法で動作する。すなわち、図３に示したように、その動作は書き込み期間と表示期間に分けて説明することが可能である。なお、各画素の詳しい動作の仕方については実施の形態２を参照することができるので、ここでは省略する。
【００９５】
（実施例２）
本実施例では、本発明の発光装置の、図２、図８とは異なる画素の構成について説明する。
【００９６】
本実施例の発光装置が有するＯＬＥＤパネルは、図１に示したＯＬＥＤパネルと同じく、複数の画素がマトリクス状に形成されている画素部と、信号線駆動回路と、第１走査線駆動回路と、第２走査線駆動回路とを有している。
【００９７】
信号線駆動回路と、第１走査線駆動回路と、第２走査線駆動回路は、画素部と同じ基板上に形成されていても良いし、それぞれ異なる基板上に形成され、ＦＰＣ等を介して画素部と接続されていても良い。また、信号線駆動回路と、第１走査線駆動回路と、第２走査線駆動回路の数は、設計者が任意に設定することができる。
【００９８】
そして、画素部には、信号線Ｓ１〜Ｓｘ、電源線Ｖ１〜Ｖｘ、第１走査線Ｇａ１〜Ｇａｙ、第２走査線Ｇｂ１〜Ｇｂｙが設けられている。なお信号線と電源線の数は必ずしも同じであるとは限らない。また、第１走査線と第２走査線の数も必ずしも同じであるとは限らない。また本発明の発光装置が必ずしもこれらの配線を全て有している必要はなく、また、これらの配線の他に、別の異なる配線が設けられていても良い。
【００９９】
電源線Ｖ１〜Ｖｘは所定の電位に保たれている。電源線Ｖ１〜Ｖｘの電位の高さは全て同じでなくとも良い。
【０１００】
図９に、本実施例の画素の詳しい構成を示す。図９に示す画素２１１は、信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、第１走査線Ｇａｊ（Ｇａ１〜Ｇａｙのうちの１つ）、第２走査線Ｇｂｊ（Ｇｂ１〜Ｇｂｙのうちの１つ）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。
【０１０１】
また画素２１１は、トランジスタＴｒ１（電流制御用トランジスタまたは第１のトランジスタ）、トランジスタＴｒ２（駆動用トランジスタまたは第２のトランジスタ）、トランジスタＴｒ３（第１スイッチング用トランジスタまたは第３のトランジスタ）、トランジスタＴｒ４（第２スイッチング用トランジスタまたは第４のトランジスタ）、トランジスタＴｒ５（消去用トランジスタまたは第５のトランジスタ）、ＯＬＥＤ２１６及び保持容量２１５を有している。
【０１０２】
トランジスタＴｒ３とトランジスタＴｒ４のゲート電極は、共に第１走査線Ｇａｊに接続されている。
【０１０３】
トランジスタＴｒ３のソース領域とドレイン領域は、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ１のゲート電極に接続されている。またトランジスタＴｒ４のソース領域とドレイン領域は、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ１のドレイン領域に接続されている。
【０１０４】
トランジスタＴｒ１のソース領域は電源線Ｖｉに接続されており、ドレイン領域はトランジスタＴｒ２のソース領域に接続されている。トランジスタＴｒ２のゲート電極は第１走査線Ｇａｊに接続されている。トランジスタＴｒ２のドレイン領域は、ＯＬＥＤ２１６が有する画素電極に接続されている。
【０１０５】
トランジスタＴｒ５のゲート電極は第２走査線Ｇｂｊに接続されている。また、トランジスタＴｒ５のソース領域とドレイン領域は、一方は電源線Ｖｉに、もう一方はトランジスタＴｒ１のゲート電極に接続されている。
【０１０６】
ＯＬＥＤ２１６は陽極と陰極を有している。
【０１０７】
対向電極の電位は、一定の高さに保たれている。
【０１０８】
なお、トランジスタＴｒ３とＴｒ４は、ｎチャネル型トランジスタとｐチャネル型トランジスタのどちらでも良い。ただし、トランジスタＴｒ３とトランジスタＴｒ４の極性は同じである。
【０１０９】
また、トランジスタＴｒ１とＴｒ２は、トランジスタＴｒ３とＴｒ４と逆の極性を有している。したがって、トランジスタＴｒ３及びＴｒ４がオンのとき、Ｔｒ２はオフであり、逆にトランジスタＴｒ３及びＴｒ４がオフのとき、Ｔｒ２はオンである。
【０１１０】
そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、トランジスタＴｒ１とＴｒ２はｐチャネル型トランジスタである。逆に、陽極を対向電極として用い、陰極を画素電極として用いる場合、トランジスタＴｒ１とＴｒ２はｎチャネル型トランジスタである。
【０１１１】
保持容量２１５はトランジスタＴｒ１のゲート電極と電源線Ｖｉとの間に形成されている。保持容量２１５はトランジスタＴｒ１のゲート電極とソース領域の間の電圧（ゲート電圧）を維持するために設けられているが、必ずしも設ける必要はない。
【０１１２】
図９に示した画素は、実施の形態３で示した駆動方法で動作する。ただし、図９に示した画素の場合、非表示期間における画素の動作は、図６に示したものとは異なる。図９に示した画素の場合、非表示期間においてトランジスタＴｒ５がオンになることで、Ｔｒ１のゲート電圧が０に近くなり、Ｔｒ１はオフになる。そして、トランジスタＴｒ２はオンになっており、しかしＴｒ１はオフなので、ＯＬＥＤ２１６にＯＬＥＤ駆動電流は流れず、ＯＬＥＤ２１６はオフになる。よって、その動作は書き込み期間と表示期間と非表示期間に分けて説明することが可能である。なお、詳しい駆動のタイミングについては実施の形態３を参照することができるので、ここでは省略する。
【０１１３】
（実施例３）
本実施例では、実施の形態２において示した駆動方法における、サブフレーム期間ＳＦ１〜ＳＦｎの出現する順序について説明する。
【０１１４】
図１０に、１フレーム期間において、ｎ個の書き込み期間（Ｔａ１〜Ｔａｎ）とｎ個の表示期間（Ｔｄ１〜Ｔｄｎ）とが出現するタイミングを示す。横軸は時間を示しており、縦軸は画素が有する第１走査線の位置を示している。各画素の詳しい動作については実施の形態２を参照すれば良いので、ここでは省略する。
【０１１５】
本実施例の駆動方法では、１フレーム期間中で１番長い表示期間を有するサブフレーム期間（本実施例ではＳＦｎ）を、１フレーム期間の最初及び最後に設けない。言い換えると、１フレーム期間中で１番長い表示期間を有するサブフレーム期間の前後に、同じフレーム期間に含まれる他のサブフレーム期間が出現するような構成を有している。
【０１１６】
上記構成によって、中間階調の表示を行ったときに、隣り合うフレーム期間同士で発光する表示期間が隣接することによって起きていた表示むらを、人間の目に認識されずらくすることができる。
【０１１７】
なお本実施例の構成はｎ≧３の場合において有効である。また、本実施例は実施例１と自由に組み合わせて実施することが可能である。
【０１１８】
（実施例４）
本実施例では、実施例３とは異なる駆動方法の一例について説明する。
【０１１９】
図１１に、１フレーム期間において、ｎ＋１個の書き込み期間（Ｔａ１〜Ｔａ（ｎ＋１））とｎ＋１個の表示期間（Ｔｄ１〜Ｔｄ（ｎ＋１））とが出現するタイミングを示す。横軸は時間を示しており、縦軸は画素が有する第１走査線の位置を示している。各画素の詳しい動作については実施の形態２を参照すれば良いので、ここでは省略する。
【０１２０】
本実施例ではｎビットのデジタルビデオ信号に対応して、１フレーム期間内にｎ＋１のサブフレーム期間ＳＦ１〜ＳＦ（ｎ＋１）が設けられる。そしてサブフレーム期間ＳＦ１〜ＳＦ（ｎ＋１）は、ｎ＋１個の書き込み期間（Ｔａ１〜Ｔａ（ｎ＋１））と、ｎ＋１個の表示期間（Ｔｄ１〜Ｔｄ（ｎ＋１））とを有している。
【０１２１】
書き込み期間Ｔａｍ（ｍは１〜ｎ＋１の任意の数）と表示期間Ｔｄｍとを有するサブフレーム期間はＳＦｍとなる。書き込み期間Ｔａｍの次には、同じビット数に対応する表示期間、この場合Ｔｄｍが出現する。
【０１２２】
サブフレーム期間ＳＦ１〜ＳＦｎ−１は、１〜（ｎ−１）ビットのデジタルビデオ信号の各ビットに対応している。サブフレーム期間ＳＦｎ及びＳＦ（ｎ＋１）はｎビット目のデジタルビデオ信号に対応している。
【０１２３】
また本実施例では、同じビットのデジタルビデオ信号に対応するサブフレーム期間ＳＦｎとＳＦ（ｎ＋１）は連続して出現しない。言い換えると、同じビットのデジタルビデオ信号に対応するサブフレーム期間ＳＦｎとＳＦ（ｎ＋１）の間に、他のサブフレーム期間が設けられている。
【０１２４】
１フレーム期間中に書き込み期間Ｔａと表示期間Ｔｄとが繰り返し出現することで、１つの画像を表示することが可能である。
【０１２５】
表示期間Ｔｄ１〜Ｔｄ（ｎ＋１）の長さは、Ｔｄ１：Ｔｄ２：…：（Ｔｄｎ＋Ｔｄ（ｎ＋１））＝２0：２1：…：２n-1を満たす。
【０１２６】
本発明の駆動方法では、１フレーム期間中における発光する表示期間の長さの和を制御することで、階調を表示する。
【０１２７】
本実施例は上記構成によって、中間階調の表示を行ったときに、隣り合うフレーム期間同士で発光する表示期間が隣接することによって起きていた表示むらを、図５及び図１０に示した駆動方法に比べて、人間の目に認識されずらくすることができる。
【０１２８】
なお本実施例では、同じビットに対応するサブフレーム期間が２つある場合について説明したが、本発明はこれに限定されない。１フレーム期間内に同じビットに対応するサブフレーム期間が３つ以上設けられていても良い。
【０１２９】
また、本実施例では最上位ビットのデジタルビデオ信号に対応するサブフレーム期間を複数設けたが、本発明はこれに限定されない。最上位ビット以外のビットのデジタルビデオ信号に対応するサブフレーム期間を複数設けても良い。また、対応するサブフレーム期間が複数設けられたビットは１つだけに限られず、いくつかのビットのそれぞれに複数のサブフレーム期間が対応するような構成にしても良い。
【０１３０】
なお本実施例の構成はｎ≧２の場合において有効である。また、本実施例は実施例１、３と自由に組み合わせて実施することが可能である。
【０１３１】
（実施例５）
本実施例では、実施の形態３に示した駆動方法において、の出現する順序について説明する。ただし本実施例ではｎ＝６、ｌ＝５の場合について説明する。なお、本実施例では本発明の駆動方法の一例について説明しており、対応するデジタルビデオ信号のビット数ｎやｌの値については、本発明は本実施例の構成に限定されない。なお本実施例の構成はデジタルビデオ信号のビット数が３以上の場合において有効である。
【０１３２】
図１２に、本実施例の駆動方法において、書き込み期間と、表示期間と、非表示期間とが出現するタイミングを示す。横軸は時間を示しており、縦軸は画素が有する第１走査線及び第２走査線の位置を示している。ただし、書き込み期間は短いので、図を見やすくするために、各ビットに対応する書き込み期間Ｔａ１〜Ｔａ６の開始されるタイミングを矢印で示した。また、対応するビットごとに、１ライン目の画素の書き込み期間が開始されてから、ｙライン目の画素の書き込み期間が終了するまでの期間（ΣＴａ１〜ΣＴａ６）を矢印で示す。
【０１３３】
また、画素の詳しい動作については、実施の形態３を参照することができるので、ここでは説明を省略する。
【０１３４】
はじめに１ライン目の画素において、書き込み期間Ｔａ４が開始される。書き込み期間Ｔａ４が開始されると、４ビット目のデジタルビデオ信号が１ライン目の画素に入力される。
【０１３５】
そして、１ライン目の画素において書き込み期間Ｔａ４が終了すると、次に２ライン目以降の画素においても、順に書き込み期間Ｔａ４が開始される。そして１ライン目の画素の場合と同様に、各ラインの画素に４ビット目のデジタルビデオ信号が入力される。
【０１３６】
一方、２ライン目以降の画素において書き込み期間Ｔａ４が開始されるのと同時並行して、１ライン目の画素において表示期間Ｔｄ４が開始される。表示期間Ｔｄ４が開始されると、４ビット目のデジタルビデオ信号によって１ライン目の画素が表示を行う。
【０１３７】
そして、１ライン目の画素において表示期間Ｔｄ４が開始された後、２ライン目以降の画素においても順に書き込み期間Ｔａ４が終了し、表示期間Ｔｄ４が開始される。そして、４ビット目のデジタルビデオ信号によって各ラインの画素が表示を行う。
【０１３８】
一方、２ライン目以降のラインの画素において表示期間Ｔｄ４が開始した後、１ライン目の画素において表示期間Ｔｄ４が終了し、非表示期間Ｔｅ４が開始される。なお、２ライン目以降のラインの画素において表示期間Ｔｄ４が開始されるのと同時並行して、１ライン目の画素において表示期間Ｔｄ４が終了し、非表示期間Ｔｅ４が開始されても良い。
【０１３９】
非表示期間Ｔｅ４が開始されると、１ライン目の画素が表示を行わなくなる。
【０１４０】
次に、１ライン目の画素において非表示期間Ｔｅ４が開始された後、２ライン目以降の画素においても順に表示期間Ｔｄ４が終了し、非表示期間Ｔｅ４が開始される。よって、各ラインの画素が表示を行わなくなる。
【０１４１】
一方、２ライン目以降のラインの画素において非表示期間Ｔｅ４が開始されるのと同時並行、もしくは全ての画素において非表示期間Ｔｅ４が開始された後に、１ライン目の画素において書き込み期間Ｔａ５が開始される。
【０１４２】
１ライン目の画素において書き込み期間Ｔａ５が開始されると、５ビット目のデジタルビデオ信号が１ライン目の画素に入力される。そして、１ライン目の画素において書き込み期間Ｔａ５が終了すると、２ライン目以降の画素においても、順に書き込み期間Ｔａ５が開始される。
【０１４３】
一方、１ライン目の画素において書き込み期間Ｔａ５が終了した後、２ライン目以降のラインの画素において書き込み期間Ｔａ５が開始されるのと同時並行して、１ライン目の画素において表示期間Ｔｄ５が開始される。表示期間Ｔｄ５においても、表示期間Ｔｄ５と同様に、５ビット目のデジタルビデオ信号によって画素が表示を行う。
【０１４４】
そして、１ライン目の画素において表示期間Ｔｄ５が開始された後、２ライン目以降の画素においても、順に書き込み期間Ｔａ５が終了し、表示期間Ｔｄ５が開始される。
【０１４５】
次に、全てのラインの画素において表示期間Ｔｄ５が開始された後、１ライン目の画素において表示期間Ｔｄ５が終了し、書き込み期間Ｔａ２が開始される。
【０１４６】
１ライン目の画素において書き込み期間Ｔａ２が開始されると、２ビット目のデジタルビデオ信号が１ライン目の画素に入力される。
【０１４７】
そして、１ライン目の画素において書き込み期間Ｔａ２が終了すると、次に２ライン目以降の画素においても、順に書き込み期間Ｔａ２が開始される。そして１ライン目の画素の場合と同様に、各ラインの画素に２ビット目のデジタルビデオ信号が入力される。
【０１４８】
一方、２ライン目以降の画素において書き込み期間Ｔａ２が開始されるのと同時並行して、１ライン目の画素において表示期間Ｔｄ２が開始される。表示期間Ｔｄ２が開始されると、２ビット目のデジタルビデオ信号によって１ライン目の画素が表示を行う。
【０１４９】
そして、１ライン目の画素において表示期間Ｔｄ２が開始された後、２ライン目以降の画素においても順に書き込み期間Ｔａ２が終了し、表示期間Ｔｄ２が開始される。そして、２ビット目のデジタルビデオ信号によって各ラインの画素が表示を行う。
【０１５０】
一方、２ライン目以降のラインの画素において表示期間Ｔｄ２が開始されるのと同時並行して、１ライン目の画素において表示期間Ｔｄ２が終了し、非表示期間Ｔｅ２が開始される。
【０１５１】
非表示期間Ｔｅ２が開始されると、１ライン目の画素が表示を行わなくなる。
【０１５２】
次に、１ライン目の画素において非表示期間Ｔｅ２が開始された後、２ライン目以降の画素においても順に表示期間Ｔｄ２が終了し、非表示期間Ｔｅ２が開始される。よって、各ラインの画素が表示を行わなくなる。
【０１５３】
一方、２ライン目以降のラインの画素において非表示期間Ｔｅ２が開始されるのと同時並行、もしくは全ての画素において非表示期間Ｔｅ２が開始された後に、１ライン目の画素において書き込み期間Ｔａ３が開始される。
【０１５４】
上述した動作は１〜６の全てのビットのデジタルビデオ信号が画素に入力される前まで繰り返し行われ、各ラインの画素ごとに、書き込み期間Ｔａと、表示期間Ｔｄと、非表示期間Ｔｅとが繰り返し出現する。
【０１５５】
１ライン目の画素において全ての表示期間Ｔｄ１〜Ｔｄ６が終了した後、１ライン目の画素において１フレーム期間が終了し、再び次のフレーム期間の最初の書き込み期間（本実施例ではＴａ４）が開始される。また１ライン目の画素において１フレーム期間が終了した後、２ライン目以降の画素においても１フレーム期間が終了し、再び次のフレーム期間の書き込み期間Ｔａ４が開始される。
【０１５６】
そして上述した動作が再び繰り返される。１フレーム期間が開始するタイミングと、終了するタイミングは、各ラインの画素毎に時間差を有している。
【０１５７】
全てのラインの画素において１フレーム期間が終了すると１つの画像を表示することができる。
【０１５８】
本実施例では、表示期間の長さをＴｄ１：Ｔｄ２：…：Ｔｄ５：Ｔｄ６＝２0：２1：…：２4：２5とする。この表示期間の組み合わせで２6階調のうち所望の階調表示を行うことができる。
【０１５９】
１フレーム期間中にＯＬＥＤが発光した表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調がきまる。例えば、本実施例の場合は、全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｄ１とＴｄ２において画素が発光した場合には５％の輝度が表現でき、Ｔｄ３とＴｄ５を選択した場合には３２％の輝度が表現できる。
【０１６０】
なお、各ラインの画素の書き込み期間は互いに重ならないので、ｙライン目の画素における書き込み期間が終了した後に、１ライン目の画素における書き込み期間が開始されるようにする。
【０１６１】
また本実施例では、各ラインの画素の表示期間Ｔｄ５の長さは、１ライン目の画素の書き込み期間Ｔａ５が開始されてから、ｙライン目の画素の書き込み期間Ｔａ５が終了するまでの期間（ΣＴａ５）より、長いことが肝要である。
【０１６２】
また表示期間Ｔｄ１〜Ｔｄ６は、どのような順序で出現させても良い。例えば１フレーム期間中において、Ｔｄ１の次にＴｄ３、Ｔｄ５、Ｔｄ２、…という順序で表示期間を出現させることも可能である。ただし、各ラインの画素における書き込み期間が、互いに重ならないようにすることが必要である。
【０１６３】
本発明の駆動方法では、１ライン目の画素の書き込み期間Ｔａが開始されてから、ｙライン目の画素の書き込み期間Ｔａが終了するまでの期間、言い換えると全ての画素に１ビット分のデジタルビデオ信号を書き込む期間より、各ラインの画素の表示期間の長さを短くすることができる。よって、デジタルビデオ信号のビット数が増加しても、下位ビットに対応する表示期間の長さを短くすることができるので、画面をちらつかせることなく高精細な画像を表示することが可能である。
【０１６４】
また、本発明の発光装置は温度変化に左右されずに一定の輝度を得ることができる。また、カラー表示において、各色毎に異なるＥＬ材料を有するＯＬＥＤを設けた場合でも、温度によって各色のＯＬＥＤの輝度がバラバラに変化して所望の色が得られないということを防ぐことができる。
【０１６５】
なお本実施例の駆動方法では、１フレーム期間中で１番長い表示期間（本実施例ではＴｄ６）を、１フレーム期間の最初及び最後に設けない。言い換えると、１フレーム期間中で１番長い表示期間の前後に、同じフレーム期間に含まれる他の表示期間が出現するような構成にしている。
【０１６６】
上記構成によって、中間階調の表示を行ったときに、隣り合うフレーム期間同士で発光する表示期間が隣接することによって起きていた表示むらを、人間の目に認識されずらくすることができる。
【０１６７】
また、本実施例は実施例２と自由に組み合わせて実施することが可能である。
【０１６８】
（実施例６）
本実施例では、ｎビットのデジタルビデオ信号を用いた、実施例５とは異なる駆動方法の一例について説明する。ただし本実施例ではｌ＝ｎ−２の場合について説明する。
【０１６９】
本実施例の駆動方法では、同じ最上位ビットのデジタルビデオ信号に対応する表示期間Ｔｄｎと表示期間Ｔｄ（ｎ＋１）を有している。そして、表示期間Ｔｄｎと表示期間Ｔｄ（ｎ＋１）のそれぞれに対応して、書き込み期間Ｔａｎと書き込み期間Ｔａ（ｎ＋１）とが設けられている。
【０１７０】
なお本実施例では、同じビットのデジタルビデオ信号に対応する表示期間ＴｄｎとＴｄ（ｎ＋１）は連続して出現しない。言い換えると、同じビットのデジタルビデオ信号に対応する表示期間ＴｄｎとＴｄ（ｎ＋１）の間に、他の表示期間が設けられている。
【０１７１】
図１３に、本実施例の駆動方法において、書き込み期間と、表示期間と、非表示期間とが出現するタイミングを示す。横軸は時間を示しており、縦軸は画素が有する第１走査線及び第２走査線の位置を示している。ただし、書き込み期間は短いので、図を見やすくするために、各ビットに対応する書き込み期間Ｔａ１〜Ｔａ（ｎ＋１）の開始されるタイミングを矢印で示した。また、対応するビットごとに、１ライン目の画素の書き込み期間が開始されてから、ｙライン目の画素の書き込み期間が終了するまでの期間（ΣＴａ１〜ΣＴａ（ｎ＋１））を矢印で示す。
【０１７２】
また、画素の詳しい動作については、実施の形態の場合と同じであるので、ここでは説明を省略する。
【０１７３】
表示期間Ｔｄ１〜Ｔｄ（ｎ＋１）の長さは、Ｔｄ１：Ｔｄ２：…：Ｔｄ（ｎ−１）：（Ｔｄｎ＋Ｔｄ（ｎ＋１））＝２0：２1：…：２n-1を満たす。
【０１７４】
１フレーム期間中における発光する表示期間の長さの和を制御することで、階調を表示する。
【０１７５】
本実施例は上記構成によって、中間階調の表示を行ったときに、隣り合うフレーム期間同士で発光する表示期間が隣接することによって起きていた表示むらを、実施例２の場合に比べて人間の目に認識されずらくすることができる。
【０１７６】
なお本実施例では、同じビットに対応する表示期間が２つある場合について説明したが、本発明はこれに限定されない。１フレーム期間内に同じビットに対応する表示期間が３つ以上設けられていても良い。
【０１７７】
また、本実施例では最上位ビットのデジタルビデオ信号に対応する表示期間を複数設けたが、本発明はこれに限定されない。最上位ビット以外のビットのデジタルビデオ信号に対応する表示期間を複数設けても良い。また、対応する表示期間が複数設けられたビットは１つだけに限られず、いくつかのビットのそれぞれに複数の表示期間が対応するような構成にしても良い。
【０１７８】
なお本実施例の構成はｎ≧２の場合において有効である。また、本実施例は実施例２または５と自由に組み合わせて実施することが可能である。
【０１７９】
（実施例７）
本実施例では、本発明の発光装置の作製方法について説明する。なお、本実施例では、図２に示した画素の作製方法を例にとって説明する。また本実施例では、画素が有するトランジスタＴｒ２、Ｔｒ４の断面図のみ示すが、トランジスタＴｒ１及びＴｒ３も本実施例の作製方法を参照して作ることが可能である。またその他画素が有するトランジスタ（例えば図９に示す画素ではトランジスタＴｒ５）も、同様に形成することが可能である。さらに本実施例では、画素部の周辺に設けられる駆動回路（信号線駆動回路、第１走査線駆動回路、第２走査線駆動回路）が有するＴＦＴを、画素部のＴＦＴと同一基板上に同時に形成する例を示す。
【０１８０】
まず、図１４（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板３０１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜３０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜３０２ａを１０〜２００[ｎｍ]（好ましくは５０〜１００[ｎｍ]）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜３０２ｂを５０〜２００[ｎｍ]（好ましくは１００〜１５０[ｎｍ]）の厚さに積層形成する。本実施例では下地膜３０２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【０１８１】
島状半導体層３０３〜３０６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層３０３〜３０６の厚さは２５〜８０[ｎｍ]（好ましくは３０〜６０[ｎｍ]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【０１８２】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３００[Ｈｚ]とし、レーザーエネルギー密度を１００〜４００[ｍＪ／ｃｍ2](代表的には２００〜３００[ｍＪ／ｃｍ2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数３０〜３００[ｋＨｚ]とし、レーザーエネルギー密度を３００〜６００[ｍＪ／ｃｍ2](代表的には３５０〜５００[ｍＪ／ｃｍ2])とすると良い。そして幅１００〜１０００[μｍ]、例えば４００[μｍ]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を５０〜９０[％]として行う。
【０１８３】
次いで、島状半導体層３０３〜３０６を覆うゲート絶縁膜３０７を形成する。ゲート絶縁膜３０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[ｎｍ]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[ｎｍ]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０[Ｐａ]、基板温度３００〜４００[℃]とし、高周波（１３．５６[ＭＨｚ]）、電力密度０．５〜０．８[Ｗ／ｃｍ2]で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
【０１８４】
そして、ゲート絶縁膜３０７上にゲート電極を形成するための第１の導電膜３０８と第２の導電膜３０９とを形成する。本実施例では、第１の導電膜３０８をＴａで５０〜１００[ｎｍ]の厚さに形成し、第２の導電膜３０９をＷで１００〜３００[ｎｍ]の厚さに形成する。
【０１８５】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩｃｍ]程度でありゲート電極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩｃｍ]程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０[ｎｍ]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
【０１８６】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩｃｍ]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]または純度９９．９９ [％]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩｃｍ]を実現することが出来る。
【０１８７】
なお、本実施例では、第１の導電膜３０８をＴａ、第２の導電膜３０９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例で望ましいものとしては、第１の導電膜３０８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜３０９をＷとする組み合わせ、第１の導電膜３０８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜３０９をＡｌとする組み合わせ、第１の導電膜３０８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜３０９をＣｕとする組み合わせが挙げられる。（図１４（Ａ））
【０１８８】
次に、レジストによるマスク３１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１[Ｐａ]の圧力でコイル型の電極に５００[Ｗ]のＲＦ（１３．５６[ＭＨｚ]）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００[Ｗ]のＲＦ（１３．５６[ＭＨｚ]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【０１８９】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[ｎｍ]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層３１１〜３１５（第１の導電層３１１ａ〜３１５ａと第２の導電層３１１ｂ〜３１５ｂ）を形成する。このとき、ゲート絶縁膜３０７においては、第１の形状の導電層３１１〜３１５で覆われない領域は２０〜５０[ｎｍ]程度エッチングされ薄くなった領域が形成される。また、マスク３１０も上記エッチングにより表面がエッチングされた。
【０１９０】
そして、第１のドーピング処理を行いｎ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14[ａｔｏｍｓ／ｃｍ2]とし、加速電圧を６０〜１００[ｋｅＶ]として行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層３１１〜３１４がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域３１７〜３２０が形成される。第１の不純物領域３１７〜３２０には１×１０20〜１×１０21[ａｔｏｍｓ／ｃｍ3]の濃度範囲でｎ型を付与する不純物元素を添加する。（図１４（Ｂ））
【０１９１】
次に、図１４（Ｃ）に示すように、レジストマスク３１０は除去しないまま、第２のエッチング処理を行う。エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の形状の導電層３２５〜３２９（第１の導電層３２５ａ〜３２９ａと第２の導電層３２５ｂ〜３２９ｂ）を形成する。このとき、ゲート絶縁膜３０７においては、第２の形状の導電層３２５〜３２９で覆われない領域はさらに２０〜５０[ｎｍ]程度エッチングされ薄くなった領域が形成される。
【０１９２】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【０１９３】
そして、図１５（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[ｋｅＶ]とし、１×１０13[ａｔｏｍｓ／ｃｍ2]のドーズ量で行い、図１４（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層３２５〜３２８を不純物元素に対するマスクとして用い、第１の導電層３２５ａ〜３２８ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第３の不純物領域３３２〜３３５が形成される。この第３の不純物領域３３２〜３３５に添加されたリン（Ｐ）の濃度は、第１の導電層３２５ａ〜３２８ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層３２５ａ〜３２８ａのテーパー部と重なる半導体層において、第１の導電層３２５ａ〜３２８ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。
【０１９４】
図１５（Ｂ）に示すように第３のエッチング処理を行う。エッチングガスにＣＨＦ6を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチング処理により、第１の導電層３２５ａ〜３２９ａのテーパー部を部分的にエッチングして、第１の導電層が半導体層と重なる領域が縮小される。第３のエッチング処理によって、第３の形状の導電層３３６〜３４０（第１の導電層３３６ａ〜３４０ａと第２の導電層３３６ｂ〜３４０ｂ）を形成する。このとき、ゲート絶縁膜３０７においては、第３の形状の導電層３３６〜３４０で覆われない領域はさらに２０〜５０[ｎｍ]程度エッチングされ薄くなった領域が形成される。
【０１９５】
第３のエッチング処理によって、第３の不純物領域３３２〜３３５においては、第１の導電層３３６ａ〜３３９ａと重なる第３の不純物領域３３２ａ〜３３５ａと、第１の不純物領域と第３の不純物領域との間の第２の不純物領域３３２ｂ〜３３５ｂとが形成される。
【０１９６】
そして、図１５（Ｃ）に示すように、ｐチャネル型ＴＦＴを形成する島状半導体層３０３、３０６に第1の導電型とは逆の導電型の第４の不純物領域３４３〜３４８を形成する。第３の形状の導電層３３６ｂ、３３９ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層３０４、３０５および第３の形状の導電層３４０は、レジストマスク３５０で全面を被覆しておく。不純物領域３４３〜３４８にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が２×１０20〜２×１０21[ａｔｏｍｓ／ｃｍ3]となるようにする。
【０１９７】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第３の形状の導電層３３６〜３３９がゲート電極として機能する。また、第３の形状の導電層３４０はゲート配線として機能する。
【０１９８】
レジストマスク３５０を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、第３の形状の導電層３３６〜３４０に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。なお、第３の形状の導電層３４０はゲート配線であり、その一部はトランジスタＴｒ１（図示せず）のゲート電極として機能しており、なおかつトランジスタＴｒ３（図示せず）のソース領域もしくはドレイン領域に接続されている。
【０１９９】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０２００】
次いで、図１６（Ａ）に示すように、第１の層間絶縁膜３５５を酸化窒化シリコン膜から１００〜２００[ｎｍ]の厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜３５６を形成した後、第１の層間絶縁膜３５５、第２の層間絶縁膜３５６、およびゲート絶縁膜３０７に対してコンタクトホールを形成し、接続配線３５７〜３６３をパターニング形成する。なお３６３は電源線であり、３６０は信号線である。
【０２０１】
第２の層間絶縁膜３５６としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。特に、第２の層間絶縁膜３５６は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５[μｍ]（さらに好ましくは２〜４[μｍ]）とすれば良い。
【０２０２】
コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、ｎ型の不純物領域３１７〜３１９またはｐ型の不純物領域３４５、３４８に達するコンタクトホール、ゲート配線３４０に達するコンタクトホール、容量配線（図示せず）に達するコンタクトホール（図示せず）をそれぞれ形成する。
【０２０３】
また、接続配線３５７〜３６３として、Ｔｉ膜を１００[ｎｍ]、Ｔｉを含むアルミニウム膜を３００[ｎｍ]、Ｔｉ膜１５０[ｎｍ]をスパッタ法で連続形成した３層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。
【０２０４】
次に、接続配線（ドレイン配線）３６２に接する画素電極３６５をパターニング形成する。なお、接続配線にはソース配線とドレイン配線とが含まれる。ソース配線とは、活性層のソース領域に接続された配線であり、ドレイン配線とはドレイン領域に接続された配線を意味する。
【０２０５】
また、本実施例では、画素電極３６５としてＩＴＯ膜を１１０[ｎｍ]の厚さに形成し、パターニングを行った。画素電極３６５を接続配線３６２と接するように配置することでコンタクトを取っている。また、酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極３６５がＯＬＥＤの陽極となる。（図１６（Ａ））
【０２０６】
次に、図１６（Ｂ）に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００[ｎｍ]の厚さに形成し、画素電極３６５に対応する位置に開口部を形成して、バンクとして機能する第３の層間絶縁膜３６６を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因する有機発光層の劣化が顕著な問題となってしまうため、注意が必要である。
【０２０７】
次に、有機発光層３６７および陰極（ＭｇＡｇ電極）３６８を、真空蒸着法を用いて大気解放しないで連続形成する。なお、有機発光層３６７の膜厚は８０〜２００[ｎｍ]（典型的には１００〜１２０[ｎｍ]）、陰極３６８の厚さは１８０〜３００[ｎｍ]（典型的には２００〜２５０[ｎｍ]）とすれば良い。
【０２０８】
この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、有機発光層および陰極を形成する。但し、有機発光層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的に有機発光層を形成するのが好ましい。
【０２０９】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光の有機発光層を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光の有機発光層を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光の有機発光層を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。
【０２１０】
ここではＲＧＢに対応した３種類のＯＬＥＤを形成する方式を用いたが、白色発光のＯＬＥＤとカラーフィルタを組み合わせた方式、青色または青緑発光のＯＬＥＤと蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）に透明電極を利用してＲＧＢに対応したＯＬＥＤを重ねる方式などを用いても良い。
【０２１１】
なお、有機発光層３６７としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる４層構造を有機発光層とすれば良い。
【０２１２】
次に陰極３６８を形成する。なお本実施例では陰極３６８としてＭｇＡｇを用いたが、本発明はこれに限定されない。陰極３６８として他の公知の材料を用いても良い。
【０２１３】
画素電極３６５と、有機発光層３６７と、陰極３６８とが重なっている部分が、ＯＬＥＤ３７５に相当する。
【０２１４】
また、次に保護電極３６９を蒸着法により形成する。保護電極３６９は、大気開放せずに陰極３６８と連続して形成しても良い。保護電極３６９は有機発光層３６７を水分や酸素から保護するのに有効である
【０２１５】
また、保護電極３６９は陰極３６８の劣化を防ぐために設けられ、アルミニウムを主成分とする金属膜が代表的である。勿論、他の材料でも良い。また、有機発光層３６７、陰極３６８は非常に水分に弱いので、保護電極３６９までを大気解放しないで連続的に形成し、外気から有機発光層を保護することが望ましい。
【０２１６】
最後に、窒化珪素膜でなるパッシベーション膜３７０を３００[ｎｍ]の厚さに形成する。パッシベーション膜３７０を形成しておくことで、有機発光層３６７を水分等から保護することができ、ＯＬＥＤの信頼性をさらに高めることが出来る。なおパッシベーション膜３７０は必ずしも設ける必要はない。
【０２１７】
こうして図１６（Ｂ）に示すような構造の発光装置が完成する。３７１は駆動回路部のｐチャネル型ＴＦＴ、３７２は駆動回路部のｎチャネル型ＴＦＴ、３７３はトランジスタＴｒ４、３７４はトランジスタＴｒ２を意味している。
【０２１８】
ところで、本実施例の発光装置は、画素部だけでなく駆動回路にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてＮｉ等の金属触媒を添加し、結晶性を高めることも可能である。それによって、信号線駆動回路の駆動周波数を１０[ＭＨｚ]以上にすることが可能である。
【０２１９】
なお、実際には図１６（Ｂ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＯＬＥＤの信頼性が向上する。
【０２２０】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタを取り付ける。
【０２２１】
また、本実施例で示す工程に従えば、発光装置の作製に必要なフォトマスクの数を抑えることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが出来る。
【０２２２】
本実施例は、実施例１〜６と自由に組み合わせて実施することが可能である。
【０２２３】
（実施例８）
本実施例では、実施例２において形成した画素の上面図について説明する。図１７に本実施例の画素の上面図を示す。なお図１７は、図１６（Ａ）の工程が終了した時点における、画素の上面図に相当する。図１７では、層間絶縁膜やゲート絶縁膜などの各種絶縁膜は、配線や半導体層の位置を明確にするために省略した。また、同じ層に形成される配線は同じハッチで示す。
【０２２４】
図１７の、破線Ａ−Ａ’における断面図が、図１６（Ａ）のＡ−Ａ’の部分に相当する。図１８に、図１７の破線Ｂ−Ｂ’における断面図を示す。
【０２２５】
図１７に示す画素は、信号線として機能する接続配線３６０（Ｓｉ）と、第１走査線３８０（Ｇａｊ）と、第２走査線３８１（Ｇｂｊ）と、電源線３６３（Ｖｉ）を１つづつ有している。そして、第１走査線３８０の一部である３８２、３２７は、それぞれトランジスタＴｒ３と、Ｔｒ４のゲート電極に相当する。
【０２２６】
トランジスタＴｒ３のソース領域とドレイン領域は、一方は信号線３６０に接続されており、もう一方は接続配線３８３を介してゲート配線３４０に接続されている。ゲート配線３４０の一部３８４はトランジスタＴｒ１のゲート電極として機能している。
【０２２７】
また、トランジスタＴｒ４のソース領域とドレイン領域は、一方は信号線３６０に接続されており、もう一方は接続配線３６１を介してトランジスタＴｒ１のドレイン領域及びトランジスタＴｒ２のソース領域に接続されている。
【０２２８】
トランジスタＴｒ１のソース領域は電源線３６３に接続されている。また、トランジスタＴｒ２のドレイン領域は接続配線３６２を介して画素電極３６５に接続されている。
【０２２９】
第２走査線３８１の一部である３２８は、トランジスタＴｒ２のゲート電極として機能している。
【０２３０】
電源線３６３は、第１及び第２層間絶縁膜を間に挟んで、ゲート配線３４０と重なっている。ゲート配線３４０は、ゲート絶縁膜（図示せず）を間に挟んで、半導体膜に不純物を添加することで形成された容量配線３８５と重なっている。電源線３６３と容量配線３８５とは、コンタクトホールを介して接続されている。なお、ゲート配線３４０と容量配線３８５がゲート絶縁膜を間に挟んで重なっている部分が、保持容量３８６に相当する。さらに、電源線３６３が第１及び第２層間絶縁膜を間に挟んでゲート配線３４０と重なっている部分も保持容量として用いても良い。
【０２３１】
この電源線３６３の上を、各画素を区切る隔壁（バンク）の下に形成することによって、開口率を落とすことなく保持容量および電源線を形成することができる。
【０２３２】
本実施例で示した画素の上面図は、本発明の構成のほんの一例に過ぎず、図１７に示した画素の上面図は、本実施例で示した構成に限定されない。なお本実施例は、実施例１〜７と自由に組み合わせて実施することが可能である。
【０２３３】
（実施例９）
本実施例では、図８に示した画素の上面図について説明する。図１９に本実施例の画素の上面図を示す。なお図１７は、画素電極の形成が終了し、有機発光層を成膜する前の段階における、画素の上面図に相当する。図１９では、層間絶縁膜やゲート絶縁膜などの各種絶縁膜は、配線や半導体層の位置を明確にするために省略した。また、同じ層に形成される配線は同じハッチで示す。
【０２３４】
図１９に示す画素は、信号線として機能する接続配線５６０（Ｓｉ）と、走査線５８０（Ｇｊ）と、電源線５６３（Ｖｉ）を１つづつ有している。そして、走査線５８０の一部である５８２、５２７、５２８は、それぞれトランジスタＴｒ３と、Ｔｒ４と、Ｔｒ２のゲート電極に相当する。
【０２３５】
トランジスタＴｒ３のソース領域とドレイン領域は、一方は信号線５６０に接続されており、もう一方は接続配線５８３を介してゲート配線５４０に接続されている。ゲート配線５４０の一部５８４はトランジスタＴｒ１のゲート電極として機能している。
【０２３６】
また、トランジスタＴｒ４のソース領域とドレイン領域は、一方は信号線５６０に接続されており、もう一方は接続配線５６１を介してトランジスタＴｒ１のドレイン領域及びトランジスタＴｒ２のソース領域に接続されている。
【０２３７】
トランジスタＴｒ１のソース領域は電源線５６３に接続されている。また、トランジスタＴｒ２のドレイン領域は接続配線５６２を介して画素電極５６５に接続されている。
【０２３８】
電源線５６３は、第１及び第２層間絶縁膜を間に挟んで、ゲート配線５４０と重なっている。ゲート配線５４０は、ゲート絶縁膜（図示せず）を間に挟んで、半導体膜に不純物を添加することで形成された容量配線５８５と重なっている。電源線５６３と容量配線５８５とは、コンタクトホールを介して接続されている。なお、ゲート配線５４０と容量配線５８５がゲート絶縁膜を間に挟んで重なっている部分が、保持容量５８６に相当する。さらに、電源線５６３が第１及び第２層間絶縁膜を間に挟んでゲート配線５４０と重なっている部分も保持容量として用いても良い。
【０２３９】
この電源線５６３の上を、各画素を区切る隔壁（バンク）の下に形成することによって、開口率を落とすことなく保持容量および電源線を形成することができる。
【０２４０】
本実施例で示した画素の上面図は、本発明の構成のほんの一例に過ぎず、図１９に示した画素の上面図は、本実施例で示した構成に限定されない。なお本実施例は、実施例１〜７と自由に組み合わせて実施することが可能である。
【０２４１】
（実施例１０）
本実施例では、デジタルビデオ信号を用いて駆動する本発明の発光装置が有する駆動回路（信号線駆動回路及び第１走査線駆動回路）の構成について説明する。
【０２４２】
図２０に信号線駆動回路６０１の構成をブロック図で示す。６０２はシフトレジスタ、６０３は記憶回路Ａ、６０４は記憶回路Ｂ、６０５は定電流回路である。
【０２４３】
シフトレジスタ６０２にはクロック信号ＣＬＫと、スタートパルス信号ＳＰが入力されている。また記憶回路Ａ６０３にはデジタルビデオ信号（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｓｉｇｎａｌｓ）が入力されており、記憶回路Ｂ６０４にはラッチ信号（Ｌａｔｃｈ Ｓｉｇｎａｌｓ）が入力されている。定電流回路６０５から出力される一定の信号電流Ｉｃは信号線へ入力される。
【０２４４】
図２１に信号線駆動回路６０１のより詳しい構成を示す。
【０２４５】
シフトレジスタ６０２に所定の配線からクロック信号ＣＬＫとスタートパルス信号ＳＰとが入力されることによって、タイミング信号が生成される。タイミング信号は記憶回路Ａ６０３が有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）にそれぞれ入力される。なおこのときシフトレジスタ６０２において生成されたタイミング信号を、バッファ等で緩衝増幅してから、記憶回路Ａ６０３が有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）にそれぞれ入力するような構成にしても良い。
【０２４６】
記憶回路Ａ６０３にタイミング信号が入力されると、該タイミング信号に同期して、ビデオ信号線６１０に入力される１ビット分のデジタルビデオ信号が、順に複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）のそれぞれに書き込まれ、保持される。
【０２４７】
なお、本実施例では記憶回路Ａ６０３にデジタルビデオ信号を取り込む際に、記憶回路Ａ６０３が有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）に、順にデジタルビデオ信号を入力しているが、本発明はこの構成に限定されない。記憶回路Ａ６０３が有する複数のステージのラッチをいくつかのグループに分け、各グループごとに並行して同時にデジタルビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループの数を分割数と呼ぶ。例えば４つのステージごとにラッチをグループに分けた場合、４分割で分割駆動すると言う。
【０２４８】
記憶回路Ａ６０３の全てのステージのラッチへの、デジタルビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
【０２４９】
１ライン期間が終了すると、記憶回路Ｂ６０４が有する複数のラッチＢ（ＬＡＴＢ＿１〜ＬＡＴＢ＿ｘ）に、ラッチ信号線６０９を介してラッチシグナル（Latch Signal）が供給される。この瞬間、記憶回路Ａ６０３が有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）に保持されているデジタルビデオ信号は、記憶回路Ｂ６０４が有する複数のラッチＢ（ＬＡＴＢ＿１〜ＬＡＴＢ＿ｘ）に一斉に書き込まれ、保持される。
【０２５０】
デジタルビデオ信号を記憶回路Ｂ６０４に送出し終えた記憶回路Ａ６０３には、シフトレジスタ６０２からのタイミング信号に基づき、次の１ビット分のデジタルビデオ信号の書き込みが順次行われる。
【０２５１】
この２順目の１ライン期間中には、記憶回路Ｂ６０４に書き込まれ、保持されているデジタルビデオ信号が定電流回路６０５に入力される。
【０２５２】
定電流回路６０５は複数の電流設定回路（Ｃ１〜Ｃｘ）を有している。電流設定回路（Ｃ１〜Ｃｘ）のそれぞれにデジタルビデオ信号が入力されると、該デジタルビデオ信号が有する１または０の情報によって、信号線に一定の電流Ｉｃが流れるか、または信号線に電源線Ｖ１〜Ｖｘの電位が与えられるか、いずれか一方が選択される。
【０２５３】
図２２に電流設定回路Ｃ１の具体的な構成の一例を示す。なお電流設定回路Ｃ２〜Ｃｘも同じ構成を有する。
【０２５４】
電流設定回路Ｃ１は定電流源６３１と、４つのトランスミッションゲートＳＷ１〜ＳＷ４と、２つのインバーターＩｎｂ１、Ｉｎｂ２とを有している。なお、定電流源６３１が有するトランジスタ６５０の極性は、画素が有するトランジスタＴｒ１及びＴｒ２の極性と同じである。
【０２５５】
記憶回路Ｂ６０４が有するＬＡＴＢ＿１から出力されたデジタルビデオ信号によって、ＳＷ１〜ＳＷ４のスイッチングが制御される。なおＳＷ１及びＳＷ３に入力されるデジタルビデオ信号と、ＳＷ２及びＳＷ４に入力されるデジタルビデオ信号は、Ｉｎｂ１、Ｉｎｂ２によって反転している。そのためＳＷ１及びＳＷ３がオンのときはＳＷ２及びＳＷ４はオフ、ＳＷ１及びＳＷ３がオフのときはＳＷ２及びＳＷ４はオンとなっている。
【０２５６】
ＳＷ１及びＳＷ３がオンのとき、定電流源６３１から０ではない所定の値の電流ＩｃがＳＷ１及びＳＷ３を介して信号線Ｓ１に入力される。
【０２５７】
逆にＳＷ２及びＳＷ４がオンのときは、定電流源６３１からの電流ＩｃはＳＷ２を介してグラウンドに落とされる。またＳＷ４を介して電源線Ｖ１〜Ｖｘの電源電位が信号線Ｓ１に与えられ、Ｉｃ≒０となる。
【０２５８】
再び図２１を参照して、前記の動作が、１ライン期間内に、定電流回路６０５が有する全ての電流設定回路（Ｃ１〜Ｃｘ）において同時に行われる。よって、デジタルビデオ信号により、全ての信号線に入力される信号電流Ｉｃの値が選択される。
【０２５９】
次に、第１走査線駆動回路の構成について説明する。
【０２６０】
図２３は第１走査線駆動回路６４１の構成を示すブロック図である。
【０２６１】
第１走査線駆動回路６４１は、それぞれシフトレジスタ６４２、バッファ６４３を有している。また場合によってはレベルシフタを有していても良い。
【０２６２】
第１走査線駆動回路６４１において、シフトレジスタ６４２にクロックＣＬＫ及びスタートパルス信号ＳＰが入力されることによって、タイミング信号が生成される。生成されたタイミング信号はバッファ６４３において緩衝増幅され、対応する走査線に供給される。
【０２６３】
走査線には、１ライン分の画素の第１スイッチング用トランジスタ及び第２スイッチング用トランジスタのゲート電極が接続されている。そして、１ライン分の画素の第１スイッチング用トランジスタ及び第２スイッチング用トランジスタを一斉にＯＮにしなくてはならないので、バッファ６４３は大きな電流を流すことが可能なものが用いられる。
【０２６４】
本発明において用いられる駆動回路は、本実施例で示した構成に限定されない。さらに、本実施例で示した定電流回路は、図２２に示した構成に限定されない。本発明で用いられる定電流回路は、信号電流Ｉｃが取りうる２値のいずれか一方をデジタルビデオ信号によって選択し、選択された値を有する信号電流を信号線に流すことができれば、どのような構成を有していても良い。
【０２６５】
また、第２走査線駆動回路も第１走査線駆動回路と同じ構成を有していても良い。
【０２６６】
本実施例の構成は、実施例１〜９と自由に組み合わせて実施することが可能である。
【０２６７】
（実施例１１）
本実施例では、アナログのビデオ信号で駆動する本発明の発光装置が有する信号線駆動回路の構成について説明する。なお走査線駆動回路の構成は、図２３において示した構成を用いることができるので、ここでは説明を省略する。
【０２６８】
図２４（Ａ）に本実施例の信号線駆動回路４０１のブロック図を示す。４０２はシフトレジスタ、４０３はバッファ、４０４はサンプリング回路、４０５は電流変換回路を示している。
【０２６９】
シフトレジスタ４０２には、クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）が入力されている。シフトレジスタ４０２にクロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）が入力されると、タイミング信号が生成される。
【０２７０】
生成されたタイミング信号は、バッファ４０３において増幅または緩衝増幅されて、サンプリング回路４０４に入力される。なお、バッファの代わりにレベルシフタを設けて、タイミング信号を増幅しても良い。また、バッファとレベルシフタを両方設けていても良い。
【０２７１】
図２４（Ｂ）にサンプリング回路４０４、電流変換回路４０５の具体的な構成を示す。なおサンプリング回路４０４は、端子４１０においてバッファ４０３と接続されている。
【０２７２】
サンプリング回路４０４には、複数のスイッチ４１１が設けられている。そしてサンプリング回路４０４には、ビデオ信号線４０６からアナログビデオ信号が入力されており、スイッチ４１１はタイミング信号に同期して、該アナログビデオ信号をサンプリングし、後段の電流変換回路４０５に入力する。なお図２４（Ｂ）では、電流変換回路４０５はサンプリング回路４０４が有するスイッチ４１１の１つに接続されている電流変換回路だけを示しているが、各スイッチ４１１の後段に、図２４（Ｂ）に示したような電流変換回路４０５が接続されているものとする。
【０２７３】
なお本実施例では、スイッチ４１１にトランジスタを１つだけ用いているが、スイッチ４１１はタイミング信号に同期してアナログビデオ信号をサンプリングできるスイッチであれば良く、本実施例の構成に限定されない。
【０２７４】
サンプリングされたアナログビデオ信号は、電流変換回路４０５が有する電流出力回路４１２に入力される。電流出力回路４１２は、入力されたビデオ信号の電圧に見合った値の電流（信号電流）を出力する。なお図２４ではアンプ及びトランジスタを用いて電流出力回路を形成しているが、本発明はこの構成に限定されず、入力された信号の電圧に見合った値の電流を出力することができる回路であれば良い。
【０２７５】
該信号電流は、同じく電流変換回路４０５が有するリセット回路４１７に入力される。リセット回路４０６は、２つのアナログスイッチ４１３、４１４と、インバーター４１６と、電源４１５を有している。
【０２７６】
アナログスイッチ４１４にはリセット信号（Ｒｅｓ）が入力されており、アナログスイッチ４１３には、インバーター４１６によって反転されたリセット信号（Ｒｅｓ）が入力されている。そしてアナログスイッチ４１３とアナログスイッチ４１４は、反転したリセット信号とリセット信号にそれぞれ同期して動作しており、一方がオンのとき片一方がオフになっている。
【０２７７】
そして、アナログスイッチ４１３がオンのときに信号電流は対応する信号線に入力される。逆に、アナログスイッチ４１４がオンのときに電源４１５の電位が信号線に与えられ、信号線がリセットされる。なお、電源４１５の電位は、画素に設けられた電源線の電位とほぼ同じ高さであることが望ましく、信号線がリセットされているときに信号線にながれる電流が０に近ければ近いほど良い。
【０２７８】
なお信号線は、帰線期間中にリセットするのが望ましい。しかし、画像を表示している期間以外であるならば、必要に応じて帰線期間以外の期間にリセットすることも可能である。
【０２７９】
なお、本発明の発光装置を駆動する信号線駆動回路及び第１走査線駆動回路は、本実施例で示す構成に限定されない。本実施例の構成は、実施例１〜実施例１０に示した構成と自由に組み合わせて実施することが可能である。
【０２８０】
（実施例１２）
本発明において、三重項励起子からの燐光を発光に利用できる有機発光材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、ＯＬＥＤの低消費電力化、長寿命化、および軽量化が可能になる。
【０２８１】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。 (T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)
【０２８２】
上記の論文により報告された有機発光材料（クマリン色素）の分子式を以下に示す。
【０２８３】
【化１】
【０２８４】
(M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395 (1998) p.151.)
【０２８５】
上記の論文により報告された有機発光材料（Ｐｔ錯体）の分子式を以下に示す。
【０２８６】
【化２】
【０２８７】
(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
【０２８８】
上記の論文により報告された有機発光材料（Ｉｒ錯体）の分子式を以下に示す。
【０２８９】
【化３】
【０２９０】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。
【０２９１】
なお、本実施例の構成は、実施例１〜実施例１１のいずれの構成とも自由に組み合わせて実施することが可能である。
【０２９２】
（実施例１３）
本実施例では、本発明の発光装置の封止の様子について、図２５を用いて説明する。
【０２９３】
図２５は、トランジスタが形成された素子基板をシーリング材によって封止することによって形成された発光装置の上面図であり、図２５（Ｂ）は、図２５（Ａ）のＡ−Ａ’における断面図、図２５（Ｃ）は図２５（Ａ）のＢ−Ｂ’における断面図である。
【０２９４】
基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、第１及び第２の第１走査線駆動回路４００４ａ、ｂとを囲むようにして、シール材４００９が設けられている。また画素部４００２と、信号線駆動回路４００３と、第１及び第２の第１走査線駆動回路４００４ａ、ｂとの上にシーリング材４００８が設けられている。よって画素部４００２と、信号線駆動回路４００３と、第１及び第２の第１走査線駆動回路４００４ａ、ｂとは、基板４００１とシール材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。
【０２９５】
また基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、第１及び第２の第１走査線駆動回路４００４ａ、ｂとは、複数のＴＦＴを有している。図２５（Ｂ）では代表的に、下地膜４０１０上に形成された、信号線駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示する）４２０１及び画素部４００２に含まれるトランジスタＴｒ２ ４２０２を図示した。
【０２９６】
本実施例では、駆動ＴＦＴ４２０１には公知の方法で作製されたｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴが用いられ、トランジスタＴｒ２ ４２０２には公知の方法で作製されたｐチャネル型ＴＦＴが用いられる。また、画素部４００２には保持容量（図示せず）が設けられる。
【０２９７】
駆動ＴＦＴ４２０１及びトランジスタＴｒ２ ４２０２上には層間絶縁膜（平坦化膜）４３０１が形成され、その上にトランジスタＴｒ２ ４２０２のドレインと電気的に接続する画素電極（陽極）４２０３が形成される。画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０２９８】
そして、画素電極４２０３の上には絶縁膜４３０２が形成され、絶縁膜４３０２は画素電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の上には有機発光層４２０４が形成される。有機発光層４２０４は公知の有機発光材料または無機発光材料を用いることができる。また、有機発光材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０２９９】
有機発光層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、有機発光層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０３００】
有機発光層４２０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４２０５が形成される。また、陰極４２０５と有機発光層４２０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、有機発光層４２０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。そして陰極４２０５は所定の電圧が与えられている。
【０３０１】
以上のようにして、画素電極（陽極）４２０３、有機発光層４２０４及び陰極４２０５からなるＯＬＥＤ４３０３が形成される。そしてＯＬＥＤ４３０３を覆うように、絶縁膜４３０２上に保護膜４２０９が形成されている。保護膜４２０９は、ＯＬＥＤ４３０３に酸素や水分等が入り込むのを防ぐのに効果的である。
【０３０２】
４００５ａは電源線に接続された引き回し配線であり、トランジスタＴｒ２ ４２０２のソース領域に電気的に接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４２０６に電気的に接続される。
【０３０３】
シーリング材４００８としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０３０４】
但し、ＯＬＥＤからの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０３０５】
また、充填材４２１０としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。
【０３０６】
また充填材４２１０を吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８によって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質４２０７を設けることで、ＯＬＥＤ４３０３の劣化を抑制できる。
【０３０７】
図２５（Ｃ）に示すように、画素電極４２０３が形成されると同時に、引き回し配線４００５ａ上に接するように導電性膜４２０３ａが形成される。
【０３０８】
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線４２０６とが、導電性フィラー４３００ａによって電気的に接続される。
【０３０９】
本実施例の構成は、実施例１〜実施例１２に示した構成と自由に組み合わせて実施することが可能である。
【０３１０】
（実施例１４）
ＯＬＥＤを用いた発光装置は自発光型であるため、液晶ディスプレイに比べ、明るい場所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることができる。
【０３１１】
本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため、発光装置を用いることが望ましい。それら電子機器の具体例を図２６に示す。
【０３１２】
図２６（Ａ）はＯＬＥＤ表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明の発光装置は表示部２００３に用いることができる。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、ＯＬＥＤ表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０３１３】
図２６（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明の発光装置は表示部２１０２に用いることができる。
【０３１４】
図２６（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明の発光装置は表示部２２０３に用いることができる。
【０３１５】
図２６（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の発光装置は表示部２３０２に用いることができる。
【０３１６】
図２６（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示するが、本発明の発光装置はこれら表示部Ａ２４０３、Ｂ２４０４に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０３１７】
図２６（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明の発光装置は表示部２５０２に用いることができる。
【０３１８】
図２６（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明の発光装置は表示部２６０２に用いることができる。
【０３１９】
ここで図２６（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明の発光装置は表示部２７０３に用いることができる。なお、表示部２７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。
【０３２０】
なお、将来的に有機発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０３２１】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。有機発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
【０３２２】
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０３２３】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜１３に示したいずれの構成の発光装置を用いても良い。
【０３２４】
【発明の効果】
【０３２５】
上述した構成によって、本発明の発光装置は温度変化に左右されずに一定の輝度を得ることができる。また、カラー表示において、各色毎に異なる有機発光材料を有するＯＬＥＤを設けた場合でも、温度によって各色のＯＬＥＤの輝度がバラバラに変化して所望の色が得られないということを防ぐことができる。
【図面の簡単な説明】
【図１】 本発明の発光装置の上面ブロック図。
【図２】 本発明の発光装置の画素の回路図。
【図３】 駆動における画素の概略図。
【図４】 アナログ駆動法における書き込み期間と表示期間の出現するタイミングを示す図。
【図５】 デジタル駆動法における書き込み期間と表示期間の出現するタイミングを示す図。
【図６】 駆動における画素の概略図。
【図７】 デジタル駆動法における書き込み期間と表示期間の出現するタイミングを示す図。
【図８】 本発明の発光装置の画素の回路図。
【図９】 本発明の発光装置の画素の回路図。
【図１０】 デジタル駆動法における書き込み期間と表示期間の出現するタイミングを示す図。
【図１１】 デジタル駆動法における書き込み期間と表示期間の出現するタイミングを示す図。
【図１２】 デジタル駆動法における書き込み期間と表示期間の出現するタイミングを示す図。
【図１３】 デジタル駆動法における書き込み期間と表示期間の出現するタイミングを示す図。
【図１４】 本発明の発光装置の作製方法を示す図。
【図１５】 本発明の発光装置の作製方法を示す図。
【図１６】 本発明の発光装置の作製方法を示す図。
【図１７】 本発明の発光装置の画素の上面図。
【図１８】 本発明の発光装置の画素の断面図。
【図１９】 本発明の発光装置の画素の上面図。
【図２０】 信号線駆動回路のブロック図。
【図２１】 デジタル駆動法における信号線駆動回路の詳細図。
【図２２】 デジタル駆動法における電流設定回路の回路図。
【図２３】 第１走査線駆動回路のブロック図。
【図２４】 デジタル駆動法における信号線駆動回路の詳細図。
【図２５】 本発明の発光装置の外観図及び断面図。
【図２６】 本発明の発光装置を用いた電子機器の図。
【図２７】 ＯＬＥＤの電圧電流特性を示す図。
【発明の属する技術分野】
本発明は、基板上に形成された発光素子、例えばＯＬＥＤ（Organic Light Emitting Diode）を、該基板とカバー材の間に封入したＯＬＥＤパネルに関する。また、該ＯＬＥＤパネルにコントローラを含むＩＣ等を実装した、ＯＬＥＤモジュールに関する。なお本明細書において、ＯＬＥＤパネル及びＯＬＥＤモジュールを共に発光装置と総称する。本発明はさらに、発光装置の駆動方法と、該発光装置を用いた電子機器に関する。
【０００２】
【従来の技術】
ＯＬＥＤは自ら発光するため視認性が高く、液晶表示装置（ＬＣＤ）で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。そのため、近年ＯＬＥＤを用いた発光装置は、ＣＲＴやＬＣＤに代わる表示装置として注目されている。
【０００３】
ＯＬＥＤは、電場を加えることで発生するルミネッセンス（Electroluminescence）が得られる有機化合物（有機発光材料）を含む層（以下、有機発光層と記す）と、陽極層と、陰極層とを有している。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明の発光装置は、上述した発光のうちの、いずれか一方の発光を用いていても良いし、または両方の発光を用いていても良い。
【０００４】
なお、本明細書では、ＯＬＥＤの陽極と陰極の間に設けられた全ての層を有機発光層と定義する。有機発光層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的にＯＬＥＤは、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。
【０００５】
【発明が解決しようとする課題】
発光装置を実用化する上で問題となっているのが、有機発光材料の劣化に伴う、ＯＬＥＤの輝度の低下であった。
【０００６】
有機発光材料は水分、酸素、光、熱に弱く、これらのものによって劣化が促進される。具体的には、発光装置を駆動するデバイスの構造、有機発光材料の特性、電極の材料、作製工程における条件、発光装置の駆動方法等により、その劣化の速度が左右される。
【０００７】
有機発光層にかかる電圧が一定であっても、有機発光層が劣化するとＯＬＥＤの輝度は低下し、表示する画像は不鮮明になる。なお本明細書において、一対の電極から有機発光層に印加する電圧をＯＬＥＤ駆動電圧（Ｖｅｌ）と定義する。
【０００８】
また、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に対応した三種類のＯＬＥＤを用いたカラー化表示方式において、有機発光層を構成する有機発光材料は、ＯＬＥＤの対応する色によって異なる。そのため、ＯＬＥＤの有機発光層が、対応する色ごとに異なる速度で劣化することがある。この場合、時間が経つにつれ、ＯＬＥＤの輝度が色ごとに異なってしまい、発光装置に所望の色を有する画像を表示することができなくなる。
【０００９】
また、有機発光層の温度は、外気温やＯＬＥＤパネル自身が発する熱等に左右されるが、一般的にＯＬＥＤは温度によって流れる電流の値が変化する。図２７に、有機発光層の温度を変化させたときの、ＯＬＥＤの電圧電流特性の変化を示す。電圧が一定のとき、有機発光層の温度が高くなると、ＯＬＥＤ駆動電流は大きくなる。そしてＯＬＥＤ駆動電流とＯＬＥＤの輝度は比例関係にあるため、ＯＬＥＤ駆動電流が大きければ大きいほど、ＯＬＥＤの輝度は高くなる。このように、有機発光層の温度によってＯＬＥＤの輝度が変化するため、所望の階調を表示することが難しく、温度の上昇に伴って発光装置の消費電流が大きくなる。
【００１０】
さらに、一般的に、有機発光材料の種類によって温度変化におけるＯＬＥＤ駆動電流の変化の度合いが異なるため、カラー表示において各色のＯＬＥＤの輝度が温度によってバラバラに変化することが起こりうる。各色の輝度のバランスが崩れると、所望の色を表示することができない。
【００１１】
本発明は上述したことに鑑み、有機発光層の劣化や温度変化に左右されずに一定の輝度を得ることができ、さらに所望のカラー表示を行うことが可能な発光装置を提供することを課題とする。
【００１２】
【課題を解決するための手段】
本発明者は、ＯＬＥＤ駆動電圧を一定に保って発光させるのと、ＯＬＥＤに流れる電流を一定に保って発光させるのとでは、後者の方が、劣化によるＯＬＥＤの輝度の低下が小さいことに着目した。なお本明細書において、ＯＬＥＤに流れる電流をＯＬＥＤ駆動電流（Ｉｅｌ）と呼ぶ。そして、ＯＬＥＤの輝度を電圧によって制御するのではなく、電流によって制御することで、ＯＬＥＤの劣化によるＯＬＥＤの輝度の変化を防ぐことができるのではないかと考えた。
【００１３】
具体的に本発明では、各画素に設けたトランジスタのドレイン電流Ｉｄを、信号線駆動回路において制御する。トランジスタのドレイン電流Ｉｄを、信号線駆動回路において制御するので、ドレイン電流Ｉｄは負荷抵抗の値によらずに一定になる。
【００１４】
ドレイン電流Ｉｄが流れると、トランジスタのゲート電極とドレイン領域間に電圧が生じる。そして、該電圧を維持したまま、トランジスタのドレイン電流が単数または複数の回路素子を間に介してＯＬＥＤに流れるようにする。なおドレイン電流Ｉｄは、トランジスタが飽和領域において動作するような大きさである。
【００１５】
上記構成によって、ＯＬＥＤに流れるＯＬＥＤ駆動電流の値は、負荷抵抗の値によらず信号線駆動回路によって制御されることになる。言い換えると、トランジスタの特性の違いや、ＯＬＥＤの劣化等に左右されずに、ＯＬＥＤ駆動電流を所望の値に制御することが可能になる。
【００１６】
本発明では、上記構成により、有機発光層が劣化してもＯＬＥＤの輝度の低下を抑えることができ、その結果鮮明な画像を表示することができる。また、各色毎に対応したＯＬＥＤを用いたカラー表示の発光装置の場合、ＯＬＥＤの有機発光層が、対応する色ごとに異なる速度で劣化しても、各色の輝度のバランスが崩れるのを防いで所望の色を表示することができる。
【００１７】
また、有機発光層の温度が外気温やＯＬＥＤパネル自身が発する熱等に左右されても、ＯＬＥＤ駆動電流を所望の値に制御することができる。よって、ＯＬＥＤ駆動電流とＯＬＥＤの輝度は比例するので、ＯＬＥＤの輝度が変化するのを抑えることができ、また温度の上昇に伴って消費電流が大きくなるのを防ぐことができる。また、カラー表示の発光装置の場合、温度変化に左右されずに各色のＯＬＥＤの輝度の変化を抑えることができるので、各色の輝度のバランスが崩れるのを防ぐことができ、所望の色を表示することができる。
【００１８】
さらに、一般的に、有機発光材料の種類によって温度変化におけるＯＬＥＤ駆動電流の変化の度合いが異なるため、カラー表示において各色のＯＬＥＤの輝度が温度によってバラバラに変化することが起こりうる。しかし本発明の発光装置では、温度変化に左右されずに所望の輝度を得ることができるので、各色の輝度のバランスが崩れるのを防ぐことができ、所望の色を表示することができる。
【００１９】
また一般的な発光装置は、各画素に電流を供給する配線自体が抵抗を有するため、配線の長さによってその電位が多少降下する。そしてこの電位の降下は、表示する画像によっても大きく異なる。特に、同じ配線から電流が供給される複数の画素において、階調数の高い画素の割合が大きくなると、配線に流れる電流が大きくなり、電位の降下が顕著に現れる。電位が降下すると、各画素のＯＬＥＤにそれぞれかかる電圧が小さくなるため、各画素に供給される電流は小さくなる。よって、ある所定の画素において一定の階調を表示しようとしても、同じ配線から電流が供給されている他の画素の階調数が変化すると、それに伴って該所定の画素に供給される電流が変化し、結果的に階調数も変化する。しかし本発明の発光装置では、表示する画像毎に測定値と基準値を得て、ＯＬＥＤ電流を補正することができるので、表示する画像が変化しても補正により所望の階調数を表示することができる。
【００２０】
なお、本発明の発光装置において、画素に用いるトランジスタは単結晶シリコンを用いて形成されたトランジスタであっても良いし、多結晶シリコンやアモルファスシリコンを用いた薄膜トランジスタであっても良い。また、有機半導体を用いたトランジスタであっても良い。
【００２１】
なお本発明の発光装置の画素に設けられたトランジスタは、シングルゲート構造を有していても良いし、ダブルゲート構造やそれ以上のゲート電極を有するマルチゲート構造であっても良い。
【００２２】
【発明の実施の形態】
（実施の形態１）
図１に本発明のＯＬＥＤパネルの構成を、ブロック図で示す。１００は画素部であり、複数の画素１０１がマトリクス状に形成されている。また１０２は信号線駆動回路、１０３は第１走査線駆動回路、１０４は第２走査線駆動回路である。
【００２３】
なお図１では信号線駆動回路１０２と、第１走査線駆動回路１０３と、第２走査線駆動回路１０４が、画素部１００と同じ基板上に形成されているが、本発明はこの構成に限定されない。信号線駆動回路１０２と第１走査線駆動回路１０３と、第２走査線駆動回路１０４が画素部１００と異なる基板上に形成され、ＦＰＣ等を介して、画素部１００と接続されていても良い。また、図１では信号線駆動回路１０２、第１走査線駆動回路１０３及び第２走査線駆動回路１０４は１つづつ設けられているが、本発明はこの構成に限定されない。信号線駆動回路１０２と第１走査線駆動回路１０３と第２走査線駆動回路１０４の数は設計者が任意に設定することができる。
【００２４】
なお本明細書において接続とは、電気的な接続を意味する。
【００２５】
また図１では、画素部１００に信号線Ｓ１〜Ｓｘ、電源線Ｖ１〜Ｖｘ、第１走査線Ｇａ１〜Ｇａｙ、第２走査線Ｇｂ１〜Ｇｂｙが設けられている。なお信号線と電源線の数は必ずしも同じであるとは限らない。第１走査線と第２走査線の数は必ずしも同じであるとは限らない。また本発明の発光装置が必ずしもこれらの配線を全て有している必要はなく、また、これらの配線の他に、別の異なる配線が設けられていても良い。
【００２６】
電源線Ｖ１〜Ｖｘは所定の電位に保たれている。なお図１ではモノクロの画像を表示する発光装置の構成を示しているが、本発明はカラーの画像を表示する発光装置であっても良い。その場合、電源線Ｖ１〜Ｖｘの電位の高さを全て同じに保たなくても良く、対応する色毎に変えるようにしても良い。
【００２７】
図２に、図１で示した画素１０１の詳しい構成を示す。図２に示す画素１０１は、信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、第１走査線Ｇａｊ（Ｇａ１〜Ｇａｙのうちの１つ）、第２走査線Ｇｂｊ（Ｇｂ１〜Ｇｂｙのうちの１つ）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。
【００２８】
また画素１０１は、トランジスタＴｒ１（電流制御用トランジスタまたは第１のトランジスタ）、トランジスタＴｒ２（駆動用トランジスタまたは第２のトランジスタ）、トランジスタＴｒ３（第１スイッチング用トランジスタまたは第３のトランジスタ）、トランジスタＴｒ４（第２スイッチング用トランジスタまたは第４のトランジスタ）、ＯＬＥＤ１０６及び保持容量１０５を有している。
【００２９】
トランジスタＴｒ３とトランジスタＴｒ４のゲート電極は、共に第１走査線Ｇａｊに接続されている。
【００３０】
トランジスタＴｒ３のソース領域とドレイン領域は、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ１のゲート電極に接続されている。またトランジスタＴｒ４のソース領域とドレイン領域は、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ１のドレイン領域に接続されている。
【００３１】
トランジスタＴｒ１のソース領域は電源線Ｖｉに接続されており、ドレイン領域はトランジスタＴｒ２のソース領域に接続されている。トランジスタＴｒ２のゲート電極は第２走査線Ｇｂｊに接続されている。トランジスタＴｒ２のドレイン領域は、ＯＬＥＤ１０６が有する画素電極に接続されている。
【００３２】
ＯＬＥＤ１０６は陽極と陰極を有しており、本明細書では、陽極を画素電極（第１の電極）として用いる場合は陰極を対向電極（第２の電極）と呼び、陰極を画素電極として用いる場合は陽極を対向電極と呼ぶ。
【００３３】
対向電極の電位は、一定の高さに保たれている。
【００３４】
なお、トランジスタＴｒ３とトランジスタＴｒ４は、ｎチャネル型トランジスタとｐチャネル型トランジスタのどちらでも良い。ただし、トランジスタＴｒ３とトランジスタＴｒ４の極性は同じである。
【００３５】
また、トランジスタＴｒ１とＴｒ２は、ｎチャネル型トランジスタとｐチャネル型トランジスタのどちらでも良い。ただし、トランジスタＴｒ１とＴｒ２の極性は同じである。そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、トランジスタＴｒ１とＴｒ２はｐチャネル型トランジスタである。逆に、陽極を対向電極として用い、陰極を画素電極として用いる場合、トランジスタＴｒ１とＴｒ２はｎチャネル型トランジスタである。
【００３６】
保持容量１０５はトランジスタＴｒ１のゲート電極と電源線Ｖｉとの間に形成されている。保持容量１０５はトランジスタＴｒ１のゲート電極とソース領域の間の電圧（ゲート電圧）を維持するために設けられているが、必ずしも設ける必要はない。
【００３７】
（実施の形態２）
次に、図２に示した発光装置の駆動について、図３を用いて説明する。本実施の形態では、図２に示した発光装置の各画素の動作を、書き込み期間Ｔａと表示期間Ｔｄとに分けて説明する。
【００３８】
書き込み期間Ｔａでは、第１走査線Ｇａｊが選択される。第１走査線Ｇａｊが選択されると、第１走査線Ｇａｊにゲート電極が接続されたトランジスタＴｒ３及びＴｒ４がオンになる。なお書き込み期間Ｔａでは、第２走査線Ｇｂｊは選択されておらず、Ｔｒ２はオフになっている。
【００３９】
そして、信号線駆動回路１０２に入力されるビデオ信号の電位に基づき、信号線Ｓ１〜Ｓｘと電源線Ｖ１〜Ｖｘの間に、それぞれ一定の電流Ｉｃが流れる。なお本明細書において電流Ｉｃを信号電流と呼ぶ。
【００４０】
図３（Ａ）に、書き込み期間Ｔａにおいて、信号線Ｓｉに一定の電流Ｉｃが流れた場合の、画素１０１の概略図を示す。１０７は信号線駆動回路１０２が有する定電流源を意味する。また、１０８は対向電極に電位を与える電源への接続用の端子である。
【００４１】
書き込み期間Ｔａにおいて、トランジスタＴｒ３及びＴｒ４はオンの状態にあるので、信号線Ｓｉに一定の電流Ｉｃが流れると、一定の電流ＩｃはトランジスタＴｒ１のソース領域とドレイン領域の間に流れる。このとき電流Ｉｃは、トランジスタＴｒ１が飽和領域で動作するように、定電流源１０７においてその大きさが制御されている。
【００４２】
飽和領域において、ＶGSはゲート電極とソース領域間の電位差（ゲート電圧）、μをトランジスタの移動度、Ｃ0を単位面積あたりのゲート容量、Ｗ／Ｌをチャネル形成領域のチャネル幅Ｗとチャネル長Ｌの比、ＶTHを閾値、μを移動度、トランジスタＴｒ１のドレイン電流をＩｄとすると、以下の式１が成り立つ。
【００４３】
【式１】
Ｉｄ＝μＣ0Ｗ／Ｌ（ＶGS−ＶTH）2／２
【００４４】
式１においてμ、Ｃ0、Ｗ／Ｌ、ＶTHは全て個々のトランジスタによって決まる固定の値である。またトランジスタＴｒ１のドレイン電流Ｉｄは、定電流源１０７によってＩｄ＝Ｉｃに保たれている。よって式１からわかるように、トランジスタＴｒ１のゲート電圧ＶGSは信号電流Ｉｃの値によって定まる。
【００４５】
書き込み期間Ｔａが終了すると、表示期間Ｔｄが開始される。表示期間Ｔｄでは第１走査線Ｇａｊは選択されておらず、第２走査線Ｇｂｊが選択される。
【００４６】
図３（Ｂ）に、表示期間Ｔｄにおける画素の概略図を示す。トランジスタＴｒ３及びトランジスタＴｒ４はオフになっている。また、トランジスタＴｒ２はオンになっている。
【００４７】
表示期間Ｔｄでは、トランジスタＴｒ１は、書き込み期間Ｔａにおいて定められたＶGSがそのまま維持されている。そのため、トランジスタＴｒ１のドレイン電流Ｉｄの値は信号電流Ｉｃと同じ値に維持されたままである。また、トランジスタＴｒ２はオンになっているので、ドレイン電流ＩｄはトランジスタＴｒ２を介してＯＬＥＤ１０６に流れる。よって、表示期間Ｔｄでは、該信号電流Ｉｃと同じ大きさのＯＬＥＤ駆動電流がＯＬＥＤ１０６に流れ、かつ該ＯＬＥＤ駆動電流の大きさに見合った輝度で、ＯＬＥＤ１０６が発光する。
【００４８】
全ての画素において書き込み期間Ｔａと表示期間Ｔｄとが出現する。そしてその出現するタイミングは、各ラインの画素毎に異なっている。なお本明細書では、画素部が有する複数の画素のうち、同じ第１走査線または同じ第２走査線を有する全ての画素を、同じラインの画素と呼ぶ。
【００４９】
そしてアナログのビデオ信号を用いた駆動方法（アナログ駆動法）の場合、アナログのビデオ信号によってＩｃの大きさが定められ、該Ｉｃの大きさに見合った輝度でＯＬＥＤ１０６が発光することで、階調が表示される。この場合、全ての画素において１つの書き込み期間Ｔａと１つの表示期間Ｔｄが出現することで、１つの画像が表示される。いずれか１つの画素において書き込み期間Ｔａが開始されてから、全ての画素において表示期間Ｔｄが終了するまでの期間をフレーム期間と呼ぶ。連続するフレーム期間は互いに重なっている。
【００５０】
図４に、アナログ駆動法におけるタイミングチャートの一例を示す。１フレーム期間はｙ個のライン期間を有しており、各ライン期間において各第１走査線が選択されている。各ライン期間において、各信号線に所定の信号電流Ｉｃ（Ｉｃ１〜Ｉｃｘ）が流れる。図４ではライン期間Ｌｊ（ｊ＝１〜ｙ）において各信号線に流れる信号電流の値を、Ｉｃ１〔Ｌｊ〕〜Ｉｃｘ〔Ｌｊ〕と表している。
【００５１】
書き込み期間Ｔａと表示期間Ｔｄの開始されるタイミングは、各ラインの画素ごとにずれており、各ラインの画素の書き込み期間の出現するタイミングは重ならない。
【００５２】
一方デジタルのビデオ信号を用いた時間階調の駆動方法（デジタル駆動法）の場合、各画素において１フレーム期間中に書き込み期間Ｔａと表示期間Ｔｄが繰り返し出現することで、１つの画像を表示することが可能である。ｎビットのビデオ信号によって画像を表示する場合、少なくとも各ビットに対応したｎ個の書き込み期間と、ｎ個の表示期間とが１フレーム期間内に設けられる。ｎ個の書き込み期間（Ｔａ１〜Ｔａｎ）と、ｎ個の表示期間（Ｔｄ１〜Ｔｄｎ）は、ビデオ信号の各ビットに対応している。
【００５３】
図５に１フレーム期間において、ｎ個の書き込み期間（Ｔａ１〜Ｔａｎ）とｎ個の表示期間（Ｔｄ１〜Ｔｄｎ）が出現するタイミングを示す。横軸は時間を示しており、縦軸は画素が有する第１走査線の位置を示している。
【００５４】
書き込み期間Ｔａｍ（ｍは１〜ｎの任意の数）の次には、同じビット数に対応する表示期間、この場合Ｔｄｍが出現する。書き込み期間Ｔａと表示期間Ｔｄとを合わせてサブフレーム期間ＳＦと呼ぶ。ｍビット目に対応している書き込み期間Ｔａｍと表示期間Ｔｄｍとを有するサブフレーム期間はＳＦｍとなる。
【００５５】
表示期間Ｔｄ１〜Ｔｄｎの長さは、Ｔｄ１：Ｔｄ２：…：Ｔｄｎ＝２0：２1：…：２n-1を満たす。
【００５６】
なお、表示上での画質向上のため、表示期間の長いサブフレーム期間を、幾つかに分割しても良い。具体的な分割の仕方については、特開２００２-０２３６９６号、特願２００１−２５７１６３号において開示されているので、参照することが可能である。
【００５７】
図５に示した駆動法では、１フレーム期間中における発光する表示期間の長さの和を制御することで、階調を表示する。
【００５８】
本発明では、上記構成により、有機発光層が劣化してもＯＬＥＤの輝度の低下を抑えることができ、その結果鮮明な画像を表示することができる。また、各色毎に対応したＯＬＥＤを用いたカラー表示の発光装置の場合、ＯＬＥＤの有機発光層が、対応する色ごとに異なる速度で劣化しても、各色の輝度のバランスが崩れるのを防いで所望の色を表示することができる。
【００５９】
また、有機発光層の温度が外気温やＯＬＥＤパネル自身が発する熱等に左右されても、ＯＬＥＤ駆動電流を所望の値に制御することができる。よって、ＯＬＥＤ駆動電流とＯＬＥＤの輝度は比例するので、ＯＬＥＤの輝度が変化するのを抑えることができ、また温度の上昇に伴って消費電流が大きくなるのを防ぐことができる。また、カラー表示の発光装置の場合、温度変化に左右されずに各色のＯＬＥＤの輝度の変化を抑えることができるので、各色の輝度のバランスが崩れるのを防ぐことができ、所望の色を表示することができる。
【００６０】
さらに、一般的に、有機発光材料の種類によって温度変化におけるＯＬＥＤ駆動電流の変化の度合いが異なるため、カラー表示において各色のＯＬＥＤの輝度が温度によってバラバラに変化することが起こりうる。しかし本発明の発光装置では、温度変化に左右されずに所望の輝度を得ることができるので、各色の輝度のバランスが崩れるのを防ぐことができ、所望の色を表示することができる。
【００６１】
また一般的な発光装置は、各画素に電流を供給する配線自体が抵抗を有するため、配線の長さによってその電位が多少降下する。そしてこの電位の降下は、表示する画像によっても大きく異なる。特に、同じ配線から電流が供給される複数の画素において、階調数の高い画素の割合が大きくなると、配線に流れる電流が大きくなり、電位の降下が顕著に現れる。電位が降下すると、各画素のＯＬＥＤにそれぞれかかる電圧が小さくなるため、各画素に供給される電流は小さくなる。よって、ある所定の画素において一定の階調を表示しようとしても、同じ配線から電流が供給されている他の画素の階調数が変化すると、それに伴って該所定の画素に供給される電流が変化し、結果的に階調数も変化する。しかし本発明の発光装置では、表示する画像毎に測定値と基準値を得て、ＯＬＥＤ電流を補正することができるので、表示する画像が変化しても補正により所望の階調数を表示することができる。
【００６２】
（実施の形態３）
本実施の形態では、図２に示した発光装置の駆動の、実施の形態２とは異なる例について、図６を用いて説明する。本実施の形態では、図２に示した発光装置の各画素の動作を、書き込み期間Ｔａと、表示期間Ｔｄと、非表示期間Ｔｅとに分けて説明する。なお、書き込み期間Ｔａと表示期間Ｔｄにおける画素の動作は、実施の形態２において既に説明してあるので、ここでは非表示期間Ｔｅにおける画素の動作について説明する。
【００６３】
非表示期間Ｔｅは、表示期間Ｔｄが終了した後、表示期間Ｔｄが出現する前に出現する。非表示期間Ｔｄでは、第１走査線Ｇａｊ及び第２走査線Ｇｂｊは選択されていない。
【００６４】
図６に、非表示期間Ｔｅにおける画素の概略図を示す。トランジスタＴｒ３及びトランジスタＴｒ４はオフになっている。また、トランジスタＴｒ２もオフになっている。よって、ＯＬＥＤ１０６にＯＬＥＤ駆動電流は流れず、ＯＬＥＤ１０６は発光しない。
【００６５】
非表示期間Ｔｅは、必ずしも全ての表示期間Ｔｄの後に出現するわけではない。ただし、全ラインの画素の書き込み期間が終了する前に、１ライン目の画素の表示期間が終了するような場合、該表示期間の後に非表示期間が出現する。
【００６６】
本実施の形態の駆動方法は、主にデジタルのビデオ信号による駆動において用いられる。デジタルのビデオ信号を用いた時間階調の駆動方法（デジタル駆動法）では、各画素において１フレーム期間中に書き込み期間Ｔａと表示期間Ｔｄが繰り返し出現することで、１つの画像を表示することが可能である。ｎビットのビデオ信号によって画像を表示する場合、少なくともｎ個の書き込み期間と、ｎ個の表示期間とが１フレーム期間内に設けられる。ｎ個の書き込み期間（Ｔａ１〜Ｔａｎ）と、ｎ個の表示期間（Ｔｄ１〜Ｔｄｎ）は、ビデオ信号の各ビットに対応している。
【００６７】
図７に１フレーム期間において、ｎ個の書き込み期間（Ｔａ１〜Ｔａｎ）とｎ個の表示期間（Ｔｄ１〜Ｔｄｎ）と、ｌ個の非表示期間（Ｔｅ１〜Ｔｅｌ）が出現するタイミングを示す。なお、説明を簡単にするために、本実施の形態ではｌ＝ｎ−３の場合について説明する。横軸は時間を示しており、縦軸は画素が有する第１走査線の位置を示している。また、書き込み期間は短いので、図を見やすくするために、各ビットに対応する書き込み期間Ｔａ１〜Ｔａｎの開始されるタイミングを矢印で示した。また、各ビットごとに、１ライン目の画素の書き込み期間が開始されてから、ｙライン目の画素の書き込み期間が終了するまでの期間を、ΣＴａ１〜ΣＴａｎで示す。
【００６８】
書き込み期間Ｔａ１において、１ライン目の画素から順に、１ビット目のデジタルビデオ信号によりトランジスタＴｒ１のドレイン電流が制御される。そして次に表示期間Ｔｄ１が開始されると、１ライン目の画素から順に、トランジスタＴｒ３及びＴｒ４がオフになり、トランジスタＴｒ２がオンになることで、ドレイン電流がＯＬＥＤ１０６に流れる。よって、ＯＬＥＤ１０６が発光または非発光の状態になる。
【００６９】
そして次に、非表示期間Ｔｅ１が開始され、１ライン目の画素から順に、トランジスタＴｒ３及びＴｒ４がオフのままで、トランジスタＴｒ２がオフの状態になる。よって、ＯＬＥＤ１０６にドレイン電流が流れなくなり、ＯＬＥＤ１０６がオフの状態になる。
【００７０】
そして、次に書き込み期間Ｔａ２が開始され、上述した動作が非表示期間Ｔｅ（ｎ−３）が終了するまで繰り返される。
【００７１】
非表示期間Ｔｅ（ｎ−３）が終了すると、書き込み期間Ｔａ（ｎ−２）が開始され、１ライン目の画素から順に、（ｎ−２）ビット目のデジタルビデオ信号によりトランジスタＴｒ１のドレイン電流が制御される。そして次に表示期間Ｔｄ（ｎ−２）が開始されると、１ライン目の画素から順に、トランジスタＴｒ３及びＴｒ４がオフになり、トランジスタＴｒ２がオンになることで、ドレイン電流がＯＬＥＤ１０６に流れる。よって、ＯＬＥＤ１０６が発光または非発光の状態になる。
【００７２】
そして次に、書き込み期間Ｔａ（ｎ−１）が開始され、上述した動作が表示期間Ｔｄｎが終了するまで繰り返される。
【００７３】
１ライン目の画素においてＴｄｎが終了した後、１フレーム期間が終了し、再び１ライン目の画素において、次のフレーム期間の書き込み期間Ｔａ１が開始される。そして上述した動作が再び繰り返される。１フレーム期間が開始するタイミングと、終了するタイミングは、各ラインの画素毎に時間差を有している。
【００７４】
全ての画素において表示期間Ｔｄｎが終了すると、１つの画像を表示することができる。
【００７５】
なお、表示期間の長さをＴｄ１：Ｔｄ２：Ｔｄ３：…：Ｔｄ（ｎ−１）：Ｔｄｎ＝２0：２1：２2：…：２(n-2)：２(n-1)とする。この表示期間の組み合わせで２n階調のうち所望の階調表示を行うことができる。
【００７６】
【実施例】
以下に、本発明の実施例について説明する。
【００７７】
（実施例１）
本実施例では、本発明の発光装置の、図２とは異なる画素の構成について説明する。
【００７８】
本実施例の発光装置が有するＯＬＥＤパネルは、図１に示したＯＬＥＤパネルとは異なり、第２走査線駆動回路を有していない。なお本実施例では、以下、第１走査線駆動回路を単に走査線駆動回路と呼ぶ。
【００７９】
本実施例のＯＬＥＤパネルは、複数の画素がマトリクス状に形成されている画素部と、信号線駆動回路と、走査線駆動回路を有している。
【００８０】
信号線駆動回路と、走査線駆動回路は、画素部と同じ基板上に形成されていても良いし、それぞれ異なる基板上に形成され、ＦＰＣ等を介して画素部と接続されていても良い。また、信号線駆動回路と走査線駆動回路の数は、設計者が任意に設定することができる。
【００８１】
そして、画素部には、信号線Ｓ１〜Ｓｘ、電源線Ｖ１〜Ｖｘ、走査線Ｇ１〜Ｇｙが設けられている。なお信号線と電源線の数は必ずしも同じであるとは限らない。また本発明の発光装置が必ずしもこれらの配線を全て有している必要はなく、また、これらの配線の他に、別の異なる配線が設けられていても良い。
【００８２】
電源線Ｖ１〜Ｖｘは所定の電位に保たれている。電源線Ｖ１〜Ｖｘの電位の高さは全て同じでなくとも良い。
【００８３】
図８に、本実施例の画素の詳しい構成を示す。図８に示す画素２０１は、信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。
【００８４】
また画素２０１は、トランジスタＴｒ１（電流制御用トランジスタまたは第１のトランジスタ）、トランジスタＴｒ２（駆動用トランジスタまたは第２のトランジスタ）、トランジスタＴｒ３（第１スイッチング用トランジスタまたは第３のトランジスタ）、トランジスタＴｒ４（第２スイッチング用トランジスタまたは第４のトランジスタ）、ＯＬＥＤ２０６及び保持容量２０５を有している。
【００８５】
トランジスタＴｒ３とトランジスタＴｒ４のゲート電極は、共に走査線Ｇｊに接続されている。
【００８６】
トランジスタＴｒ３のソース領域とドレイン領域は、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ１のゲート電極に接続されている。またトランジスタＴｒ４のソース領域とドレイン領域は、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ１のドレイン領域に接続されている。
【００８７】
トランジスタＴｒ１のソース領域は電源線Ｖｉに接続されており、ドレイン領域はトランジスタＴｒ２のソース領域に接続されている。トランジスタＴｒ２のゲート電極は走査線Ｇｊに接続されている。トランジスタＴｒ２のドレイン領域は、ＯＬＥＤ２０６が有する画素電極に接続されている。
【００８８】
ＯＬＥＤ２０６は陽極と陰極を有している。
【００８９】
対向電極の電位は、一定の高さに保たれている。
【００９０】
なお、トランジスタＴｒ３とＴｒ４は、ｎチャネル型トランジスタとｐチャネル型トランジスタのどちらでも良い。ただし、トランジスタＴｒ３とトランジスタＴｒ４の極性は同じである。
【００９１】
また、トランジスタＴｒ１とＴｒ２は、トランジスタＴｒ３とＴｒ４と逆の極性を有している。したがって、トランジスタＴｒ３及びＴｒ４がオンのとき、Ｔｒ２はオフであり、逆にトランジスタＴｒ３及びＴｒ４がオフのとき、Ｔｒ２はオンである。
【００９２】
そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、トランジスタＴｒ１とＴｒ２はｐチャネル型トランジスタである。逆に、陽極を対向電極として用い、陰極を画素電極として用いる場合、トランジスタＴｒ１とＴｒ２はｎチャネル型トランジスタである。
【００９３】
保持容量２０５はトランジスタＴｒ１のゲート電極と電源線Ｖｉとの間に形成されている。保持容量２０５はトランジスタＴｒ１のゲート電極とソース領域の間の電圧（ゲート電圧）を維持するために設けられているが、必ずしも設ける必要はない。
【００９４】
図８に示した画素は、実施の形態２で示した駆動方法で動作する。すなわち、図３に示したように、その動作は書き込み期間と表示期間に分けて説明することが可能である。なお、各画素の詳しい動作の仕方については実施の形態２を参照することができるので、ここでは省略する。
【００９５】
（実施例２）
本実施例では、本発明の発光装置の、図２、図８とは異なる画素の構成について説明する。
【００９６】
本実施例の発光装置が有するＯＬＥＤパネルは、図１に示したＯＬＥＤパネルと同じく、複数の画素がマトリクス状に形成されている画素部と、信号線駆動回路と、第１走査線駆動回路と、第２走査線駆動回路とを有している。
【００９７】
信号線駆動回路と、第１走査線駆動回路と、第２走査線駆動回路は、画素部と同じ基板上に形成されていても良いし、それぞれ異なる基板上に形成され、ＦＰＣ等を介して画素部と接続されていても良い。また、信号線駆動回路と、第１走査線駆動回路と、第２走査線駆動回路の数は、設計者が任意に設定することができる。
【００９８】
そして、画素部には、信号線Ｓ１〜Ｓｘ、電源線Ｖ１〜Ｖｘ、第１走査線Ｇａ１〜Ｇａｙ、第２走査線Ｇｂ１〜Ｇｂｙが設けられている。なお信号線と電源線の数は必ずしも同じであるとは限らない。また、第１走査線と第２走査線の数も必ずしも同じであるとは限らない。また本発明の発光装置が必ずしもこれらの配線を全て有している必要はなく、また、これらの配線の他に、別の異なる配線が設けられていても良い。
【００９９】
電源線Ｖ１〜Ｖｘは所定の電位に保たれている。電源線Ｖ１〜Ｖｘの電位の高さは全て同じでなくとも良い。
【０１００】
図９に、本実施例の画素の詳しい構成を示す。図９に示す画素２１１は、信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、第１走査線Ｇａｊ（Ｇａ１〜Ｇａｙのうちの１つ）、第２走査線Ｇｂｊ（Ｇｂ１〜Ｇｂｙのうちの１つ）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。
【０１０１】
また画素２１１は、トランジスタＴｒ１（電流制御用トランジスタまたは第１のトランジスタ）、トランジスタＴｒ２（駆動用トランジスタまたは第２のトランジスタ）、トランジスタＴｒ３（第１スイッチング用トランジスタまたは第３のトランジスタ）、トランジスタＴｒ４（第２スイッチング用トランジスタまたは第４のトランジスタ）、トランジスタＴｒ５（消去用トランジスタまたは第５のトランジスタ）、ＯＬＥＤ２１６及び保持容量２１５を有している。
【０１０２】
トランジスタＴｒ３とトランジスタＴｒ４のゲート電極は、共に第１走査線Ｇａｊに接続されている。
【０１０３】
トランジスタＴｒ３のソース領域とドレイン領域は、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ１のゲート電極に接続されている。またトランジスタＴｒ４のソース領域とドレイン領域は、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ１のドレイン領域に接続されている。
【０１０４】
トランジスタＴｒ１のソース領域は電源線Ｖｉに接続されており、ドレイン領域はトランジスタＴｒ２のソース領域に接続されている。トランジスタＴｒ２のゲート電極は第１走査線Ｇａｊに接続されている。トランジスタＴｒ２のドレイン領域は、ＯＬＥＤ２１６が有する画素電極に接続されている。
【０１０５】
トランジスタＴｒ５のゲート電極は第２走査線Ｇｂｊに接続されている。また、トランジスタＴｒ５のソース領域とドレイン領域は、一方は電源線Ｖｉに、もう一方はトランジスタＴｒ１のゲート電極に接続されている。
【０１０６】
ＯＬＥＤ２１６は陽極と陰極を有している。
【０１０７】
対向電極の電位は、一定の高さに保たれている。
【０１０８】
なお、トランジスタＴｒ３とＴｒ４は、ｎチャネル型トランジスタとｐチャネル型トランジスタのどちらでも良い。ただし、トランジスタＴｒ３とトランジスタＴｒ４の極性は同じである。
【０１０９】
また、トランジスタＴｒ１とＴｒ２は、トランジスタＴｒ３とＴｒ４と逆の極性を有している。したがって、トランジスタＴｒ３及びＴｒ４がオンのとき、Ｔｒ２はオフであり、逆にトランジスタＴｒ３及びＴｒ４がオフのとき、Ｔｒ２はオンである。
【０１１０】
そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、トランジスタＴｒ１とＴｒ２はｐチャネル型トランジスタである。逆に、陽極を対向電極として用い、陰極を画素電極として用いる場合、トランジスタＴｒ１とＴｒ２はｎチャネル型トランジスタである。
【０１１１】
保持容量２１５はトランジスタＴｒ１のゲート電極と電源線Ｖｉとの間に形成されている。保持容量２１５はトランジスタＴｒ１のゲート電極とソース領域の間の電圧（ゲート電圧）を維持するために設けられているが、必ずしも設ける必要はない。
【０１１２】
図９に示した画素は、実施の形態３で示した駆動方法で動作する。ただし、図９に示した画素の場合、非表示期間における画素の動作は、図６に示したものとは異なる。図９に示した画素の場合、非表示期間においてトランジスタＴｒ５がオンになることで、Ｔｒ１のゲート電圧が０に近くなり、Ｔｒ１はオフになる。そして、トランジスタＴｒ２はオンになっており、しかしＴｒ１はオフなので、ＯＬＥＤ２１６にＯＬＥＤ駆動電流は流れず、ＯＬＥＤ２１６はオフになる。よって、その動作は書き込み期間と表示期間と非表示期間に分けて説明することが可能である。なお、詳しい駆動のタイミングについては実施の形態３を参照することができるので、ここでは省略する。
【０１１３】
（実施例３）
本実施例では、実施の形態２において示した駆動方法における、サブフレーム期間ＳＦ１〜ＳＦｎの出現する順序について説明する。
【０１１４】
図１０に、１フレーム期間において、ｎ個の書き込み期間（Ｔａ１〜Ｔａｎ）とｎ個の表示期間（Ｔｄ１〜Ｔｄｎ）とが出現するタイミングを示す。横軸は時間を示しており、縦軸は画素が有する第１走査線の位置を示している。各画素の詳しい動作については実施の形態２を参照すれば良いので、ここでは省略する。
【０１１５】
本実施例の駆動方法では、１フレーム期間中で１番長い表示期間を有するサブフレーム期間（本実施例ではＳＦｎ）を、１フレーム期間の最初及び最後に設けない。言い換えると、１フレーム期間中で１番長い表示期間を有するサブフレーム期間の前後に、同じフレーム期間に含まれる他のサブフレーム期間が出現するような構成を有している。
【０１１６】
上記構成によって、中間階調の表示を行ったときに、隣り合うフレーム期間同士で発光する表示期間が隣接することによって起きていた表示むらを、人間の目に認識されずらくすることができる。
【０１１７】
なお本実施例の構成はｎ≧３の場合において有効である。また、本実施例は実施例１と自由に組み合わせて実施することが可能である。
【０１１８】
（実施例４）
本実施例では、実施例３とは異なる駆動方法の一例について説明する。
【０１１９】
図１１に、１フレーム期間において、ｎ＋１個の書き込み期間（Ｔａ１〜Ｔａ（ｎ＋１））とｎ＋１個の表示期間（Ｔｄ１〜Ｔｄ（ｎ＋１））とが出現するタイミングを示す。横軸は時間を示しており、縦軸は画素が有する第１走査線の位置を示している。各画素の詳しい動作については実施の形態２を参照すれば良いので、ここでは省略する。
【０１２０】
本実施例ではｎビットのデジタルビデオ信号に対応して、１フレーム期間内にｎ＋１のサブフレーム期間ＳＦ１〜ＳＦ（ｎ＋１）が設けられる。そしてサブフレーム期間ＳＦ１〜ＳＦ（ｎ＋１）は、ｎ＋１個の書き込み期間（Ｔａ１〜Ｔａ（ｎ＋１））と、ｎ＋１個の表示期間（Ｔｄ１〜Ｔｄ（ｎ＋１））とを有している。
【０１２１】
書き込み期間Ｔａｍ（ｍは１〜ｎ＋１の任意の数）と表示期間Ｔｄｍとを有するサブフレーム期間はＳＦｍとなる。書き込み期間Ｔａｍの次には、同じビット数に対応する表示期間、この場合Ｔｄｍが出現する。
【０１２２】
サブフレーム期間ＳＦ１〜ＳＦｎ−１は、１〜（ｎ−１）ビットのデジタルビデオ信号の各ビットに対応している。サブフレーム期間ＳＦｎ及びＳＦ（ｎ＋１）はｎビット目のデジタルビデオ信号に対応している。
【０１２３】
また本実施例では、同じビットのデジタルビデオ信号に対応するサブフレーム期間ＳＦｎとＳＦ（ｎ＋１）は連続して出現しない。言い換えると、同じビットのデジタルビデオ信号に対応するサブフレーム期間ＳＦｎとＳＦ（ｎ＋１）の間に、他のサブフレーム期間が設けられている。
【０１２４】
１フレーム期間中に書き込み期間Ｔａと表示期間Ｔｄとが繰り返し出現することで、１つの画像を表示することが可能である。
【０１２５】
表示期間Ｔｄ１〜Ｔｄ（ｎ＋１）の長さは、Ｔｄ１：Ｔｄ２：…：（Ｔｄｎ＋Ｔｄ（ｎ＋１））＝２0：２1：…：２n-1を満たす。
【０１２６】
本発明の駆動方法では、１フレーム期間中における発光する表示期間の長さの和を制御することで、階調を表示する。
【０１２７】
本実施例は上記構成によって、中間階調の表示を行ったときに、隣り合うフレーム期間同士で発光する表示期間が隣接することによって起きていた表示むらを、図５及び図１０に示した駆動方法に比べて、人間の目に認識されずらくすることができる。
【０１２８】
なお本実施例では、同じビットに対応するサブフレーム期間が２つある場合について説明したが、本発明はこれに限定されない。１フレーム期間内に同じビットに対応するサブフレーム期間が３つ以上設けられていても良い。
【０１２９】
また、本実施例では最上位ビットのデジタルビデオ信号に対応するサブフレーム期間を複数設けたが、本発明はこれに限定されない。最上位ビット以外のビットのデジタルビデオ信号に対応するサブフレーム期間を複数設けても良い。また、対応するサブフレーム期間が複数設けられたビットは１つだけに限られず、いくつかのビットのそれぞれに複数のサブフレーム期間が対応するような構成にしても良い。
【０１３０】
なお本実施例の構成はｎ≧２の場合において有効である。また、本実施例は実施例１、３と自由に組み合わせて実施することが可能である。
【０１３１】
（実施例５）
本実施例では、実施の形態３に示した駆動方法において、の出現する順序について説明する。ただし本実施例ではｎ＝６、ｌ＝５の場合について説明する。なお、本実施例では本発明の駆動方法の一例について説明しており、対応するデジタルビデオ信号のビット数ｎやｌの値については、本発明は本実施例の構成に限定されない。なお本実施例の構成はデジタルビデオ信号のビット数が３以上の場合において有効である。
【０１３２】
図１２に、本実施例の駆動方法において、書き込み期間と、表示期間と、非表示期間とが出現するタイミングを示す。横軸は時間を示しており、縦軸は画素が有する第１走査線及び第２走査線の位置を示している。ただし、書き込み期間は短いので、図を見やすくするために、各ビットに対応する書き込み期間Ｔａ１〜Ｔａ６の開始されるタイミングを矢印で示した。また、対応するビットごとに、１ライン目の画素の書き込み期間が開始されてから、ｙライン目の画素の書き込み期間が終了するまでの期間（ΣＴａ１〜ΣＴａ６）を矢印で示す。
【０１３３】
また、画素の詳しい動作については、実施の形態３を参照することができるので、ここでは説明を省略する。
【０１３４】
はじめに１ライン目の画素において、書き込み期間Ｔａ４が開始される。書き込み期間Ｔａ４が開始されると、４ビット目のデジタルビデオ信号が１ライン目の画素に入力される。
【０１３５】
そして、１ライン目の画素において書き込み期間Ｔａ４が終了すると、次に２ライン目以降の画素においても、順に書き込み期間Ｔａ４が開始される。そして１ライン目の画素の場合と同様に、各ラインの画素に４ビット目のデジタルビデオ信号が入力される。
【０１３６】
一方、２ライン目以降の画素において書き込み期間Ｔａ４が開始されるのと同時並行して、１ライン目の画素において表示期間Ｔｄ４が開始される。表示期間Ｔｄ４が開始されると、４ビット目のデジタルビデオ信号によって１ライン目の画素が表示を行う。
【０１３７】
そして、１ライン目の画素において表示期間Ｔｄ４が開始された後、２ライン目以降の画素においても順に書き込み期間Ｔａ４が終了し、表示期間Ｔｄ４が開始される。そして、４ビット目のデジタルビデオ信号によって各ラインの画素が表示を行う。
【０１３８】
一方、２ライン目以降のラインの画素において表示期間Ｔｄ４が開始した後、１ライン目の画素において表示期間Ｔｄ４が終了し、非表示期間Ｔｅ４が開始される。なお、２ライン目以降のラインの画素において表示期間Ｔｄ４が開始されるのと同時並行して、１ライン目の画素において表示期間Ｔｄ４が終了し、非表示期間Ｔｅ４が開始されても良い。
【０１３９】
非表示期間Ｔｅ４が開始されると、１ライン目の画素が表示を行わなくなる。
【０１４０】
次に、１ライン目の画素において非表示期間Ｔｅ４が開始された後、２ライン目以降の画素においても順に表示期間Ｔｄ４が終了し、非表示期間Ｔｅ４が開始される。よって、各ラインの画素が表示を行わなくなる。
【０１４１】
一方、２ライン目以降のラインの画素において非表示期間Ｔｅ４が開始されるのと同時並行、もしくは全ての画素において非表示期間Ｔｅ４が開始された後に、１ライン目の画素において書き込み期間Ｔａ５が開始される。
【０１４２】
１ライン目の画素において書き込み期間Ｔａ５が開始されると、５ビット目のデジタルビデオ信号が１ライン目の画素に入力される。そして、１ライン目の画素において書き込み期間Ｔａ５が終了すると、２ライン目以降の画素においても、順に書き込み期間Ｔａ５が開始される。
【０１４３】
一方、１ライン目の画素において書き込み期間Ｔａ５が終了した後、２ライン目以降のラインの画素において書き込み期間Ｔａ５が開始されるのと同時並行して、１ライン目の画素において表示期間Ｔｄ５が開始される。表示期間Ｔｄ５においても、表示期間Ｔｄ５と同様に、５ビット目のデジタルビデオ信号によって画素が表示を行う。
【０１４４】
そして、１ライン目の画素において表示期間Ｔｄ５が開始された後、２ライン目以降の画素においても、順に書き込み期間Ｔａ５が終了し、表示期間Ｔｄ５が開始される。
【０１４５】
次に、全てのラインの画素において表示期間Ｔｄ５が開始された後、１ライン目の画素において表示期間Ｔｄ５が終了し、書き込み期間Ｔａ２が開始される。
【０１４６】
１ライン目の画素において書き込み期間Ｔａ２が開始されると、２ビット目のデジタルビデオ信号が１ライン目の画素に入力される。
【０１４７】
そして、１ライン目の画素において書き込み期間Ｔａ２が終了すると、次に２ライン目以降の画素においても、順に書き込み期間Ｔａ２が開始される。そして１ライン目の画素の場合と同様に、各ラインの画素に２ビット目のデジタルビデオ信号が入力される。
【０１４８】
一方、２ライン目以降の画素において書き込み期間Ｔａ２が開始されるのと同時並行して、１ライン目の画素において表示期間Ｔｄ２が開始される。表示期間Ｔｄ２が開始されると、２ビット目のデジタルビデオ信号によって１ライン目の画素が表示を行う。
【０１４９】
そして、１ライン目の画素において表示期間Ｔｄ２が開始された後、２ライン目以降の画素においても順に書き込み期間Ｔａ２が終了し、表示期間Ｔｄ２が開始される。そして、２ビット目のデジタルビデオ信号によって各ラインの画素が表示を行う。
【０１５０】
一方、２ライン目以降のラインの画素において表示期間Ｔｄ２が開始されるのと同時並行して、１ライン目の画素において表示期間Ｔｄ２が終了し、非表示期間Ｔｅ２が開始される。
【０１５１】
非表示期間Ｔｅ２が開始されると、１ライン目の画素が表示を行わなくなる。
【０１５２】
次に、１ライン目の画素において非表示期間Ｔｅ２が開始された後、２ライン目以降の画素においても順に表示期間Ｔｄ２が終了し、非表示期間Ｔｅ２が開始される。よって、各ラインの画素が表示を行わなくなる。
【０１５３】
一方、２ライン目以降のラインの画素において非表示期間Ｔｅ２が開始されるのと同時並行、もしくは全ての画素において非表示期間Ｔｅ２が開始された後に、１ライン目の画素において書き込み期間Ｔａ３が開始される。
【０１５４】
上述した動作は１〜６の全てのビットのデジタルビデオ信号が画素に入力される前まで繰り返し行われ、各ラインの画素ごとに、書き込み期間Ｔａと、表示期間Ｔｄと、非表示期間Ｔｅとが繰り返し出現する。
【０１５５】
１ライン目の画素において全ての表示期間Ｔｄ１〜Ｔｄ６が終了した後、１ライン目の画素において１フレーム期間が終了し、再び次のフレーム期間の最初の書き込み期間（本実施例ではＴａ４）が開始される。また１ライン目の画素において１フレーム期間が終了した後、２ライン目以降の画素においても１フレーム期間が終了し、再び次のフレーム期間の書き込み期間Ｔａ４が開始される。
【０１５６】
そして上述した動作が再び繰り返される。１フレーム期間が開始するタイミングと、終了するタイミングは、各ラインの画素毎に時間差を有している。
【０１５７】
全てのラインの画素において１フレーム期間が終了すると１つの画像を表示することができる。
【０１５８】
本実施例では、表示期間の長さをＴｄ１：Ｔｄ２：…：Ｔｄ５：Ｔｄ６＝２0：２1：…：２4：２5とする。この表示期間の組み合わせで２6階調のうち所望の階調表示を行うことができる。
【０１５９】
１フレーム期間中にＯＬＥＤが発光した表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調がきまる。例えば、本実施例の場合は、全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｄ１とＴｄ２において画素が発光した場合には５％の輝度が表現でき、Ｔｄ３とＴｄ５を選択した場合には３２％の輝度が表現できる。
【０１６０】
なお、各ラインの画素の書き込み期間は互いに重ならないので、ｙライン目の画素における書き込み期間が終了した後に、１ライン目の画素における書き込み期間が開始されるようにする。
【０１６１】
また本実施例では、各ラインの画素の表示期間Ｔｄ５の長さは、１ライン目の画素の書き込み期間Ｔａ５が開始されてから、ｙライン目の画素の書き込み期間Ｔａ５が終了するまでの期間（ΣＴａ５）より、長いことが肝要である。
【０１６２】
また表示期間Ｔｄ１〜Ｔｄ６は、どのような順序で出現させても良い。例えば１フレーム期間中において、Ｔｄ１の次にＴｄ３、Ｔｄ５、Ｔｄ２、…という順序で表示期間を出現させることも可能である。ただし、各ラインの画素における書き込み期間が、互いに重ならないようにすることが必要である。
【０１６３】
本発明の駆動方法では、１ライン目の画素の書き込み期間Ｔａが開始されてから、ｙライン目の画素の書き込み期間Ｔａが終了するまでの期間、言い換えると全ての画素に１ビット分のデジタルビデオ信号を書き込む期間より、各ラインの画素の表示期間の長さを短くすることができる。よって、デジタルビデオ信号のビット数が増加しても、下位ビットに対応する表示期間の長さを短くすることができるので、画面をちらつかせることなく高精細な画像を表示することが可能である。
【０１６４】
また、本発明の発光装置は温度変化に左右されずに一定の輝度を得ることができる。また、カラー表示において、各色毎に異なるＥＬ材料を有するＯＬＥＤを設けた場合でも、温度によって各色のＯＬＥＤの輝度がバラバラに変化して所望の色が得られないということを防ぐことができる。
【０１６５】
なお本実施例の駆動方法では、１フレーム期間中で１番長い表示期間（本実施例ではＴｄ６）を、１フレーム期間の最初及び最後に設けない。言い換えると、１フレーム期間中で１番長い表示期間の前後に、同じフレーム期間に含まれる他の表示期間が出現するような構成にしている。
【０１６６】
上記構成によって、中間階調の表示を行ったときに、隣り合うフレーム期間同士で発光する表示期間が隣接することによって起きていた表示むらを、人間の目に認識されずらくすることができる。
【０１６７】
また、本実施例は実施例２と自由に組み合わせて実施することが可能である。
【０１６８】
（実施例６）
本実施例では、ｎビットのデジタルビデオ信号を用いた、実施例５とは異なる駆動方法の一例について説明する。ただし本実施例ではｌ＝ｎ−２の場合について説明する。
【０１６９】
本実施例の駆動方法では、同じ最上位ビットのデジタルビデオ信号に対応する表示期間Ｔｄｎと表示期間Ｔｄ（ｎ＋１）を有している。そして、表示期間Ｔｄｎと表示期間Ｔｄ（ｎ＋１）のそれぞれに対応して、書き込み期間Ｔａｎと書き込み期間Ｔａ（ｎ＋１）とが設けられている。
【０１７０】
なお本実施例では、同じビットのデジタルビデオ信号に対応する表示期間ＴｄｎとＴｄ（ｎ＋１）は連続して出現しない。言い換えると、同じビットのデジタルビデオ信号に対応する表示期間ＴｄｎとＴｄ（ｎ＋１）の間に、他の表示期間が設けられている。
【０１７１】
図１３に、本実施例の駆動方法において、書き込み期間と、表示期間と、非表示期間とが出現するタイミングを示す。横軸は時間を示しており、縦軸は画素が有する第１走査線及び第２走査線の位置を示している。ただし、書き込み期間は短いので、図を見やすくするために、各ビットに対応する書き込み期間Ｔａ１〜Ｔａ（ｎ＋１）の開始されるタイミングを矢印で示した。また、対応するビットごとに、１ライン目の画素の書き込み期間が開始されてから、ｙライン目の画素の書き込み期間が終了するまでの期間（ΣＴａ１〜ΣＴａ（ｎ＋１））を矢印で示す。
【０１７２】
また、画素の詳しい動作については、実施の形態の場合と同じであるので、ここでは説明を省略する。
【０１７３】
表示期間Ｔｄ１〜Ｔｄ（ｎ＋１）の長さは、Ｔｄ１：Ｔｄ２：…：Ｔｄ（ｎ−１）：（Ｔｄｎ＋Ｔｄ（ｎ＋１））＝２0：２1：…：２n-1を満たす。
【０１７４】
１フレーム期間中における発光する表示期間の長さの和を制御することで、階調を表示する。
【０１７５】
本実施例は上記構成によって、中間階調の表示を行ったときに、隣り合うフレーム期間同士で発光する表示期間が隣接することによって起きていた表示むらを、実施例２の場合に比べて人間の目に認識されずらくすることができる。
【０１７６】
なお本実施例では、同じビットに対応する表示期間が２つある場合について説明したが、本発明はこれに限定されない。１フレーム期間内に同じビットに対応する表示期間が３つ以上設けられていても良い。
【０１７７】
また、本実施例では最上位ビットのデジタルビデオ信号に対応する表示期間を複数設けたが、本発明はこれに限定されない。最上位ビット以外のビットのデジタルビデオ信号に対応する表示期間を複数設けても良い。また、対応する表示期間が複数設けられたビットは１つだけに限られず、いくつかのビットのそれぞれに複数の表示期間が対応するような構成にしても良い。
【０１７８】
なお本実施例の構成はｎ≧２の場合において有効である。また、本実施例は実施例２または５と自由に組み合わせて実施することが可能である。
【０１７９】
（実施例７）
本実施例では、本発明の発光装置の作製方法について説明する。なお、本実施例では、図２に示した画素の作製方法を例にとって説明する。また本実施例では、画素が有するトランジスタＴｒ２、Ｔｒ４の断面図のみ示すが、トランジスタＴｒ１及びＴｒ３も本実施例の作製方法を参照して作ることが可能である。またその他画素が有するトランジスタ（例えば図９に示す画素ではトランジスタＴｒ５）も、同様に形成することが可能である。さらに本実施例では、画素部の周辺に設けられる駆動回路（信号線駆動回路、第１走査線駆動回路、第２走査線駆動回路）が有するＴＦＴを、画素部のＴＦＴと同一基板上に同時に形成する例を示す。
【０１８０】
まず、図１４（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板３０１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜３０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜３０２ａを１０〜２００[ｎｍ]（好ましくは５０〜１００[ｎｍ]）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜３０２ｂを５０〜２００[ｎｍ]（好ましくは１００〜１５０[ｎｍ]）の厚さに積層形成する。本実施例では下地膜３０２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【０１８１】
島状半導体層３０３〜３０６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層３０３〜３０６の厚さは２５〜８０[ｎｍ]（好ましくは３０〜６０[ｎｍ]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【０１８２】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３００[Ｈｚ]とし、レーザーエネルギー密度を１００〜４００[ｍＪ／ｃｍ2](代表的には２００〜３００[ｍＪ／ｃｍ2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数３０〜３００[ｋＨｚ]とし、レーザーエネルギー密度を３００〜６００[ｍＪ／ｃｍ2](代表的には３５０〜５００[ｍＪ／ｃｍ2])とすると良い。そして幅１００〜１０００[μｍ]、例えば４００[μｍ]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を５０〜９０[％]として行う。
【０１８３】
次いで、島状半導体層３０３〜３０６を覆うゲート絶縁膜３０７を形成する。ゲート絶縁膜３０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[ｎｍ]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[ｎｍ]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０[Ｐａ]、基板温度３００〜４００[℃]とし、高周波（１３．５６[ＭＨｚ]）、電力密度０．５〜０．８[Ｗ／ｃｍ2]で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
【０１８４】
そして、ゲート絶縁膜３０７上にゲート電極を形成するための第１の導電膜３０８と第２の導電膜３０９とを形成する。本実施例では、第１の導電膜３０８をＴａで５０〜１００[ｎｍ]の厚さに形成し、第２の導電膜３０９をＷで１００〜３００[ｎｍ]の厚さに形成する。
【０１８５】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩｃｍ]程度でありゲート電極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩｃｍ]程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０[ｎｍ]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
【０１８６】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩｃｍ]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]または純度９９．９９ [％]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩｃｍ]を実現することが出来る。
【０１８７】
なお、本実施例では、第１の導電膜３０８をＴａ、第２の導電膜３０９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例で望ましいものとしては、第１の導電膜３０８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜３０９をＷとする組み合わせ、第１の導電膜３０８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜３０９をＡｌとする組み合わせ、第１の導電膜３０８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜３０９をＣｕとする組み合わせが挙げられる。（図１４（Ａ））
【０１８８】
次に、レジストによるマスク３１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１[Ｐａ]の圧力でコイル型の電極に５００[Ｗ]のＲＦ（１３．５６[ＭＨｚ]）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００[Ｗ]のＲＦ（１３．５６[ＭＨｚ]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【０１８９】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[ｎｍ]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層３１１〜３１５（第１の導電層３１１ａ〜３１５ａと第２の導電層３１１ｂ〜３１５ｂ）を形成する。このとき、ゲート絶縁膜３０７においては、第１の形状の導電層３１１〜３１５で覆われない領域は２０〜５０[ｎｍ]程度エッチングされ薄くなった領域が形成される。また、マスク３１０も上記エッチングにより表面がエッチングされた。
【０１９０】
そして、第１のドーピング処理を行いｎ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14[ａｔｏｍｓ／ｃｍ2]とし、加速電圧を６０〜１００[ｋｅＶ]として行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層３１１〜３１４がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域３１７〜３２０が形成される。第１の不純物領域３１７〜３２０には１×１０20〜１×１０21[ａｔｏｍｓ／ｃｍ3]の濃度範囲でｎ型を付与する不純物元素を添加する。（図１４（Ｂ））
【０１９１】
次に、図１４（Ｃ）に示すように、レジストマスク３１０は除去しないまま、第２のエッチング処理を行う。エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の形状の導電層３２５〜３２９（第１の導電層３２５ａ〜３２９ａと第２の導電層３２５ｂ〜３２９ｂ）を形成する。このとき、ゲート絶縁膜３０７においては、第２の形状の導電層３２５〜３２９で覆われない領域はさらに２０〜５０[ｎｍ]程度エッチングされ薄くなった領域が形成される。
【０１９２】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【０１９３】
そして、図１５（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[ｋｅＶ]とし、１×１０13[ａｔｏｍｓ／ｃｍ2]のドーズ量で行い、図１４（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層３２５〜３２８を不純物元素に対するマスクとして用い、第１の導電層３２５ａ〜３２８ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第３の不純物領域３３２〜３３５が形成される。この第３の不純物領域３３２〜３３５に添加されたリン（Ｐ）の濃度は、第１の導電層３２５ａ〜３２８ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層３２５ａ〜３２８ａのテーパー部と重なる半導体層において、第１の導電層３２５ａ〜３２８ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。
【０１９４】
図１５（Ｂ）に示すように第３のエッチング処理を行う。エッチングガスにＣＨＦ6を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチング処理により、第１の導電層３２５ａ〜３２９ａのテーパー部を部分的にエッチングして、第１の導電層が半導体層と重なる領域が縮小される。第３のエッチング処理によって、第３の形状の導電層３３６〜３４０（第１の導電層３３６ａ〜３４０ａと第２の導電層３３６ｂ〜３４０ｂ）を形成する。このとき、ゲート絶縁膜３０７においては、第３の形状の導電層３３６〜３４０で覆われない領域はさらに２０〜５０[ｎｍ]程度エッチングされ薄くなった領域が形成される。
【０１９５】
第３のエッチング処理によって、第３の不純物領域３３２〜３３５においては、第１の導電層３３６ａ〜３３９ａと重なる第３の不純物領域３３２ａ〜３３５ａと、第１の不純物領域と第３の不純物領域との間の第２の不純物領域３３２ｂ〜３３５ｂとが形成される。
【０１９６】
そして、図１５（Ｃ）に示すように、ｐチャネル型ＴＦＴを形成する島状半導体層３０３、３０６に第1の導電型とは逆の導電型の第４の不純物領域３４３〜３４８を形成する。第３の形状の導電層３３６ｂ、３３９ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層３０４、３０５および第３の形状の導電層３４０は、レジストマスク３５０で全面を被覆しておく。不純物領域３４３〜３４８にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が２×１０20〜２×１０21[ａｔｏｍｓ／ｃｍ3]となるようにする。
【０１９７】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第３の形状の導電層３３６〜３３９がゲート電極として機能する。また、第３の形状の導電層３４０はゲート配線として機能する。
【０１９８】
レジストマスク３５０を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、第３の形状の導電層３３６〜３４０に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。なお、第３の形状の導電層３４０はゲート配線であり、その一部はトランジスタＴｒ１（図示せず）のゲート電極として機能しており、なおかつトランジスタＴｒ３（図示せず）のソース領域もしくはドレイン領域に接続されている。
【０１９９】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０２００】
次いで、図１６（Ａ）に示すように、第１の層間絶縁膜３５５を酸化窒化シリコン膜から１００〜２００[ｎｍ]の厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜３５６を形成した後、第１の層間絶縁膜３５５、第２の層間絶縁膜３５６、およびゲート絶縁膜３０７に対してコンタクトホールを形成し、接続配線３５７〜３６３をパターニング形成する。なお３６３は電源線であり、３６０は信号線である。
【０２０１】
第２の層間絶縁膜３５６としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。特に、第２の層間絶縁膜３５６は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５[μｍ]（さらに好ましくは２〜４[μｍ]）とすれば良い。
【０２０２】
コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、ｎ型の不純物領域３１７〜３１９またはｐ型の不純物領域３４５、３４８に達するコンタクトホール、ゲート配線３４０に達するコンタクトホール、容量配線（図示せず）に達するコンタクトホール（図示せず）をそれぞれ形成する。
【０２０３】
また、接続配線３５７〜３６３として、Ｔｉ膜を１００[ｎｍ]、Ｔｉを含むアルミニウム膜を３００[ｎｍ]、Ｔｉ膜１５０[ｎｍ]をスパッタ法で連続形成した３層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。
【０２０４】
次に、接続配線（ドレイン配線）３６２に接する画素電極３６５をパターニング形成する。なお、接続配線にはソース配線とドレイン配線とが含まれる。ソース配線とは、活性層のソース領域に接続された配線であり、ドレイン配線とはドレイン領域に接続された配線を意味する。
【０２０５】
また、本実施例では、画素電極３６５としてＩＴＯ膜を１１０[ｎｍ]の厚さに形成し、パターニングを行った。画素電極３６５を接続配線３６２と接するように配置することでコンタクトを取っている。また、酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極３６５がＯＬＥＤの陽極となる。（図１６（Ａ））
【０２０６】
次に、図１６（Ｂ）に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００[ｎｍ]の厚さに形成し、画素電極３６５に対応する位置に開口部を形成して、バンクとして機能する第３の層間絶縁膜３６６を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因する有機発光層の劣化が顕著な問題となってしまうため、注意が必要である。
【０２０７】
次に、有機発光層３６７および陰極（ＭｇＡｇ電極）３６８を、真空蒸着法を用いて大気解放しないで連続形成する。なお、有機発光層３６７の膜厚は８０〜２００[ｎｍ]（典型的には１００〜１２０[ｎｍ]）、陰極３６８の厚さは１８０〜３００[ｎｍ]（典型的には２００〜２５０[ｎｍ]）とすれば良い。
【０２０８】
この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、有機発光層および陰極を形成する。但し、有機発光層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的に有機発光層を形成するのが好ましい。
【０２０９】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光の有機発光層を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光の有機発光層を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光の有機発光層を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。
【０２１０】
ここではＲＧＢに対応した３種類のＯＬＥＤを形成する方式を用いたが、白色発光のＯＬＥＤとカラーフィルタを組み合わせた方式、青色または青緑発光のＯＬＥＤと蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）に透明電極を利用してＲＧＢに対応したＯＬＥＤを重ねる方式などを用いても良い。
【０２１１】
なお、有機発光層３６７としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる４層構造を有機発光層とすれば良い。
【０２１２】
次に陰極３６８を形成する。なお本実施例では陰極３６８としてＭｇＡｇを用いたが、本発明はこれに限定されない。陰極３６８として他の公知の材料を用いても良い。
【０２１３】
画素電極３６５と、有機発光層３６７と、陰極３６８とが重なっている部分が、ＯＬＥＤ３７５に相当する。
【０２１４】
また、次に保護電極３６９を蒸着法により形成する。保護電極３６９は、大気開放せずに陰極３６８と連続して形成しても良い。保護電極３６９は有機発光層３６７を水分や酸素から保護するのに有効である
【０２１５】
また、保護電極３６９は陰極３６８の劣化を防ぐために設けられ、アルミニウムを主成分とする金属膜が代表的である。勿論、他の材料でも良い。また、有機発光層３６７、陰極３６８は非常に水分に弱いので、保護電極３６９までを大気解放しないで連続的に形成し、外気から有機発光層を保護することが望ましい。
【０２１６】
最後に、窒化珪素膜でなるパッシベーション膜３７０を３００[ｎｍ]の厚さに形成する。パッシベーション膜３７０を形成しておくことで、有機発光層３６７を水分等から保護することができ、ＯＬＥＤの信頼性をさらに高めることが出来る。なおパッシベーション膜３７０は必ずしも設ける必要はない。
【０２１７】
こうして図１６（Ｂ）に示すような構造の発光装置が完成する。３７１は駆動回路部のｐチャネル型ＴＦＴ、３７２は駆動回路部のｎチャネル型ＴＦＴ、３７３はトランジスタＴｒ４、３７４はトランジスタＴｒ２を意味している。
【０２１８】
ところで、本実施例の発光装置は、画素部だけでなく駆動回路にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてＮｉ等の金属触媒を添加し、結晶性を高めることも可能である。それによって、信号線駆動回路の駆動周波数を１０[ＭＨｚ]以上にすることが可能である。
【０２１９】
なお、実際には図１６（Ｂ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＯＬＥＤの信頼性が向上する。
【０２２０】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタを取り付ける。
【０２２１】
また、本実施例で示す工程に従えば、発光装置の作製に必要なフォトマスクの数を抑えることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが出来る。
【０２２２】
本実施例は、実施例１〜６と自由に組み合わせて実施することが可能である。
【０２２３】
（実施例８）
本実施例では、実施例２において形成した画素の上面図について説明する。図１７に本実施例の画素の上面図を示す。なお図１７は、図１６（Ａ）の工程が終了した時点における、画素の上面図に相当する。図１７では、層間絶縁膜やゲート絶縁膜などの各種絶縁膜は、配線や半導体層の位置を明確にするために省略した。また、同じ層に形成される配線は同じハッチで示す。
【０２２４】
図１７の、破線Ａ−Ａ’における断面図が、図１６（Ａ）のＡ−Ａ’の部分に相当する。図１８に、図１７の破線Ｂ−Ｂ’における断面図を示す。
【０２２５】
図１７に示す画素は、信号線として機能する接続配線３６０（Ｓｉ）と、第１走査線３８０（Ｇａｊ）と、第２走査線３８１（Ｇｂｊ）と、電源線３６３（Ｖｉ）を１つづつ有している。そして、第１走査線３８０の一部である３８２、３２７は、それぞれトランジスタＴｒ３と、Ｔｒ４のゲート電極に相当する。
【０２２６】
トランジスタＴｒ３のソース領域とドレイン領域は、一方は信号線３６０に接続されており、もう一方は接続配線３８３を介してゲート配線３４０に接続されている。ゲート配線３４０の一部３８４はトランジスタＴｒ１のゲート電極として機能している。
【０２２７】
また、トランジスタＴｒ４のソース領域とドレイン領域は、一方は信号線３６０に接続されており、もう一方は接続配線３６１を介してトランジスタＴｒ１のドレイン領域及びトランジスタＴｒ２のソース領域に接続されている。
【０２２８】
トランジスタＴｒ１のソース領域は電源線３６３に接続されている。また、トランジスタＴｒ２のドレイン領域は接続配線３６２を介して画素電極３６５に接続されている。
【０２２９】
第２走査線３８１の一部である３２８は、トランジスタＴｒ２のゲート電極として機能している。
【０２３０】
電源線３６３は、第１及び第２層間絶縁膜を間に挟んで、ゲート配線３４０と重なっている。ゲート配線３４０は、ゲート絶縁膜（図示せず）を間に挟んで、半導体膜に不純物を添加することで形成された容量配線３８５と重なっている。電源線３６３と容量配線３８５とは、コンタクトホールを介して接続されている。なお、ゲート配線３４０と容量配線３８５がゲート絶縁膜を間に挟んで重なっている部分が、保持容量３８６に相当する。さらに、電源線３６３が第１及び第２層間絶縁膜を間に挟んでゲート配線３４０と重なっている部分も保持容量として用いても良い。
【０２３１】
この電源線３６３の上を、各画素を区切る隔壁（バンク）の下に形成することによって、開口率を落とすことなく保持容量および電源線を形成することができる。
【０２３２】
本実施例で示した画素の上面図は、本発明の構成のほんの一例に過ぎず、図１７に示した画素の上面図は、本実施例で示した構成に限定されない。なお本実施例は、実施例１〜７と自由に組み合わせて実施することが可能である。
【０２３３】
（実施例９）
本実施例では、図８に示した画素の上面図について説明する。図１９に本実施例の画素の上面図を示す。なお図１７は、画素電極の形成が終了し、有機発光層を成膜する前の段階における、画素の上面図に相当する。図１９では、層間絶縁膜やゲート絶縁膜などの各種絶縁膜は、配線や半導体層の位置を明確にするために省略した。また、同じ層に形成される配線は同じハッチで示す。
【０２３４】
図１９に示す画素は、信号線として機能する接続配線５６０（Ｓｉ）と、走査線５８０（Ｇｊ）と、電源線５６３（Ｖｉ）を１つづつ有している。そして、走査線５８０の一部である５８２、５２７、５２８は、それぞれトランジスタＴｒ３と、Ｔｒ４と、Ｔｒ２のゲート電極に相当する。
【０２３５】
トランジスタＴｒ３のソース領域とドレイン領域は、一方は信号線５６０に接続されており、もう一方は接続配線５８３を介してゲート配線５４０に接続されている。ゲート配線５４０の一部５８４はトランジスタＴｒ１のゲート電極として機能している。
【０２３６】
また、トランジスタＴｒ４のソース領域とドレイン領域は、一方は信号線５６０に接続されており、もう一方は接続配線５６１を介してトランジスタＴｒ１のドレイン領域及びトランジスタＴｒ２のソース領域に接続されている。
【０２３７】
トランジスタＴｒ１のソース領域は電源線５６３に接続されている。また、トランジスタＴｒ２のドレイン領域は接続配線５６２を介して画素電極５６５に接続されている。
【０２３８】
電源線５６３は、第１及び第２層間絶縁膜を間に挟んで、ゲート配線５４０と重なっている。ゲート配線５４０は、ゲート絶縁膜（図示せず）を間に挟んで、半導体膜に不純物を添加することで形成された容量配線５８５と重なっている。電源線５６３と容量配線５８５とは、コンタクトホールを介して接続されている。なお、ゲート配線５４０と容量配線５８５がゲート絶縁膜を間に挟んで重なっている部分が、保持容量５８６に相当する。さらに、電源線５６３が第１及び第２層間絶縁膜を間に挟んでゲート配線５４０と重なっている部分も保持容量として用いても良い。
【０２３９】
この電源線５６３の上を、各画素を区切る隔壁（バンク）の下に形成することによって、開口率を落とすことなく保持容量および電源線を形成することができる。
【０２４０】
本実施例で示した画素の上面図は、本発明の構成のほんの一例に過ぎず、図１９に示した画素の上面図は、本実施例で示した構成に限定されない。なお本実施例は、実施例１〜７と自由に組み合わせて実施することが可能である。
【０２４１】
（実施例１０）
本実施例では、デジタルビデオ信号を用いて駆動する本発明の発光装置が有する駆動回路（信号線駆動回路及び第１走査線駆動回路）の構成について説明する。
【０２４２】
図２０に信号線駆動回路６０１の構成をブロック図で示す。６０２はシフトレジスタ、６０３は記憶回路Ａ、６０４は記憶回路Ｂ、６０５は定電流回路である。
【０２４３】
シフトレジスタ６０２にはクロック信号ＣＬＫと、スタートパルス信号ＳＰが入力されている。また記憶回路Ａ６０３にはデジタルビデオ信号（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｓｉｇｎａｌｓ）が入力されており、記憶回路Ｂ６０４にはラッチ信号（Ｌａｔｃｈ Ｓｉｇｎａｌｓ）が入力されている。定電流回路６０５から出力される一定の信号電流Ｉｃは信号線へ入力される。
【０２４４】
図２１に信号線駆動回路６０１のより詳しい構成を示す。
【０２４５】
シフトレジスタ６０２に所定の配線からクロック信号ＣＬＫとスタートパルス信号ＳＰとが入力されることによって、タイミング信号が生成される。タイミング信号は記憶回路Ａ６０３が有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）にそれぞれ入力される。なおこのときシフトレジスタ６０２において生成されたタイミング信号を、バッファ等で緩衝増幅してから、記憶回路Ａ６０３が有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）にそれぞれ入力するような構成にしても良い。
【０２４６】
記憶回路Ａ６０３にタイミング信号が入力されると、該タイミング信号に同期して、ビデオ信号線６１０に入力される１ビット分のデジタルビデオ信号が、順に複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）のそれぞれに書き込まれ、保持される。
【０２４７】
なお、本実施例では記憶回路Ａ６０３にデジタルビデオ信号を取り込む際に、記憶回路Ａ６０３が有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）に、順にデジタルビデオ信号を入力しているが、本発明はこの構成に限定されない。記憶回路Ａ６０３が有する複数のステージのラッチをいくつかのグループに分け、各グループごとに並行して同時にデジタルビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループの数を分割数と呼ぶ。例えば４つのステージごとにラッチをグループに分けた場合、４分割で分割駆動すると言う。
【０２４８】
記憶回路Ａ６０３の全てのステージのラッチへの、デジタルビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
【０２４９】
１ライン期間が終了すると、記憶回路Ｂ６０４が有する複数のラッチＢ（ＬＡＴＢ＿１〜ＬＡＴＢ＿ｘ）に、ラッチ信号線６０９を介してラッチシグナル（Latch Signal）が供給される。この瞬間、記憶回路Ａ６０３が有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）に保持されているデジタルビデオ信号は、記憶回路Ｂ６０４が有する複数のラッチＢ（ＬＡＴＢ＿１〜ＬＡＴＢ＿ｘ）に一斉に書き込まれ、保持される。
【０２５０】
デジタルビデオ信号を記憶回路Ｂ６０４に送出し終えた記憶回路Ａ６０３には、シフトレジスタ６０２からのタイミング信号に基づき、次の１ビット分のデジタルビデオ信号の書き込みが順次行われる。
【０２５１】
この２順目の１ライン期間中には、記憶回路Ｂ６０４に書き込まれ、保持されているデジタルビデオ信号が定電流回路６０５に入力される。
【０２５２】
定電流回路６０５は複数の電流設定回路（Ｃ１〜Ｃｘ）を有している。電流設定回路（Ｃ１〜Ｃｘ）のそれぞれにデジタルビデオ信号が入力されると、該デジタルビデオ信号が有する１または０の情報によって、信号線に一定の電流Ｉｃが流れるか、または信号線に電源線Ｖ１〜Ｖｘの電位が与えられるか、いずれか一方が選択される。
【０２５３】
図２２に電流設定回路Ｃ１の具体的な構成の一例を示す。なお電流設定回路Ｃ２〜Ｃｘも同じ構成を有する。
【０２５４】
電流設定回路Ｃ１は定電流源６３１と、４つのトランスミッションゲートＳＷ１〜ＳＷ４と、２つのインバーターＩｎｂ１、Ｉｎｂ２とを有している。なお、定電流源６３１が有するトランジスタ６５０の極性は、画素が有するトランジスタＴｒ１及びＴｒ２の極性と同じである。
【０２５５】
記憶回路Ｂ６０４が有するＬＡＴＢ＿１から出力されたデジタルビデオ信号によって、ＳＷ１〜ＳＷ４のスイッチングが制御される。なおＳＷ１及びＳＷ３に入力されるデジタルビデオ信号と、ＳＷ２及びＳＷ４に入力されるデジタルビデオ信号は、Ｉｎｂ１、Ｉｎｂ２によって反転している。そのためＳＷ１及びＳＷ３がオンのときはＳＷ２及びＳＷ４はオフ、ＳＷ１及びＳＷ３がオフのときはＳＷ２及びＳＷ４はオンとなっている。
【０２５６】
ＳＷ１及びＳＷ３がオンのとき、定電流源６３１から０ではない所定の値の電流ＩｃがＳＷ１及びＳＷ３を介して信号線Ｓ１に入力される。
【０２５７】
逆にＳＷ２及びＳＷ４がオンのときは、定電流源６３１からの電流ＩｃはＳＷ２を介してグラウンドに落とされる。またＳＷ４を介して電源線Ｖ１〜Ｖｘの電源電位が信号線Ｓ１に与えられ、Ｉｃ≒０となる。
【０２５８】
再び図２１を参照して、前記の動作が、１ライン期間内に、定電流回路６０５が有する全ての電流設定回路（Ｃ１〜Ｃｘ）において同時に行われる。よって、デジタルビデオ信号により、全ての信号線に入力される信号電流Ｉｃの値が選択される。
【０２５９】
次に、第１走査線駆動回路の構成について説明する。
【０２６０】
図２３は第１走査線駆動回路６４１の構成を示すブロック図である。
【０２６１】
第１走査線駆動回路６４１は、それぞれシフトレジスタ６４２、バッファ６４３を有している。また場合によってはレベルシフタを有していても良い。
【０２６２】
第１走査線駆動回路６４１において、シフトレジスタ６４２にクロックＣＬＫ及びスタートパルス信号ＳＰが入力されることによって、タイミング信号が生成される。生成されたタイミング信号はバッファ６４３において緩衝増幅され、対応する走査線に供給される。
【０２６３】
走査線には、１ライン分の画素の第１スイッチング用トランジスタ及び第２スイッチング用トランジスタのゲート電極が接続されている。そして、１ライン分の画素の第１スイッチング用トランジスタ及び第２スイッチング用トランジスタを一斉にＯＮにしなくてはならないので、バッファ６４３は大きな電流を流すことが可能なものが用いられる。
【０２６４】
本発明において用いられる駆動回路は、本実施例で示した構成に限定されない。さらに、本実施例で示した定電流回路は、図２２に示した構成に限定されない。本発明で用いられる定電流回路は、信号電流Ｉｃが取りうる２値のいずれか一方をデジタルビデオ信号によって選択し、選択された値を有する信号電流を信号線に流すことができれば、どのような構成を有していても良い。
【０２６５】
また、第２走査線駆動回路も第１走査線駆動回路と同じ構成を有していても良い。
【０２６６】
本実施例の構成は、実施例１〜９と自由に組み合わせて実施することが可能である。
【０２６７】
（実施例１１）
本実施例では、アナログのビデオ信号で駆動する本発明の発光装置が有する信号線駆動回路の構成について説明する。なお走査線駆動回路の構成は、図２３において示した構成を用いることができるので、ここでは説明を省略する。
【０２６８】
図２４（Ａ）に本実施例の信号線駆動回路４０１のブロック図を示す。４０２はシフトレジスタ、４０３はバッファ、４０４はサンプリング回路、４０５は電流変換回路を示している。
【０２６９】
シフトレジスタ４０２には、クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）が入力されている。シフトレジスタ４０２にクロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）が入力されると、タイミング信号が生成される。
【０２７０】
生成されたタイミング信号は、バッファ４０３において増幅または緩衝増幅されて、サンプリング回路４０４に入力される。なお、バッファの代わりにレベルシフタを設けて、タイミング信号を増幅しても良い。また、バッファとレベルシフタを両方設けていても良い。
【０２７１】
図２４（Ｂ）にサンプリング回路４０４、電流変換回路４０５の具体的な構成を示す。なおサンプリング回路４０４は、端子４１０においてバッファ４０３と接続されている。
【０２７２】
サンプリング回路４０４には、複数のスイッチ４１１が設けられている。そしてサンプリング回路４０４には、ビデオ信号線４０６からアナログビデオ信号が入力されており、スイッチ４１１はタイミング信号に同期して、該アナログビデオ信号をサンプリングし、後段の電流変換回路４０５に入力する。なお図２４（Ｂ）では、電流変換回路４０５はサンプリング回路４０４が有するスイッチ４１１の１つに接続されている電流変換回路だけを示しているが、各スイッチ４１１の後段に、図２４（Ｂ）に示したような電流変換回路４０５が接続されているものとする。
【０２７３】
なお本実施例では、スイッチ４１１にトランジスタを１つだけ用いているが、スイッチ４１１はタイミング信号に同期してアナログビデオ信号をサンプリングできるスイッチであれば良く、本実施例の構成に限定されない。
【０２７４】
サンプリングされたアナログビデオ信号は、電流変換回路４０５が有する電流出力回路４１２に入力される。電流出力回路４１２は、入力されたビデオ信号の電圧に見合った値の電流（信号電流）を出力する。なお図２４ではアンプ及びトランジスタを用いて電流出力回路を形成しているが、本発明はこの構成に限定されず、入力された信号の電圧に見合った値の電流を出力することができる回路であれば良い。
【０２７５】
該信号電流は、同じく電流変換回路４０５が有するリセット回路４１７に入力される。リセット回路４０６は、２つのアナログスイッチ４１３、４１４と、インバーター４１６と、電源４１５を有している。
【０２７６】
アナログスイッチ４１４にはリセット信号（Ｒｅｓ）が入力されており、アナログスイッチ４１３には、インバーター４１６によって反転されたリセット信号（Ｒｅｓ）が入力されている。そしてアナログスイッチ４１３とアナログスイッチ４１４は、反転したリセット信号とリセット信号にそれぞれ同期して動作しており、一方がオンのとき片一方がオフになっている。
【０２７７】
そして、アナログスイッチ４１３がオンのときに信号電流は対応する信号線に入力される。逆に、アナログスイッチ４１４がオンのときに電源４１５の電位が信号線に与えられ、信号線がリセットされる。なお、電源４１５の電位は、画素に設けられた電源線の電位とほぼ同じ高さであることが望ましく、信号線がリセットされているときに信号線にながれる電流が０に近ければ近いほど良い。
【０２７８】
なお信号線は、帰線期間中にリセットするのが望ましい。しかし、画像を表示している期間以外であるならば、必要に応じて帰線期間以外の期間にリセットすることも可能である。
【０２７９】
なお、本発明の発光装置を駆動する信号線駆動回路及び第１走査線駆動回路は、本実施例で示す構成に限定されない。本実施例の構成は、実施例１〜実施例１０に示した構成と自由に組み合わせて実施することが可能である。
【０２８０】
（実施例１２）
本発明において、三重項励起子からの燐光を発光に利用できる有機発光材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、ＯＬＥＤの低消費電力化、長寿命化、および軽量化が可能になる。
【０２８１】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。 (T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)
【０２８２】
上記の論文により報告された有機発光材料（クマリン色素）の分子式を以下に示す。
【０２８３】
【化１】
(M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395 (1998) p.151.)
【０２８５】
上記の論文により報告された有機発光材料（Ｐｔ錯体）の分子式を以下に示す。
【０２８６】
【化２】
(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
【０２８８】
上記の論文により報告された有機発光材料（Ｉｒ錯体）の分子式を以下に示す。
【０２８９】
【化３】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。
【０２９１】
なお、本実施例の構成は、実施例１〜実施例１１のいずれの構成とも自由に組み合わせて実施することが可能である。
【０２９２】
（実施例１３）
本実施例では、本発明の発光装置の封止の様子について、図２５を用いて説明する。
【０２９３】
図２５は、トランジスタが形成された素子基板をシーリング材によって封止することによって形成された発光装置の上面図であり、図２５（Ｂ）は、図２５（Ａ）のＡ−Ａ’における断面図、図２５（Ｃ）は図２５（Ａ）のＢ−Ｂ’における断面図である。
【０２９４】
基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、第１及び第２の第１走査線駆動回路４００４ａ、ｂとを囲むようにして、シール材４００９が設けられている。また画素部４００２と、信号線駆動回路４００３と、第１及び第２の第１走査線駆動回路４００４ａ、ｂとの上にシーリング材４００８が設けられている。よって画素部４００２と、信号線駆動回路４００３と、第１及び第２の第１走査線駆動回路４００４ａ、ｂとは、基板４００１とシール材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。
【０２９５】
また基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、第１及び第２の第１走査線駆動回路４００４ａ、ｂとは、複数のＴＦＴを有している。図２５（Ｂ）では代表的に、下地膜４０１０上に形成された、信号線駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示する）４２０１及び画素部４００２に含まれるトランジスタＴｒ２ ４２０２を図示した。
【０２９６】
本実施例では、駆動ＴＦＴ４２０１には公知の方法で作製されたｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴが用いられ、トランジスタＴｒ２ ４２０２には公知の方法で作製されたｐチャネル型ＴＦＴが用いられる。また、画素部４００２には保持容量（図示せず）が設けられる。
【０２９７】
駆動ＴＦＴ４２０１及びトランジスタＴｒ２ ４２０２上には層間絶縁膜（平坦化膜）４３０１が形成され、その上にトランジスタＴｒ２ ４２０２のドレインと電気的に接続する画素電極（陽極）４２０３が形成される。画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０２９８】
そして、画素電極４２０３の上には絶縁膜４３０２が形成され、絶縁膜４３０２は画素電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の上には有機発光層４２０４が形成される。有機発光層４２０４は公知の有機発光材料または無機発光材料を用いることができる。また、有機発光材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０２９９】
有機発光層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、有機発光層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０３００】
有機発光層４２０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４２０５が形成される。また、陰極４２０５と有機発光層４２０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、有機発光層４２０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。そして陰極４２０５は所定の電圧が与えられている。
【０３０１】
以上のようにして、画素電極（陽極）４２０３、有機発光層４２０４及び陰極４２０５からなるＯＬＥＤ４３０３が形成される。そしてＯＬＥＤ４３０３を覆うように、絶縁膜４３０２上に保護膜４２０９が形成されている。保護膜４２０９は、ＯＬＥＤ４３０３に酸素や水分等が入り込むのを防ぐのに効果的である。
【０３０２】
４００５ａは電源線に接続された引き回し配線であり、トランジスタＴｒ２ ４２０２のソース領域に電気的に接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４２０６に電気的に接続される。
【０３０３】
シーリング材４００８としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０３０４】
但し、ＯＬＥＤからの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０３０５】
また、充填材４２１０としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。
【０３０６】
また充填材４２１０を吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８によって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質４２０７を設けることで、ＯＬＥＤ４３０３の劣化を抑制できる。
【０３０７】
図２５（Ｃ）に示すように、画素電極４２０３が形成されると同時に、引き回し配線４００５ａ上に接するように導電性膜４２０３ａが形成される。
【０３０８】
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線４２０６とが、導電性フィラー４３００ａによって電気的に接続される。
【０３０９】
本実施例の構成は、実施例１〜実施例１２に示した構成と自由に組み合わせて実施することが可能である。
【０３１０】
（実施例１４）
ＯＬＥＤを用いた発光装置は自発光型であるため、液晶ディスプレイに比べ、明るい場所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることができる。
【０３１１】
本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため、発光装置を用いることが望ましい。それら電子機器の具体例を図２６に示す。
【０３１２】
図２６（Ａ）はＯＬＥＤ表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明の発光装置は表示部２００３に用いることができる。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、ＯＬＥＤ表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０３１３】
図２６（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明の発光装置は表示部２１０２に用いることができる。
【０３１４】
図２６（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明の発光装置は表示部２２０３に用いることができる。
【０３１５】
図２６（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の発光装置は表示部２３０２に用いることができる。
【０３１６】
図２６（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示するが、本発明の発光装置はこれら表示部Ａ２４０３、Ｂ２４０４に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０３１７】
図２６（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明の発光装置は表示部２５０２に用いることができる。
【０３１８】
図２６（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明の発光装置は表示部２６０２に用いることができる。
【０３１９】
ここで図２６（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明の発光装置は表示部２７０３に用いることができる。なお、表示部２７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。
【０３２０】
なお、将来的に有機発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０３２１】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。有機発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
【０３２２】
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０３２３】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜１３に示したいずれの構成の発光装置を用いても良い。
【０３２４】
【発明の効果】
【０３２５】
上述した構成によって、本発明の発光装置は温度変化に左右されずに一定の輝度を得ることができる。また、カラー表示において、各色毎に異なる有機発光材料を有するＯＬＥＤを設けた場合でも、温度によって各色のＯＬＥＤの輝度がバラバラに変化して所望の色が得られないということを防ぐことができる。
【図面の簡単な説明】
【図１】 本発明の発光装置の上面ブロック図。
【図２】 本発明の発光装置の画素の回路図。
【図３】 駆動における画素の概略図。
【図４】 アナログ駆動法における書き込み期間と表示期間の出現するタイミングを示す図。
【図５】 デジタル駆動法における書き込み期間と表示期間の出現するタイミングを示す図。
【図６】 駆動における画素の概略図。
【図７】 デジタル駆動法における書き込み期間と表示期間の出現するタイミングを示す図。
【図８】 本発明の発光装置の画素の回路図。
【図９】 本発明の発光装置の画素の回路図。
【図１０】 デジタル駆動法における書き込み期間と表示期間の出現するタイミングを示す図。
【図１１】 デジタル駆動法における書き込み期間と表示期間の出現するタイミングを示す図。
【図１２】 デジタル駆動法における書き込み期間と表示期間の出現するタイミングを示す図。
【図１３】 デジタル駆動法における書き込み期間と表示期間の出現するタイミングを示す図。
【図１４】 本発明の発光装置の作製方法を示す図。
【図１５】 本発明の発光装置の作製方法を示す図。
【図１６】 本発明の発光装置の作製方法を示す図。
【図１７】 本発明の発光装置の画素の上面図。
【図１８】 本発明の発光装置の画素の断面図。
【図１９】 本発明の発光装置の画素の上面図。
【図２０】 信号線駆動回路のブロック図。
【図２１】 デジタル駆動法における信号線駆動回路の詳細図。
【図２２】 デジタル駆動法における電流設定回路の回路図。
【図２３】 第１走査線駆動回路のブロック図。
【図２４】 デジタル駆動法における信号線駆動回路の詳細図。
【図２５】 本発明の発光装置の外観図及び断面図。
【図２６】 本発明の発光装置を用いた電子機器の図。
【図２７】 ＯＬＥＤの電圧電流特性を示す図。
Claims (12)
- 第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、発光素子と、電源線と、信号線と、第１走査線と、第２走査線とを有する発光装置であって、
前記第２、前記第３及び前記第４のトランジスタのゲート電極は、共に前記第１走査線に接続されており、
前記第３のトランジスタのソース領域とドレイン領域は、一方は前記信号線に、もう一方は前記第１のトランジスタのゲート電極に接続されており、
前記第４のトランジスタのソース領域とドレイン領域は、一方は前記信号線に、もう一方は前記第１のトランジスタのドレイン領域に接続されており、
前記第１のトランジスタのソース領域は前記電源線に接続されており、
前記第２のトランジスタのソース領域とドレイン領域は、一方は前記第１のトランジスタのドレイン領域に、もう一方は前記発光素子が有する画素電極に接続されており、
前記第５のトランジスタのゲート電極は、前記第２走査線に接続されており、
前記第５のトランジスタのソース領域とドレイン領域は、一方は前記電源線に、もう一方は前記第１のトランジスタのゲート電極に接続されていることを特徴とする発光装置。 - 前記第１のトランジスタのゲート電極とソース領域の間に設けられた保持容量を有することを特徴とする請求項１の発光装置。
- 前記第３及び前記第４のトランジスタと、前記第２のトランジスタの極性が逆であることを特徴とする請求項１または請求項２の発光装置。
- 前記第３のトランジスタと前記第４のトランジスタの極性が同じであることを特徴とする請求項１または請求項２の発光装置。
- 前記第１のトランジスタと、前記第２のトランジスタの極性が同じであることを特徴とする請求項１または請求項２の発光装置。
- 請求項１乃至請求項５のいずれか一の前記発光装置を用いることを特徴とする電子機器。
- 第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、発光素子と、電源線と、信号線と、第１走査線と、第２走査線とを有する発光装置の駆動方法であって、
前記第２、前記第３及び前記第４のトランジスタのゲート電極は、共に前記第１走査線に接続されており、
前記第３のトランジスタのソース領域とドレイン領域は、一方は前記信号線に、もう一方は前記第１のトランジスタのゲート電極に接続されており、
前記第４のトランジスタのソース領域とドレイン領域は、一方は前記信号線に、もう一方は前記第１のトランジスタのドレイン領域に接続されており、
前記第１のトランジスタのソース領域は前記電源線に接続されており、
前記第２のトランジスタのソース領域とドレイン領域は、一方は前記第１のトランジスタのドレイン領域に、もう一方は前記発光素子が有する画素電極に接続されており、
前記第５のトランジスタのゲート電極は、前記第２走査線に接続されており、
前記第５のトランジスタのソース領域とドレイン領域は、一方は前記電源線に、もう一方は前記第１のトランジスタのゲート電極に接続されており、
１フレーム期間内に、前記第３及び前記第４のトランジスタがオンで、なおかつ前記第５のトランジスタがオフになる第１の期間と、
前記第３及び前記第４のトランジスタがオフで、なおかつ前記第５のトランジスタがオフになる第２の期間と、
前記第３及び前記第４のトランジスタがオフで、なおかつ前記第５のトランジスタがオンになる第３の期間と、
が設けられており、
前記第２のトランジスタは前記第１の期間においてオフ、前記第２の期間においてオン、前記第３の期間においてオンになっており、
前記第１の期間において、前記第１のトランジスタのドレイン電流の大きさをアナログビデオ信号で制御することで、前記第２の期間における前記発光素子の輝度が制御され、 前記第３の期間において前記発光素子は発光しないことを特徴とする発光装置の駆動方法。 - 第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、発光素子と、電源線と、信号線と、第１走査線と、第２走査線とを有する発光装置の駆動方法であって、
前記第２、前記第３及び前記第４のトランジスタのゲート電極は、共に前記第１走査線に接続されており、
前記第３のトランジスタのソース領域とドレイン領域は、一方は前記信号線に、もう一方は前記第１のトランジスタのゲート電極に接続されており、
前記第４のトランジスタのソース領域とドレイン領域は、一方は前記信号線に、もう一方は前記第１のトランジスタのドレイン領域に接続されており、
前記第１のトランジスタのソース領域は前記電源線に接続されており、
前記第２のトランジスタのソース領域とドレイン領域は、一方は前記第１のトランジスタのドレイン領域に、もう一方は前記発光素子が有する画素電極に接続されており、
前記第５のトランジスタのゲート電極は、前記第２走査線に接続されており、
前記第５のトランジスタのソース領域とドレイン領域は、一方は前記電源線に、もう一方は前記第１のトランジスタのゲート電極に接続されており、
１フレーム期間内に、デジタルビデオ信号の各ビットに対応した第１の期間、第２の期間及び第３の期間が設けられており、
前記第１の期間において、前記第３及び前記第４のトランジスタがオン、前記第２及び前記第５のトランジスタがオフになり、
前記第２の期間において、前記第３及び前記第４のトランジスタがオフ、前記第２のトランジスタがオン、前記第５のトランジスタがオフになり、
前記第３の期間において、前記第３及び前記第４のトランジスタがオフ、前記第２及び前記第５のトランジスタがオンになり、
前記デジタルビデオ信号が有する情報に基づき、前記第２の期間における前記発光素子の発光の有無が制御され、
前記第３の期間において、前記発光素子は発光しないことを特徴とする発光装置の駆動方法。 - 請求項８において、
前記第１乃至前記第５のトランジスタと前記発光素子を含む画素が複数設けられており、
第１のラインの前記画素の前記第１の期間と、第２のラインの前記画素の前記第３の期間が重なることを特徴とする発光装置の駆動方法。 - 請求項８において、
前記１フレーム期間内に設けられた複数の前記第２の期間のうち、最も長い前記第２の期間は、前記１フレーム期間の最初および最後に設けられないことを特徴とする発光装置の駆動方法。 - 請求項８において、
前記１フレーム期間内に、最上位ビットの前記デジタルビデオ信号に対応する前記第２の期間が複数設けられていることを特徴とする発光装置の駆動方法。 - 請求項８において、
前記１フレーム期間内に、最上位ビットの前記デジタルビデオ信号に対応する前記第２の期間が複数設けられ、前記複数の前記第２の期間は連続して出現しないことを特徴とする発光装置の駆動方法。
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