JP5147150B2 - 発光装置及び電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、発光装置の構成に関する。本発明は特に、ガラス・プラスチック等の絶縁体上に作製される薄膜トランジスタ(以後、ＴＦＴと表記する)を有するアクティブマトリクス型発光装置の構成に関する。また、発光装置を表示部に用いた電子機器に関する。
【０００２】
【従来の技術】
近年、エレクトロルミネッセンス素子(ＥＬ素子)等を始めとした発光素子を用いた表示装置の開発が活発化してきている。ここで、ＥＬ素子とは、一重項励起子からの発光(蛍光)を利用するものと、三重項励起子からの発光(燐光)を利用するものとの両方を含むものとする。本明細書においては、発光装置の一例として、ＥＬ表示装置を挙げているが、他の発光素子を用いた表示装置も含むものとする。
【０００３】
ＥＬ素子は、一対の電極(陽極と陰極)間に発光層が挟まれる形で構成され、通常、積層構造をとっている。代表的には、イーストマン・コダック・カンパニーのTangらが提案した「正孔輸送層／発光層／電子輸送層」という積層構造が挙げられる。この構造は非常に発光効率が高く、現在研究が進められているＥＬ素子はほとんどこの構造が採用されている。
【０００４】
また、これ以外にも、陽極上に「正孔注入層／正孔輸送層／発光層／電子輸送層」または「正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層」の順に積層する構造がある。本明細書におけるＥＬ素子の構造としては、前記構造のいずれを採用していても良い。また、発光層に対して蛍光性色素等をドーピングしても良い。
【０００５】
本明細書においては、陽極と陰極との間に設けられる全ての層を総称してＥＬ層と呼ぶ。よって、前述の正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層は、全てＥＬ層に含まれ、陽極、ＥＬ層、および陰極で構成される発光素子をＥＬ素子と呼ぶ。
【０００６】
図３(Ａ)に、発光装置の概略図を示す。基板３００の中央部に、画素部３０１が配置されている。画素部３０１の周辺には、ソース信号線を制御するための、ソース信号線駆動回路３０２および、ゲート信号線を駆動するための、ゲート信号線駆動回路３０３が配置されている。図３(Ａ)においては、ゲート信号線駆動回路３０３は画素部３０１の両側に対称配置されているが、いずれか一方のみの片側配置であっても良い。ただし、回路動作の信頼性や効率等を考えると、両側配置とすることが望ましい。
【０００７】
クロック信号、スタートパルス、映像信号等は、フレキシブルプリント基板(Flexible Print Circuit：ＦＰＣ)等を介してソース信号線駆動回路３０２、およびゲート信号線駆動回路３０３へと入力される。
【０００８】
駆動回路の動作について説明する。ゲート信号線駆動回路においては、クロック信号とスタートパルスとに従って、シフトレジスタ３２１によって順次ゲート信号線を選択するパルスが出力される。その後、レベルシフタ３２２によって信号の電圧振幅の変換を受け、バッファ３２３を経由してゲート信号線へと出力され、ある１行のゲート信号線を選択状態とする。
【０００９】
ソース信号線駆動回路においては、クロック信号とスタートパルスとに従って、シフトレジスタ３１１によって順次サンプリングパルスが出力される。第１のラッチ回路３１２においては、サンプリングパルスのタイミングに従って、デジタル映像信号の保持を行う。１水平期間分の動作が完了すると、その後の帰線期間中にラッチパルスが入力され、第１のラッチ回路３１２にて保持されている１行分のデジタル映像信号は、一斉に第２のラッチ回路３１３へと転送され、ゲート信号線を選択するパルスが出力されている行の画素に、１行分同時に画素への書き込みを行う。
【００１０】
続いて、画素部３０１について説明する。画素部３０１において、３１０で示される部分が１画素であり、その回路構成を図３(Ｂ)に示す。図３(Ｂ)において、３５１は、画素に映像信号を書き込む際のスイッチング素子として機能するＴＦＴ(以下、スイッチング用ＴＦＴと表記する)である。このスイッチング用ＴＦＴ３５１には、Ｎチャネル型もしくはＰチャネル型のいずれの極性のものを用いても良い。３５２は、ＥＬ素子３５４に供給する電流を制御するための素子として機能するＴＦＴ(以下、駆動用ＴＦＴと表記する)である。駆動用ＴＦＴ３５２の極性としては、Ｎチャネル型を用いる場合は、ＥＬ素子３５４の一方の電極３５５は陰極とし、駆動用ＴＦＴ３５２の出力電極と接続する。従って、ＥＬ素子３５４の他方の電極３５６は陽極となる。一方、Ｐチャネル型を用いる場合には、ＥＬ素子３５４の一方の電極３５５は陽極とし、駆動用ＴＦＴ３５２の出力電極と接続する。従って、ＥＬ素子３５４の他方の電極３５６は陰極となる。３５３は、駆動用ＴＦＴ３５２のゲート電極に印加する電位を保持するために設けられた保持容量(Ｃｓ)である。ここでは、独立した容量手段として示しているが、保持容量(Ｃｓ)としては、駆動用ＴＦＴ３５２のゲート電極とソース領域、または駆動用ＴＦＴ３５２のゲート電極とドレイン領域との間における容量を利用しても良い。
【００１１】
駆動用ＴＦＴ３５２の極性と、ＥＬ素子３５４の構造との関係について簡単に説明する。図５を参照する。図５(Ａ)はＥＬ素子の画素部の構成を示しており、スイッチング用ＴＦＴ５０１、駆動用ＴＦＴ５０２、ＥＬ素子５０４の接続を模式的に表したものを図５(Ｂ)に示している。
【００１２】
また、本明細書において、回路動作の説明をする際に、ＴＦＴの動作について述べる場合があるが、ＴＦＴがＯＮするとは、ＴＦＴのゲート・ソース間電圧の絶対値が、ＴＦＴのしきい値電圧の絶対値を超え、ＴＦＴのソース領域とドレイン領域とが、チャネル形成領域を通じて導通状態となることをいい、ＴＦＴがＯＦＦするとは、ＴＦＴのゲート・ソース間電圧の絶対値が、ＴＦＴのしきい値電圧の絶対値を下回り、ＴＦＴのソース領域とドレイン領域とが非導通状態となることをいうものとする。
【００１３】
また、本明細書においては、ＴＦＴの接続を説明するのに、「ゲート電極、入力電極、出力電極」と、「ゲート電極、ソース領域、ドレイン領域」とを使い分けている。これは、ＴＦＴの動作を説明する際に、ゲート・ソース間電圧を考える場合が多いが、ＴＦＴのソース領域とドレイン領域とは、ＴＦＴの構造上、明確に区別することが難しいため、信号の入出力を説明する際には、入力電極、出力電極と呼び、ＴＦＴの電極の電位の関係について説明する際は、入力電極と出力電極のうちいずれか一方をソース領域、他方をドレイン領域と呼ぶこととする。
【００１４】
まず、ＥＬ素子５０４において、５０５が陽極、５０６が陰極である場合を考える。今、電極５０５の電位をＶ505、電極５０６の電位をＶ506とすると、ＥＬ素子５０４が発光するためには、両電極間に電位差を与えてやる必要がある。従ってＶ505＞Ｖ506となる。駆動用ＴＦＴ５０２がＮチャネル型である場合に確実にＯＮし、ＥＬ素子５０４の電極間に正常に電圧を印加するには、駆動用ＴＦＴ５０２のゲート電極に印加する電位は、Ｖ505よりもさらに、少なくともＴＦＴ５０２のしきい値分だけは高くする必要がある。つまり、ソース信号線から書き込まれる信号の振幅を広げる必要がある。一方、駆動用ＴＦＴ５０２がＰチャネル型である場合に確実にＯＮし、ＥＬ素子５０４の電極間に正常に電圧を印加するには、駆動用ＴＦＴ５０２のゲート電極に印加する電位は、Ｖ505よりも、少なくともＴＦＴ５０２のしきい値分だけ低くする必要がある。よって、ソース信号線から書き込まれる信号振幅をそれほど広くする必要がない。よって、ＥＬ素子５０４の電極５０５が陽極、５０６が陰極である場合には、駆動用ＴＦＴ５０２にはＰチャネル型を用いるのが望ましい。
【００１５】
続いて、ＥＬ素子５０４において、５０５が陰極、５０６が陽極である場合、ＥＬ素子５０４が発光するためには、両電極間に電位差を与えてやる必要がある。従ってこの場合はＶ505＜Ｖ506となる。駆動用ＴＦＴ５０２がＮチャネル型である場合に確実にＯＮし、ＥＬ素子５０４の電極間に正常に電圧を印加するには、駆動用ＴＦＴ５０２のゲート電極に印加する電位は、Ｖ505よりも、少なくともＴＦＴ５０２のしきい値分だけ高くなっていれば良い。よって、ソース信号線から書き込まれる信号の振幅はそれほど広くする必要がない。一方、駆動用ＴＦＴ５０２がＰチャネル型である場合に確実にＯＮし、ＥＬ素子５０４の電極間に正常に電圧を印加するには、駆動用ＴＦＴ５０２のゲート電極に印加する電位は、Ｖ505よりもさらに、少なくともＴＦＴ５０２のしきい値分だけは低くする必要がある。つまり、ソース信号線から書き込まれる信号の振幅を広げる必要がある。よって、ＥＬ素子５０４の電極５０５が陰極、５０６が陽極である場合には、駆動用ＴＦＴ５０２にはＮチャネル型を用いるのが望ましい。
【００１６】
次に、駆動用ＴＦＴ５０２の極性およびＥＬ素子５０４の構成と、出射方向との関係について述べる。図８(Ａ)は、駆動用ＴＦＴ５０２がＮチャネル型である場合のＥＬ素子５０４の構成を、図８(Ｂ)は、駆動用ＴＦＴ５０２がＰチャネル型である場合のＥＬ素子５０４の構成を断面図で模式的に示したものである。
【００１７】
ＥＬ素子５０４の陰極においては、発光層に電子を注入する能力が求められることから、金属材料を用いることが望ましいため、通常、透明電極を用いる電極は陽極である。従って、図８(Ａ)において、駆動用ＴＦＴはＮチャネル型であり、駆動用ＴＦＴ５０２のソース領域には電流供給線が接続され、ドレイン領域にはＥＬ素子５０４の陰極が接続されている。よって、発光層にて発生した光は、透明電極である陽極側へと出射されるため、出射方向は図のように、ＴＦＴが形成されている基板(以後、ＴＦＴ基板と表記する)とは反対側となる。
【００１８】
一方、図８(Ｂ)において、駆動用ＴＦＴ５０２はＰチャネル型であり、駆動用ＴＦＴ５０２のソース領域には電流供給線が接続され、ドレイン領域にはＥＬ素子５０４の陽極が接続されている。よって、発光層にて発生した光は、透明電極である陽極側へと出射されるため、出射方向は図のように、ＴＦＴ基板側となる。
【００１９】
本明細書においては、図８(Ａ)に示した出射方向を上面出射、図８(Ｂ)に示した出射方向を下面出射と表記する。下面出射の場合、画素部を構成する素子の占める領域が発光面積に影響するのに対し、上面出射の場合は、画素部を構成する素子の占める領域に関係なく光を取り出すことが出来るため、高開口率化に有利である。しかし、図８(Ａ)に示したような上面出射の構成で発光装置を作製する場合、工程上、ＥＬ層の形成後、透明電極を用いて陽極を形成する必要があるが、この工程でＥＬ層にダメージを与えやすく、このような工程が現在では困難であるため、一般的には図８(Ｂ)に示したような下面出射の構成が採用されている。
【００２０】
次に、発光装置の駆動方法について説明する。
【００２１】
発光装置を用いて多階調を表現する場合、アナログ階調方式とデジタル階調方式が挙げられる。前者のアナログ階調の場合は、ＥＬ素子を流れる電流をアナログ的に制御して輝度を制御し、階調を得る方式であるが、画素部を構成するＴＦＴの特性の微小なばらつきが、ＥＬの輝度のばらつきに大きく影響する。つまり、駆動用ＴＦＴ１０２の特性がばらつくと、異なる駆動用ＴＦＴのゲート電極に、同じ電位を与えた場合にも、両者におけるソース・ドレイン間電流の値が異なる。すなわち、ＥＬ素子を流れる電流の値が異なるため、輝度にばらつきが生ずる。
【００２２】
このような、画素を構成する素子の特性ばらつきが画質に影響しにくい方式として、デジタル階調方式がある。デジタル階調方式においては、ＥＬ素子はＯＮ状態(その輝度がほぼ１００％である状態)と、ＯＦＦ状態(その輝度がほぼ０％である状態)の２つの状態のみによって駆動されている。つまり、駆動用ＴＦＴのソース・ドレイン間電流のばらつきがあっても、ＥＬ素子の輝度のばらつきを判別しにくい駆動方式といえる。
【００２３】
しかしながら、デジタル階調方式の場合、このままでは２階調しか表示できないため、別の方式と組み合わせて多階調化を実現する技術が複数提案されている。
【００２４】
多階調化を実現する方式の１つとして、デジタル階調方式と時間階調方式とを組み合わせる方式が挙げられる。時間階調方式とは、ＥＬ素子が発光している時間を制御することにより、階調表現を行う方式である。具体的には、１フレーム期間を、長さの異なる複数のサブフレーム期間に分割し、各期間でのＥＬ素子の発光、非発光を選択することで、１フレーム期間内で発光した時間の長さの差をもって階調を表現する。
【００２５】
デジタル階調方式と時間階調方式とを組み合わせる方式として、特開２００１−５４２６号にて公開されている方式について述べる。ここでは例として、３ビット階調表現の場合を挙げて説明する。
【００２６】
図９(Ａ)〜(Ｃ)を参照する。通常、液晶ディスプレイやＥＬディスプレイ等の表示装置においては、フレーム周波数は６０[Ｈｚ]程度である。つまり、図９(Ａ)に示すように、１秒間に６０回程度、画面の描画が行われる。これにより、人間の眼にフリッカ(画面のちらつき)を感じさせないようにすることが出来る。このとき、画面の描画を１回行う期間を１フレーム期間と呼ぶ。
【００２７】
特開２００１−５４２６号にて公開されている時間階調方式においては、１フレーム期間を複数のサブフレーム期間に分割する。このときの分割数は、階調ビット数に等しい。つまり、ここでは３ビット階調であるから、３つのサブフレーム期間ＳＦ１〜ＳＦ３に分割している。
【００２８】
さらに、各サブフレーム期間は、アドレス(書き込み)期間Ｔａと、サステイン(発光)期間Ｔｓとを有する。アドレス(書き込み)期間とは、画素にデジタル映像信号を書き込む期間であり、各サブフレーム期間での長さは等しい。サステイン(発光)期間とは、アドレス(書き込み)期間において画素に書き込まれたデジタル映像信号に基づいて、ＥＬ素子が発光する期間である。このとき、サステイン(発光)期間ＳＦ１〜ＳＦ３は、その長さの比をＴｓ１：Ｔｓ２：Ｔｓ３＝４：２：１としている。つまり、ｎビット階調を表現する際は、ｎ個のサステイン(発光)期間の長さの比は、２n-1：２n-2：・・・：２1：２0としている。そして、どのサステイン(発光)期間でＥＬ素子が発光するかによって、１フレーム期間あたり、各画素が発光する期間の長さが決定し、これによって階調表現を行う。つまり、図９(Ｂ)においては、サステイン(発光)期間Ｔｓ１〜Ｔｓ３のそれぞれにおいて、発光、非発光のいずれかの状態をとることによって、その合計発光時間の長短を利用して、輝度０％、１４％、２８％、４３％、５７％、７１％、８６％、１００％の８階調を表現することが出来る。Ｔｓ１が発光し、Ｔｓ２、Ｔｓ３が発光しない場合、その輝度は５７％であり、Ｔｓ１とＴｓ３が発光し、Ｔｓ２が発光しない場合、その輝度は７１％となる。つまり、アナログ階調方式では、７１％の輝度を得たい場合は、それに則した電圧等によって制御し、１フレーム期間全体に渡って７１％の輝度を保持するのに対し、時間階調方式の場合は、１００％の輝度で、全体の発光期間のうち７１％の長さで発光することによって同様の階調を表現する。
【００２９】
具体的に動作について説明する。引き続き図９(Ａ)〜(Ｃ)と、図３(Ｂ)とを参照する。まず、ゲート信号線に選択パルスが入力されると、スイッチング用ＴＦＴ３５１がＯＮする。次に、ソース信号線より、デジタル映像信号が入力され、その電位によって駆動用ＴＦＴ３５２のＯＮ、ＯＦＦが制御され、さらに保持容量３５３において、その電荷が保持される。このとき、駆動用ＴＦＴ３５２がＯＮしてもＥＬ素子３５４の陽極(陰極)３５５と陰極(陽極)３５６との間には電圧が加わらないようにするなどして、発光しないようにしている。方法としては、陰極(陽極)３５６の電位を、陽極(陰極)３５５の電位、すなわち電流供給線(Ｃｕｒｒｅｎｔ)の電位と等しくしておくなどがある。陰極(陽極)３５６は、通常は全画素で短絡されているため、この動作は全画素で同時に行われる。
【００３０】
１行目〜最終行まで、書き込み動作が完了した時点でアドレス(書き込み)期間が終了し、全画素が同時にサステイン(発光)期間に移る。ＥＬ素子３５４の陽極(陰極)３５５と陰極(陽極)３５６との間に電圧が加わり、電流が流れることによって発光する。
【００３１】
以上の動作を全てのサブフレーム期間で行うことにより、１フレーム期間を構成する。この方法によると、表示階調数を増やしたい場合は、サブフレーム期間の分割数を増やせば良い。また、サブフレーム期間の順序は、図９(Ｂ)(Ｃ)に示すように、必ずしも上位ビット→下位ビットといった順序である必要はなく、１フレーム期間中、ランダムに並んでいても良い。さらに各フレーム期間内で、その順序が変化しても良い。このような駆動方法を、表示期間分離駆動(Display-Period-Separated Driving：ＤＰＳ駆動)と呼んでいる。
【００３２】
ところで、前記ＤＰＳ駆動による問題点として、デューティー比(画素が発光して階調表示を行う期間／１フレーム期間)の低下が挙げられる。アドレス(書き込み)期間とサステイン(発光)期間とが分割されているため、１フレーム期間内で無条件に発光しない期間が存在し、結果として輝度が全体的に低く感じられることになる。
【００３３】
ｍ行目のゲート信号線に接続されている画素においては、図９(Ｄ)に示すように、ある１つのサブフレーム期間において、ゲート信号線が選択されている期間９０２において画素へのデジタル映像信号の書き込みが行われ、サステイン(発光)期間９０４で発光する。ここで、アドレス(書き込み)期間は、９０１、９０２、９０３で示される期間の合計である。ここで、９０１は、１行目〜ｍ−１行目においてデジタル映像信号の書き込みが行われている期間であり、９０３は、ｍ＋１行目〜最終行においてデジタル映像信号の書き込みが行われている期間である。つまり、ｍ行目のゲート信号線に接続されている画素においては、アドレス(書き込み)期間において９０１、９０３で表される期間は書き込みも発光も行わない、いわゆる「待ち」の期間となっている。
【００３４】
アドレス(書き込み)期間は、各サブフレーム期間において設けられているため、多階調化を実現しようとすると、その分アドレス(書き込み)期間も増加する。従って、前述の「待ち」の期間も増加し、さらにデューティー比の低下を招くことになる。
【００３５】
そこで、このような問題点を解決するための方法として、図９(Ｅ)に示すように、アドレス(書き込み)期間とサステイン(発光)期間とを分離せず、ある行のゲート信号線に接続された画素において、デジタル映像信号の書き込みが完了した後、直ちに発光を開始する方法が挙げられる。この方法によると、図９(Ｆ)に示すように、ｍ行目のゲート信号線に接続された画素は、ｍ行目以外のゲート信号線に接続された画素においてデジタル映像信号の書き込みを行っている期間も発光させることが出来るため、前述のデューティー比低下の問題を解決することが出来る。
【００３６】
しかしながら、この方法は多階調化を考えると他の問題が生ずる。
【００３７】
図１０(Ａ)(Ｂ)は、前述のＤＰＳ駆動により、５ビット階調を表現する場合の１フレーム期間の分割例である。３ビットの場合よりも、サブフレーム期間の分割数が増加した分、アドレス(書き込み)期間が増加し、サステイン期間が短い。よって３ビット階調の場合と比べて、デューティー比が低下しているのがわかる。一方、図１０(Ｃ)に示すように、アドレス(書き込み)期間とサステイン(発光)期間とを分離しない方法によって駆動し、デューティー比の低下を防ぐ場合を考える。ここで、各サブフレーム期間のサステイン期間Ｔｓ１〜Ｔｓ５は、その長さの比をＴｓ１：Ｔｓ２：Ｔｓ３：Ｔｓ４：Ｔｓ５＝２4：２3：２2：２1：２0＝１６：８：４：２：１としている。
【００３８】
ここで、図１０(Ｂ)に戻り、ＳＦ５に着目する。ＳＦ５においては、アドレス(書き込み)期間よりもサステイン(発光)期間の方が短いことがわかる。従って、アドレス(書き込み)期間とサステイン(発光)期間とを分離しない駆動方法によって駆動する場合、異なるサブフレーム期間のアドレス(書き込み)期間が重複する期間が生ずる。図１０(Ｃ)においては、ＳＦ５において、最終行の書き込みが完了する前に、１行目ではすでにサステイン(発光)期間が終了し、次の書き込みが開始されている。つまり、異なる２行のゲート信号線が同時に選択されることになり、正常な信号の書き込みが出来なくなる。
【００３９】
このような問題を解決するため、図４に示すような表示装置が、特願２０００−８６９６８号において提案されている。図４(Ａ)に示す表示装置は、先に図３(Ａ)にて示した表示装置とほぼ同様であるが、画素部４０１の左右に、書き込み用ゲート信号線駆動回路４１１と、消去用ゲート信号線駆動回路４１２とを有する点が異なる。
【００４０】
図４(Ａ)に示した表示装置において、４１０で示された１画素の回路構成を図４(Ｂ)に示す。図３(Ｂ)にて示した画素との相違は、消去用ゲート信号線と消去用ＴＦＴ４５７とを有する点である。
【００４１】
このような表示装置を用いて、前述の異なるアドレス(書き込み)期間が重複する問題を解決する。
【００４２】
動作について説明する。説明に際し、図４(Ｂ)および図１０(Ａ)〜(Ｄ)を参照する。まず、書き込み用ゲート信号線が選択され、スイッチング用ＴＦＴ４５１がＯＮする。次に、ソース信号線より、デジタル映像信号が入力され、その電位によって駆動用ＴＦＴ４５２のＯＮ、ＯＦＦが制御され、さらに保持容量４５３において、その電荷が保持される。デジタル映像信号の書き込みが完了した行においては、直ちにサステイン(発光)期間へと移る。
【００４３】
ここで、図１０(Ｃ)(Ｄ)に示すように、アドレス(書き込み)期間よりも短いサステイン(発光)期間を有するサブフレーム期間においては、サステイン(発光)期間の終了後、直ちに次のアドレス期間が開始しないよう、消去期間(Ｔｒ５)を設ける。消去期間においてはＥＬ素子４５４は発光しない。この消去期間(Ｔｒ５)は、消去用ゲート信号線が選択されることによって消去用ＴＦＴ４５７がＯＮし、保持容量４５３に保持されていた電荷を開放する。よって駆動用ＴＦＴ４５２を流れる電流が停止し、ＥＬ素子４５４が発光を停止する。
【００４４】
このときの消去期間の長さは、１行目のアドレス(書き込み)期間が終了した後、最終行のアドレス(書き込み)期間が終了するまでの長さとなる。
【００４５】
このように、消去期間を設けることによってデューティー比を高くし、かつアドレス(書き込み)期間の不正な重複を防ぐことによって多階調化を実現する。このような駆動方法を、ＤＰＳ駆動に対して、並行消去走査駆動法(Simultaneous-Erasing-Scan Driving：ＳＥＳ駆動)と呼ぶ。
【００４６】
ここで、ＳＥＳ駆動とはすなわち、厳密には書き込みと消去が並行して行われるという意味を含んでいるが、本明細書においては、アドレス(書き込み)期間とサステイン(発光)期間とを分離したＤＰＳ駆動に対して、それらを分離していない駆動方法という意味を含んでＳＥＳ駆動と呼んでいる。よって、図９(Ｅ)(Ｆ)に示したように、消去期間を特に持たない場合についても、ＳＥＳ駆動に含むものとしている。
【００４７】
【発明が解決しようとする課題】
ところで、絶縁体上にＴＦＴを形成して作製される表示装置においては、その工程が複雑な点が、歩留まり低下とコスト上昇を招いている。従って、可能な限り工程を簡略化することが、コスト低減への主たる課題である。そこで、画素部および周辺の駆動回路(ソース信号線駆動回路およびゲート信号線駆動回路等)を、単極性のＴＦＴのみによって構成することを考える。
【００４８】
ここで、画素および駆動回路の動作電圧について再び考える。ここで再び図５を参照する。図５(Ａ)はＥＬ素子の画素部の構成を示しており、スイッチング用ＴＦＴ５０１、駆動用ＴＦＴ５０２、ＥＬ素子５０４の接続を模式的に表したものを図５(Ｂ)に示している。
【００４９】
駆動用ＴＦＴ５０２がＰチャネル型である場合、ＥＬ素子の電極５０５が陽極、５０６が陰極であるのが望ましいことは前述の通りである。ここで、駆動用ＴＦＴ５０２の極性に対するスイッチング用ＴＦＴ５０１の極性について考える。まず、駆動用ＴＦＴ５０２がＰチャネル型である場合、駆動用ＴＦＴ５０２がＯＮする条件は、駆動用ＴＦＴ５０２のゲート・ソース間電圧ＶGS2の絶対値が、駆動用ＴＦＴ５０２のしきい値電圧の絶対値を上回ることである。すなわち、ソース信号線より入力されるデジタル映像信号のＬｏ電位(ここでは、デジタル映像信号の電位がＬｏ電位のとき、ＥＬ素子が発光するとする)が、駆動用ＴＦＴ５０２のソース領域の電位に対して、しきい値分以上低いことである。
【００５０】
このとき、スイッチング用ＴＦＴ５０１が駆動用ＴＦＴ５０２と同極性、すなわちＰチャネル型である場合、スイッチング用ＴＦＴ５０１がＯＮする条件は、スイッチング用ＴＦＴ５０１のゲート・ソース間電圧ＶGS1の絶対値が、スイッチング用ＴＦＴ５０１のしきい値電圧の絶対値を上回ることである。すなわち、ゲート信号線を選択状態とするパルスのＬｏ電位(ここでは、スイッチング用ＴＦＴ５０１がＰチャネル型でああることから、ゲート信号線にＬｏ電位が入力されたとき、選択状態となるものとする)が、スイッチング用ＴＦＴ５０１のソース領域の電位に対して、しきい値分以上低いことである。よって、ソース信号線の電圧振幅に対し、ゲート信号線側の電圧振幅をより広くする必要がある。これは、ゲート信号線駆動回路の動作電圧を高くすることを意味する。
【００５１】
これはスイッチング用ＴＦＴ５０１と駆動用ＴＦＴ５０２がＮチャネル型である場合にも同様のことが言える。従って、消費電力を考えた場合、画素部のＴＦＴはＮチャネル型とＰチャネル型の両方を用いて構成するのが望ましいことになる。
【００５２】
以上のことから、従来の方法で、単極性のＴＦＴによって画素部と駆動回路を構成しようとすると、工程削減が実現する反面、消費電力の増加を招く。
【００５３】
本発明は前述の課題を鑑見てなされたものであり、単一極性のＴＦＴによって画素部と駆動回路を構成することによって工程を削減し、かつ消費電力を低く抑えることを実現した発光装置を提供することを目的とする。
【００５４】
【課題を解決するための手段】
従来の構成の画素においては、スイッチング用ＴＦＴのソース領域に入力される信号、すなわちソース信号線に出力される信号の電圧振幅よりも、スイッチング用ＴＦＴのゲート電極に入力される信号、すなわちゲート信号線を選択する信号の電圧振幅を大きく取る必要があった。
【００５５】
ここで、ソース信号線に出力される信号の電圧振幅と、ゲート信号線を選択する信号の電圧振幅とが等しい場合について考える。再び図５を参照する。
【００５６】
ソース信号線に出力される信号の電圧振幅と、ゲート信号線を選択する信号の電圧振幅とが等しいときには、ソース信号線からある電位を持った信号が入力されると、駆動用ＴＦＴ５０２のゲート電極の電位は、ソース信号線から入力された信号の電位から、スイッチング用ＴＦＴ５０１のしきい値を引いた電位まで上昇する。従って、駆動用ＴＦＴ５０２のゲート電極の電位は、入力された信号の電圧振幅に対し、スイッチング用ＴＦＴのしきい値分だけ低い電位となることになる。
【００５７】
そこで本発明においては、スイッチング用ＴＦＴの出力電極と、駆動用ＴＦＴのゲート電極との間に、電圧補償回路を設ける。電圧補償回路は、ブートストラップ回路を応用したものであり、スイッチング用ＴＦＴを通過することによって減衰した、信号の電圧振幅を、正常な振幅に戻す機能を有している。これにより、ソース信号線に出力される信号の電圧振幅と、ゲート信号線を選択する信号の電圧振幅を等しくした場合にも、画素は正常な動作が可能となる。従って、ゲート信号線駆動回路の駆動電圧を下げることが可能となり、表示装置の低消費電力化に貢献する。
【００５８】
本発明の電圧補償回路を有する画素を用いて、発光装置の画素部を構成し、かつ周辺の駆動回路を、画素部を構成するＴＦＴと同一極性のＴＦＴを用いて構成することによって、前述の課題を解決する。
【００５９】
【発明の実施の形態】
図１に、本発明の電圧補償回路を有する画素の構成について示す。図１(Ａ)に示すとおり、スイッチング用ＴＦＴ１０１、駆動用ＴＦＴ１０２、ＥＬ素子１０４、ソース信号線(Ｓ)、ゲート信号線(Ｇ)、電流供給線(Ｃｕｒｒｅｎｔ)については従来と同様に有している。本発明の画素は、スイッチング用ＴＦＴ１０１の出力電極と、駆動用ＴＦＴ１０２のゲート電極との間に、電圧補償回路１１０を有している点を特徴としている。
【００６０】
図１(Ｂ)は、電圧補償回路１１０の構成を含む回路図である。電圧補償回路１１０は、第１のＴＦＴ１５１、第２のＴＦＴ１５２、第３のＴＦＴ１５３、第１の容量１５４および第２の容量１５５を有する。また、Ｇ(ｍ)はｍ行目に走査されるゲート信号線、Ｇ(ｍ−１)は、ｍ−１行目に走査されるゲート信号線である。
【００６１】
第１の容量１５４と、第２の容量１５５とは、直列に配置される。第１の容量１５４の第１の電極は、スイッチング用ＴＦＴ１０１の出力電極と接続され、第１の容量１５４の第２の電極は、第２の容量１５５の第１の電極と接続され、第２の容量１５５の第２の電極は、電流供給線と接続されている。
【００６２】
第１のＴＦＴ１５１のゲート電極は、ゲート信号線Ｇ(ｍ−１)と接続され、入力電極は、ゲート信号線Ｇ(ｍ)と接続され、出力電極は、スイッチング用ＴＦＴ１０１の出力電極と接続されている。
【００６３】
第２のＴＦＴ１５２のゲート電極は、ゲート信号線Ｇ(ｍ−１)と接続され、入力電極は、ゲート信号線Ｇ(ｍ)と接続され、出力電極は、第１の容量１５４の第２の電極および、第２の容量１５５の第１の電極と接続されている。
【００６４】
第３のＴＦＴ１５３のゲート電極は。スイッチング用ＴＦＴ１５１の出力電極と接続され、入力電極は、電流供給線と接続され、出力電極は、第１の容量１５４の第２の電極および、第２の容量１５５の第１の電極と接続されている。
【００６５】
なお、画素を構成するＴＦＴ１０１、１０２、１５１〜１５３は全て同一極性のＴＦＴを用いており、その極性はＮチャネル型でもＰチャネル型でも良い。
【００６６】
回路の動作について説明する。ここでは、画素を構成するＴＦＴは全てＮチャネル型である場合を例とする。入力される信号の振幅は、ソース信号線から入力される信号、ゲート信号線を選択する信号ともにＶＤＤ(Ｈｉ)−ＶＳＳ(Ｌｏ)とする。さらに、初期状態として、ソース信号線(Ｓ)、ゲート信号線(Ｇ)の電位はともにＶＳＳであり、電流供給線(Ｃｕｒｒｅｎｔ)の電位はＶＤＤとする。
【００６７】
また、ＴＦＴのしきい値は、一律ＶｔｈＮとする。また、図１１(Ａ)〜(Ｄ)は、図１に示した本発明の回路の動作を説明するためのタイミングチャートである。(Ａ)はｍ−１行目のゲート信号線(Ｇ(ｍ−１))の電位、(Ｂ)はｍ行目のゲート信号線(Ｇ(ｍ))の電位、(Ｃ)はソース信号線(Ｓ(ｎ))の電位、(Ｄ)は駆動用ＴＦＴ１０２のゲート電極の電位を示す。また、ｍ行目のゲート信号線(Ｇ(ｍ))が選択されてから、再びｍ行目のゲート信号線(Ｇ(ｍ))が選択されるまでの期間１１０１が、図９(Ｆ)に示したサブフレーム期間にあたり、１１０２で示される期間が１水平期間である。動作の説明には図１および図１１を用いる。
【００６８】
ｍ−１行目のゲート信号線(Ｇ(ｍ−１))が選択されてＨｉ電位となり、ｍ−１行目の画素にデジタル映像信号の書き込みが行われているとき、ｍ行目の画素においては、第１のＴＦＴ１５１および第２のＴＦＴ１５２のゲート電極にＨｉ電位が入力されてＯＮし、第１の容量１５４の両電極はｍ行目のゲート信号線の電位、すなわちＶＳＳに等しくなる。同時に駆動用ＴＦＴ１０２のゲート電極の電位もＶＳＳとなる。
【００６９】
続いてｍ−１行目のゲート信号線(Ｇ(ｍ−１))が非選択となって電位がＬｏ電位となり、第１のＴＦＴ１５１および第２のＴＦＴ１５２がＯＦＦする。ｍ行目のゲート信号線(Ｇ(ｍ))が選択されてＨｉ電位となってスイッチング用ＴＦＴ１０１がＯＮし、このときのソース信号線(Ｓ(ｎ))の電位、すなわちデジタル映像信号が駆動用ＴＦＴ１０２のゲート電極に入力されてＯＮする。同時に、第３のＴＦＴ１５３のゲート電極にも同様にデジタル映像信号が入力されてＯＮする。
【００７０】
ここで、駆動用ＴＦＴ１０２および第３のＴＦＴ１５３のゲート電極の電位が、(ＶＤＤ−ＶｔｈＮ)となったところで、スイッチング用ＴＦＴ１０１のゲート・ソース間電圧は、しきい値ＶｔｈＮに等しくなり、結果、スイッチング用ＴＦＴ１０１はＯＦＦする。よって、駆動用ＴＦＴ１０２のゲート電極および第３のＴＦＴ１５３のゲート電極は、一旦浮遊状態となる。
【００７１】
一方、第３のＴＦＴ１５３がＯＮしたことにより、第３のＴＦＴ１５３の出力電極側の電位が上昇する。このとき、第３のＴＦＴ１５３の出力電極と、駆動用ＴＦＴ１０２のゲート電極との間には、第１の容量１５４による容量結合が存在する。駆動用ＴＦＴ１０２のゲート電極は浮遊状態となっているため、第３のＴＦＴ１５３の出力電極の電位上昇に伴い、駆動用ＴＦＴ１０２のゲート電極の電位も、(ＶＤＤ−ＶｔｈＮ)から再び上昇し、ＶＤＤよりも高い電位となる。正確には、(ＶＤＤ＋ＶｔｈＮ)よりも高い電位となる。
【００７２】
この結果、スイッチング用ＴＦＴ１０１を通過して、一度ＶｔｈＮだけ減衰したデジタル映像信号は、電圧補償回路によってその振幅補償を受け、駆動用ＴＦＴ１０２のゲート電極に印加される。よって、駆動用ＴＦＴ１０２は正常にＯＮし、所望のドレイン電流を得ることが出来る。
【００７３】
以後、容量１５４、１５５によって、駆動用ＴＦＴ１０２のゲート電極に印加する電位が保持されて電流が流れ、ＥＬ素子１０４が発光する。次のサブフレーム期間において、ｍ−１行目のゲート信号線(Ｇ(ｍ−１))が選択されると、第１のＴＦＴ１５１および第２のＴＦＴ１５２がＯＮして、駆動用ＴＦＴ１０２のゲート電極の電位は、ｍ行目のゲート信号線(Ｇ(ｍ))の電位と等しく(すなわちＬｏ電位に)なる。
【００７４】
ここで、第１の容量１５４、第２の容量１５５について付記する。
【００７５】
第１の容量１５４は、第３のＴＦＴ１５３の出力電極とゲート電極間に配置され、その容量結合を利用して駆動用ＴＦＴ１０２のゲート電極電位を上昇させるために用いられる容量であり、第２の容量１５５は、第１の容量１５４と直列配置され、電位が安定している電流供給線と、駆動用ＴＦＴ１０２の間を容量結合して、駆動用ＴＦＴ１０２のゲート電極の電位を保持するために用いられる容量である。
【００７６】
ここで、第２の容量１５５のもう１つの機能として、電圧補償回路のブートストラップを正常に機能させるための負荷として用いている点を付記しておく。この負荷がない場合、第３のＴＦＴ１５３のゲート電極の電位が、ソース信号線からのデジタル映像信号の入力によって上昇をはじめると、容量結合によって直ちに第３のＴＦＴ１５３の出力電極の電位が上昇する。この動作が起こった場合、先に述べたブートストラップが正常に働かなくなることがあるため、第２の容量１５５を配置することによって、第３のＴＦＴ１５３のゲート電極の電位の上昇に対し、第３のＴＦＴ１５３の出力電極の、容量結合による電位上昇を遅延させる。このようにすると、第３のＴＦＴの出力電極の電位上昇は、第３のＴＦＴ１５３自身がＯＮして流れるドレイン電流によるものが支配的となり、ブートストラップを正常に働かせることが出来る。
【００７７】
以上の方法により、通常、ソース信号線に入力されるデジタル映像信号の電圧振幅よりも大きい電圧振幅が必要であったゲート信号線選択パルスを、デジタル映像信号と同等の電圧振幅にすることが可能となる。よって、ゲート信号線駆動回路側の消費電力を低減することが可能となる。
【００７８】
また、本発明によると、容量結合によって上昇する駆動用ＴＦＴ１０２のゲート電極電位はＶＤＤよりも高くなる。この電位は、ＶＤＤ＋ＶｔｈＮまで上昇すれば良いので、容量結合に伴う電位上昇分の見積もりを詳細に行うことによって、さらにゲート信号線選択パルスの電圧振幅を小さくすることも可能である。
【００７９】
なお、ここで示した動作の場合、電流供給線の電位は高くしておくことが動作上望ましいため、ＥＬ素子１０４の電極の向きは、１０５を陽極、１０６を陰極とするのが望ましい。この場合、従来例にて述べたのとは逆に、Ｎチャネル型ＴＦＴによって構成した場合には下面出射、Ｐチャネル型ＴＦＴによって構成した場合には上面出射となる。
【００８０】
【実施例】
以下に、本発明の実施例について記載する。
【００８１】
[実施例１]
本実施例においては、消去用の機構を付加した構成の画素を用いて、消去期間を含むＳＥＳ駆動を行う例について説明する。
【００８２】
図２に、本実施例の消去用の機構を有する画素の構成について示す。図２(Ａ)に示すとおり、スイッチング用ＴＦＴ２０１、駆動用ＴＦＴ２０２、ＥＬ素子２０４、ソース信号線(Ｓ)、ゲート信号線(Ｇ)、電流供給線(Ｃｕｒｒｅｎｔ)については従来と同様に有し、電圧補償回路２１０も、実施形態と同様に有している。本実施例では、ゲート信号線(Ｇ)の他に、消去用ゲート信号線(Ｇｅ)を有している。なお、本実施例においては、消去用ゲート信号線に対し、通常のゲート信号線を、書き込み用ゲート信号線と表記する。
【００８３】
図２(Ｂ)は、電圧補償回路２１０の構成を含む回路図である。電圧補償回路２１０は、第１のＴＦＴ２５１、第２のＴＦＴ２５２、第３のＴＦＴ２５３、第１の容量２５４、第２の容量２５５を有する。また、Ｇ(ｍ)はｍ行目に走査される書き込み用ゲート信号線、Ｇ(ｍ−１)は、ｍ−１行目に走査される書き込み用ゲート信号線である。Ｇｅ(ｍ)はｍ行目に走査される消去用ゲート信号線である。
【００８４】
第１の容量２５４と、第２の容量２５５とは、直列に配置される。第１の容量２５４の第１の電極は、スイッチング用ＴＦＴ２０１の出力電極と接続され、第１の容量２５４の第２の電極は、第２の容量２５５の第１の電極と接続され、第２の容量２５５の第２の電極は、電流供給線と接続されている。
【００８５】
第１のＴＦＴ２５１のゲート電極は、書き込み用ゲート信号線Ｇ(ｍ−１)と接続され、入力電極は、書き込み用ゲート信号線Ｇ(ｍ)と接続され、出力電極はスイッチング用ＴＦＴ２０１の出力電極と接続されている。
【００８６】
第２のＴＦＴ２５２のゲート電極は、書き込み用ゲート信号線Ｇ(ｍ−１)と接続され、入力電極は、書き込み用ゲート信号線Ｇ(ｍ)と接続され、出力電極は第１の容量２５４の第２の電極および、第２の容量２５５の第１の電極と接続されている。
【００８７】
第３のＴＦＴ２５３のゲート電極は、スイッチング用ＴＦＴ２０１の出力電極と接続され、入力電極は、消去用ゲート信号線Ｇｅ(ｍ)と接続され、出力電極は、第１の容量２５４の第２の電極および、第２の容量２５５の第１の電極と接続されている。
【００８８】
なお、画素を構成するＴＦＴ２０１、２０２、２５１〜２５３は全て同一極性のＴＦＴを用いており、その極性はＮチャネル型でもＰチャネル型でも良い。
【００８９】
回路の動作について説明する。ここでは、画素を構成するＴＦＴは全てＮチャネル型である場合を例とする。入力される信号の振幅は、ソース信号線から入力される信号、書き込み用ゲート信号線を選択する信号、消去用ゲート信号線を選択する信号ともにＶＤＤ(Ｈｉ)−ＶＳＳ(Ｌｏ)とする。さらに、初期状態として、ソース信号線(Ｓ)、ゲート信号線(Ｇ)の電位はともにＶＳＳであり、電流供給線(Ｃｕｒｒｅｎｔ)、消去用ゲート信号線の電位はともにＶＤＤとする。
【００９０】
また、ＴＦＴのしきい値は、一律ＶｔｈＮとする。また、図１２(Ａ)〜(Ｅ)は、図２に示した本発明の回路の動作を説明するためのタイミングチャートである。(Ａ)はｍ−１行目のゲート信号線(Ｇ(ｍ−１))の電位、(Ｂ)はｍ行目の書き込み用ゲート信号線(Ｇ(ｍ))の電位、(Ｃ)はソース信号線(Ｓ(ｎ))の電位、(Ｄ)は駆動用ＴＦＴ２０２のゲート電極の電位、(Ｅ)は消去用ゲート信号線の電位を示す。また、ｍ行目の書き込み用ゲート信号線(Ｇ(ｍ))が選択されてから、再びｍ行目の書き込み用ゲート信号線(Ｇ(ｍ))が選択されるまでの期間１２０１が、図９(Ｆ)に示したサブフレーム期間にあたり、１２０２で示される期間が１水平期間である。動作の説明には図２および図１２を用いる。
【００９１】
ｍ−１行目のゲート信号線(Ｇ(ｍ−１))が選択されてＨｉ電位となり、ｍ−１行目の画素にデジタル映像信号の書き込みが行われているとき、ｍ行目の画素においては、第１のＴＦＴ２５１および第２のＴＦＴ２５２のゲート電極にＨｉ電位が入力されてＯＮし、第１の容量２５４の両電極はｍ行目のゲート信号線の電位、すなわちＶＳＳに等しくなる。同時に駆動用ＴＦＴ２０２のゲート電極の電位もＶＳＳとなる。
【００９２】
続いてｍ−１行目のゲート信号線(Ｇ(ｍ−１))の選択期間が終了してその電位がＬｏ電位となり、第１のＴＦＴ２５１および第２のＴＦＴ２５２がＯＦＦする。ｍ行目のゲート信号線が選択されてＨｉ電位となってスイッチング用ＴＦＴ２０１がＯＮし、このときのソース信号線(Ｓ(ｎ))の電位、すなわちデジタル映像信号が駆動用ＴＦＴ２０２のゲート電極に入力されてＯＮする。同時に、第３のＴＦＴ２５３のゲート電極にも同様にデジタル映像信号が入力されてＯＮする。
【００９３】
ここで、駆動用ＴＦＴ２０２および第３のＴＦＴ２５３のゲート電極の電位は、(ＶＤＤ−ＶｔｈＮ)となったところで、スイッチング用ＴＦＴ２０１のゲート・ソース間電圧は、しきい値ＶｔｈＮに等しくなり、結果、スイッチング用ＴＦＴ２０１はＯＦＦする。よって、駆動用ＴＦＴ２０２のゲート電極および第３のＴＦＴ２５３のゲート電極は、一旦浮遊状態となる。
【００９４】
一方、第３のＴＦＴ２５３がＯＮしたことにより、第３のＴＦＴ２５３の出力電極側の電位が上昇する。このとき、第３のＴＦＴ２５３の出力電極と、駆動用ＴＦＴ２０２のゲート電極との間には、第１の容量２５４による容量結合が存在する。駆動用ＴＦＴ２０２のゲート電極は浮遊状態となっているため、第３のＴＦＴ２５３の出力電極の電位上昇に伴い、駆動用ＴＦＴ２０２のゲート電極の電位も、(ＶＤＤ−ＶｔｈＮ)から再び上昇し、ＶＤＤよりも高い電位となる。正確には、(ＶＤＤ＋ＶｔｈＮ)よりも高い電位となる。
【００９５】
この結果、スイッチング用ＴＦＴ２０１を通過して、一度ＶｔｈＮだけ減衰したデジタル映像信号は、電圧補償回路によってその振幅補償を受け、駆動用ＴＦＴ２０２のゲート電極に印加される。よって、駆動用ＴＦＴ２０２は正常にＯＮし、所望のドレイン電流を得ることが出来る。
【００９６】
以後、容量２５４、２５５によって、駆動用ＴＦＴ２０２のゲート電極に印加される電位が保持されて電流が流れ、ＥＬ素子２０４が発光する。
【００９７】
続いて、消去期間を有するサブフレーム期間においては、ｍ行目の消去用ゲート信号線(Ｇｅ(ｍ))の電位がＬｏ電位となり、第３のＴＦＴ２５３の入力電極側の電位が降下する。同時に、第１の容量２５４による容量結合によって、駆動用ＴＦＴ２０２のゲート電極の電位も降下する。結果、駆動用ＴＦＴ２０２のゲート電極の電位が、そのしきい値電圧を下回ると、駆動用ＴＦＴ２０２がＯＦＦし、ＥＬ素子２０４への電流が遮断される。よって、以後はＥＬ素子は発光しない。
【００９８】
次のサブフレーム期間において、ｍ−１行目のゲート信号線(Ｇ(ｍ−１))が選択されると、第１のＴＦＴ２５１および第２のＴＦＴ２５２がＯＮして、駆動用ＴＦＴ２０２のゲート電極の電位は、ｍ行目のゲート信号線(Ｇ(ｍ))の電位と等しく(すなわちＬｏ電位に)なる。続いて、ｍ行目の消去用ゲート信号線(Ｇｅ(ｍ))の電位が再びＨｉ電位となり、ｍ行目のゲート信号線が選択されて、デジタル映像信号の書き込みを行う。以後、この手順を繰り返し、映像表示を行う。
【００９９】
[実施例２]
本実施例においては、実施形態にて示した画素を有する発光装置を作製した例について述べる。
【０１００】
図２０(Ａ)に、発光装置の概略図を示す。基板２０００の中央部に、画素部２００１が配置されている。図２０(Ａ)には特に図示していないが、１画素の構成は図１に示した通りである。画素部２００１の周辺には、ソース信号線を制御するための、ソース信号線駆動回路２００２および、ゲート信号線を制御するための、ゲート信号線駆動回路２００７が配置されている。ゲート信号線駆動回路２００７は、画素部２００１の片側のみに配置しても良いことは前述の通りである。
【０１０１】
ソース信号線駆動回路２００２、ゲート信号線駆動回路２００７を駆動するために外部より入力される信号は、ＦＰＣ２０１０を介して入力される。本実施例においては、ＦＰＣ２０１０より入力される信号は、その電圧振幅が小さいため、レベルシフタ２００６によって電圧振幅の変換を受けた上で、ソース信号線駆動回路２００２、およびゲート信号線駆動回路２００７へと入力される。
【０１０２】
図１３は、ソース信号線駆動回路の構成を示したものである。シフトレジスタ１３０３、バッファ１３０４、第１のラッチ回路１３０５、第２のラッチ回路１３０６を有する。図２０においては、バッファは図示していないが、シフトレジスタ以下の負荷が大きい場合などには、図１３に示すようにバッファを設けてもよい。
【０１０３】
ソース信号線駆動回路には、ソース側クロック信号(ＳＣＬＫ)、ソース側クロック反転信号(ＳＣＬＫｂ)、ソース側スタートパルス(ＳＳＰ)、走査方向切替信号(ＬＲ)、走査方向切替反転信号(ＬＲｂ)、デジタル映像信号(Ｄａｔａ１〜３)が入力される。このうち、クロック信号、スタートパルスは、レベルシフタ１３０１、１３０２によって振幅変換を受けた後に入力される。
【０１０４】
図１４に、シフトレジスタの構成を示す。図１４(Ａ)に示したブロック図において、１４００で示したブロックが１段分のサンプリングパルスを出力するパルス出力回路であり、図１４(Ａ)のシフトレジスタは、ｎ段(ｎは自然数、１＜ｎ)のパルス出力回路によって構成されている。
【０１０５】
図１４(Ｂ)は、パルス出力回路の構成を詳細に示したものである。ここで、ＴＦＴ１４０７、１４０８、１４０９、１４１０は、走査方向切替のために設けられたスイッチ用ＴＦＴであり、走査方向切替信号(ＬＲ)、走査方向切替反転信号(ＬＲｂ)によって、左右走査方向の切替を行う。
【０１０６】
順方向走査の場合、サンプリングパルスの出力は、１段目、２段目、・・・、ｎ−１段目、ｎ段目の順であり、逆方向走査の場合、サンプリングパルスの出力は、ｎ段目、ｎ−１段目、・・・、２段目、１段目の順である。
【０１０７】
パルス出力回路本体は、ＴＦＴ１４０１〜１４０６および、容量１４１１からなる。あるｋ段目(ｋは自然数、１＜ｋ＜ｎ)のパルス出力回路において、ＴＦＴ１４０１、１４０４のゲート電極と、ＴＦＴ１４０２、１４０３のゲート電極にはそれぞれ、ｋ−１段目のパルス出力回路からの出力パルスもしくは、ｋ＋１段目のパルス出力回路からの出力パルスのいずれかが入力される。なお、ｋ＝１、すなわち初段のパルス出力回路におけるＴＦＴ１４０１、１４０４のゲート電極および、ｋ＝ｎ、すなわち最終段のパルス出力回路におけるＴＦＴ１４０２、１４０３のゲート電極には、スタートパルス(ＳＰ)が入力される。
【０１０８】
順走査方向のときは、走査方向切替信号(ＬＲ)はＨｉ電位、走査方向切替反転信号(ＬＲｂ)はＬｏ電位が入力される。よってＴＦＴ１４０７、１４１０がＯＮし、ＴＦＴ１４０１、１４０４のゲート電極には、ｋ−１段目のパルス出力回路からの出力パルスが入力される。一方、ＴＦＴ１４０２、１４０３のゲート電極には、ｋ＋１段目のパルス出力回路からの出力パルスが入力される。
【０１０９】
ここで、順方向走査の場合を例として、詳細な回路動作について説明する。図１５に示したタイミングチャートを参照する。
【０１１０】
あるｋ段目のパルス出力回路において、ＴＦＴ１４０１、１４０４のゲート電極にｋ−１段目のパルス出力回路からの出力パルスが入力されて
(ｋ＝１、すなわち初段の場合はスタートパルスが入力される)Ｈｉ電位となり、ＴＦＴ１４０１、１４０４がＯＮする(図１５ １５０１参照)。これにより、ＴＦＴ１４０５のゲート電極の電位はＶＤＤ側に引き上げられ(図１５ １５０２参照)、その電位がＶＤＤ−ＶｔｈＮとなったところでＴＦＴ１４０１がＯＦＦし、浮遊状態となる。この時点で、ＴＦＴ１４０５のゲート・ソース間電圧は、そのしきい値を上回っており、ＴＦＴ１４０５がＯＮする。一方、ＴＦＴ１４０２、１４０３のゲート電極には、まだパルス入力はなく、Ｌｏ電位のままであるので、ＯＦＦしている。よってＴＦＴ１４０６のゲート電極の電位はＬｏ電位であり、ＯＦＦしているので、出力端子(ＳＲ Ｏｕｔ)は、ＴＦＴ１４０５の入力電極に入力されるクロック信号(ＳＣＬＫ、ＳＣＬＫｂのいずれか一方)がＨｉ電位になるのに伴い、パルス出力回路の出力端子(ＳＲ Ｏｕｔ)の電位がＶＤＤ側に引き上げられる(図１５ １５０３参照)。ただし、ここまでの状態では、パルス出力回路の出力端子(ＳＲ Ｏｕｔ)の電位は、ＴＦＴ１４０５のゲート電極の電位ＶＤＤ−ＶｔｈＮに対し、さらにしきい値分だけ降下した、ＶＤＤ−２(ＶｔｈＮ)までしか上昇し得ない。
【０１１１】
ここで、ＴＦＴ１４０５のゲート電極と出力電極との間には、容量１４１１が設けられており、さらに今、ＴＦＴ１４０５のゲート電極は浮遊状態にあるため、パルス出力回路の出力端子(ＳＲ Ｏｕｔ)の電位が上昇、すなわちＴＦＴ１４０５の出力電極の電位が上昇するのに伴い、ＴＦＴ１４０５のゲート電極の電位は、容量１４１１の働きによって、ＶＤＤ−ＶｔｈＮからさらに引き上げられる。この動作によって、ＴＦＴ１４０５のゲート電極の電位は、最終的にはＶＤＤ＋ＶｔｈＮよりも高い電位となる(図１５ １５０２参照)。パルス出力回路の出力端子(ＳＲ Ｏｕｔ)の電位は、ＴＦＴ１４０５のしきい値に影響されることなく、ＶＤＤまで正常に上昇する(図１５ １５０３参照)。
【０１１２】
同様にして、ｋ＋１段目のパルス出力回路より、パルスが出力される(図１５１５０４参照)。ｋ＋１段目の出力パルスは、ｋ段目に帰還してＴＦＴ１４０２、１４０３のゲート電極に入力される。ＴＦＴ１４０２、１４０３のゲート電極の電位がＨｉとなってＯＮし、ＴＦＴ１４０５のゲート電極の電位はＶＳＳ側に引き下げられてＴＦＴ１４０５がＯＦＦする。同時にＴＦＴ１４０６のゲート電極の電位がＨｉ電位となってＯＮし、ｋ段目のパルス出力回路の出力端子(ＳＲ Ｏｕｔ)の電位はＬｏ電位となる。
【０１１３】
以後、最終段まで同様の動作により、順次ＶＤＤ−ＶＳＳ間の振幅を有するパルスが出力される。逆方向走査においても、回路の動作は同様である。
【０１１４】
最終段においては、次段より帰還入力されるパルスがないため、クロック信号がそのままＴＦＴ１４０５を通過して出力され続ける(図１５ １５０７参照)。よって、最終段のパルス出力回路の出力パルスは、サンプリングパルスとして用いることが出来ない。同様に、逆方向走査の場合、初段の出力パルスがすなわち最終出力となるため、同様にサンプリングパルスとして用いることが出来ない。よって本実施例にて示した回路においては、必要な段数＋２段のパルス出力回路を用いてシフトレジスタを構成し、両端をダミー段として扱っている(図１３において、バッファ１３０４が接続されていない両端のパルス出力回路がダミー段に該当する)。それでも、最終出力は、次の水平期間が開始される前に何らかの方法で停止させる必要があるため、スタートパルスを初段の入力および最終段の期間入力として用い、次の水平期間でスタートパルスが入力された時点で最終段の出力が停止するようにしている。
【０１１５】
図１６は、本実施例の発光装置に用いているバッファ１３０４の構成を示している。図１６(Ａ)に示すように、１６０１〜１６０４の４段構成となっており、初段のみ１入力１出力型、２段目以降は２入力２出力型としている。
【０１１６】
初段のユニット１６０１の回路構成を図１６(Ｂ)示す。信号は、ＴＦＴ１６５２、１６５４のゲート電極とに入力される。ＴＦＴ１６５１のゲート電極は、入力電極と接続されている。ＴＦＴ１６５２、１６５４のゲート電極にＨｉ電位が入力されてＯＮすると、ＴＦＴ１６５３のゲート電極の電位はＬｏ電位となり、その結果、出力端子(Ｏｕｔ)はＬｏ電位となる。ＴＦＴ１６５２、１６５４のゲート電極にＬｏ電位が入力されてＯＦＦしているとき、ＴＦＴ１６５１はゲート電極と入力電極が接続されて常にＯＮしているので、ＴＦＴ１６５３のゲート電極の電位が上昇し、前述のシフトレジスタの場合と同様、容量１６５５による結合によって、出力はＨｉ電位となる。
【０１１７】
なお、ＴＦＴ１６５１、ＴＦＴ１６５２の関係として、ＴＦＴ１６５１は、ゲート電極と入力電極とが接続されているため、ＴＦＴ１６５２がＯＮしたとき、ＴＦＴ１６５１、ＴＦＴ１６５２がともにＯＮしていることになる。この状態でＴＦＴ１６５３のゲート電極の電位がＬｏ電位となる必要があるため、ＴＦＴ１６５１のチャネル幅を、ＴＦＴ１６５２に対して小さく設計する必要がある。ＴＦＴ１６５３のゲート電極１つを充電できるだけの能力があれば十分なので、ＴＦＴ１６５１のチャネル幅は最小限で良い。また、ＴＦＴ１６５１を小さくすることで、ＴＦＴ１６５２がＯＮしている期間のＶＤＤ−ＴＦＴ１６５１−ＴＦＴ１６５２−ＶＳＳ間の貫通パスによる消費電流の増加を最小限とすることが出来る。
【０１１８】
図１６(Ｃ)は、２段目以降に用いているユニットの回路構成を示している。ＴＦＴ１６５２のゲート電極への入力は初段のものと同様であり、加えてＴＦＴ１６５１のゲート電極に、前段の入力を反転入力として用いている。このようにすることで、ＴＦＴ１６５１、１６５２は排他的にＯＮ、ＯＦＦし、図１６(Ｂ)の構成における、ＶＤＤ−ＴＦＴ１６５１−ＴＦＴ１６５２−ＶＳＳ間の貫通パスをなくすことが出来る。
【０１１９】
図１７は、本実施例の発光装置に用いているクロック信号用レベルシフタ(Ａ)、スタートパルス用レベルシフタ(Ｂ)の構成を示している。基本構成は、初段をレベルシフタ、２段目以降をバッファとした４段構成としており、前述のバッファ回路と同様である。ＶＤＤLO−ＶＳＳ間の振幅を有する信号を入力し、ＶＤＤ−ＶＳＳ間の振幅を有する出力信号を得る(ここで、|ＶＤＤLO|＜|ＶＤＤ|)。
【０１２０】
クロック信号用レベルシフタの場合、初段は１入力１出力型であり、２段目以降は２入力１出力型としている。それぞれの入力に対し、互いの入力を反転入力として用いている。
【０１２１】
スタートパルス用レベルシフタの場合は、前述のバッファと同様の構成である。
【０１２２】
レベルシフタの初段に用いているユニットの回路構成を図１７(Ｃ)に、２段目以降に用いているユニットの回路構成を図１７(Ｄ)に示す。
それぞれの回路構成および動作は、図１６(Ｂ)(Ｃ)に示したものと同様であり、初段に入力される信号の振幅がＶＤＤLO−ＶＳＳ間である点のみが異なる。
【０１２３】
ＴＦＴ１７５２のゲート電極に入力される信号がＨｉ電位のとき、ＴＦＴ１７５２がＯＮし(ただし、入力信号の振幅の絶対値|ＶＤＤLO−ＶＳＳ|が、ＴＦＴ１７５２のしきい値の絶対値|ＶｔｈＮ|よりも確実に大きい場合)、ＴＦＴ１７５３のゲート電極の電位はＶＳＳ側に引き下げられる。よって出力端子(Ｏｕｔ)にはＬｏ電位が現れる。一方、ＴＦＴ１７５２のゲート電極に入力される信号がＬｏ電位のととき、ＴＦＴ１７５２がＯＦＦし、ＴＦＴ１７５１を通じて、ＴＦＴ１７５３のゲート電極の電位はＶＤＤ側に引き上げられる。以後の動作は前述のバッファと同様である。
【０１２４】
この構成のレベルシフタの特徴として、高電位側(ＶＤＤ側)に接続されたＴＦＴ１７５１の制御に、入力信号を直接ゲート電極に入力しない点がある。故に、入力信号の振幅が小さい場合においても、ＴＦＴ１７５１のしきい値に関係なく、ＴＦＴ１７５３のゲート電極の電位を引き上げることが出来るため、高い振幅変換利得を得られる。
【０１２５】
図１８は、本実施例の発光装置に用いている第１および第２のラッチ回路の構成を示している。従来ＣＭＯＳ構成のラッチ回路の構成例としては、図２１(Ａ)に示すように、２個のインバータをループ状に接続した保持部と、保持タイミングを制御するスイッチとから構成されるものが一般的であり、さらにＤ−ＦＦ(フリップフロップ)回路を用いた図２１(Ｂ)の構成も挙げられる。図２１(Ｃ)は、最も簡単なＤＲＡＭ構成によるものであり、保持部はインバータと容量によって構成され、第１のラッチ回路(ＬＡＴ１)、第２のラッチ回路(ＬＡＴ２)のインバータに入力する信号の電位を容量が保持する構成である。本実施例においては、最も構成の簡単な図２１(Ｃ)の構成のものを用いた。
【０１２６】
図１８に示すラッチ回路は、図２１(Ｃ)のアナログスイッチを１個のＮチャネル型ＴＦＴに置き換え、ＣＭＯＳインバータを、４つのＮチャネル型ＴＦＴと容量からなるＮＭＯＳインバータに置き換えた構成となっている。
【０１２７】
ＴＦＴ１８５０の入力電極より、デジタル映像信号が入力され(Ｄａｔａ Ｉｎ)、ゲート電極にサンプリングパルスが入力されて(Ｐｕｌｓｅ Ｉｎ)ＴＦＴ１８５０がＯＮすると、デジタル映像信号がＴＦＴ１８５１〜１８５４および容量１８５５でなるインバータに入力され、その極性が反転して出力される。また、デジタル映像信号は、容量１８５６を用いて保持される。
【０１２８】
第２のラッチ回路においても同様の動作によって、ラッチパルス(ＬＡＴ)の入力タイミングに従ってデジタル映像信号の書き込み、保持がなされる。
【０１２９】
図１９は、ゲート信号線駆動回路の回路構成を示したものである。シフトレジスタ１９０３、バッファ１９０４を有する。
【０１３０】
ゲート信号線駆動回路には、ゲート側クロック信号(ＧＣＬＫ)、ゲート側クロック反転信号(ＧＬＫｂ)、ゲート側スタートパルス(ＧＳＰ)が入力される。これらの入力信号は、レベルシフタ１９０１、１９０２によって振幅変換を受けた後に入力される。
【０１３１】
なお、シフトレジスタ１９０３、バッファ１９０４、スタートパルス用レベルシフタ１９０１、クロック信号用レベルシフタ１９０２の構成および動作に関しては、ソース信号線駆動回路に用いたものと同様であるので、ここでは説明を省略する。
【０１３２】
図１９中、αで示される行のゲート信号線は、１行目の画素においては、前の行のゲート信号線選択パルス入力を得られないため、ダミー段として設けたものである。
【０１３３】
ここで紹介した駆動回路と、発明の実施形態にて示した画素とを用いて作製された表示装置は、単一極性のＴＦＴのみを用いて構成することで工程中のドーピング工程の一部を削減し、さらにフォトマスクの枚数を減らすことが可能となった。さらに、前述の課題の項で述べた、信号振幅を広げることによる消費電流の増加といった課題も、ブートストラップ法を応用した回路を用いることによって解決することが可能となった。
【０１３４】
[実施例３]
実施例１においいて、消去用ゲート信号線を有する画素について説明したが、この型の画素の場合、書き込み用ゲート信号線の選択タイミングと、消去用ゲート信号線の選択タイミングとが異なり、さらにパルスの形態も異なるため、図２０(Ｂ)に示したように、画素部の両側に配置されたゲート信号線駆動回路のうち、一方を書き込み用ゲート信号線駆動回路、他方を消去用ゲート信号線駆動回路として構成する。回路の構成に関しては、実施例２で説明したものと同様の構成で良いので、ここでは詳細な説明は省略する。
【０１３５】
[実施例４]
本実施例においては、同一基板上に、画素部および、画素部周辺に設ける駆動回路のＴＦＴを同時に作製する方法について説明する。
【０１３６】
まず、図６(Ａ)に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラス等に代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラス等からなる基盤５００１上に酸化シリコン膜、窒化シリコン膜、または酸化窒化シリコン膜等の絶縁膜からなる下地膜５００２を形成する。特に図示していないが、下地膜５００２の形成については、例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１０〜２００[nm](好ましくは５０〜１００[nm])の厚さに形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜を５０〜２００[nm](好ましくは１００〜１５０[nm])の厚さに積層形成する。
【０１３７】
続いて、島状の半導体層５００３〜５００５は、非晶質構造を有する半導体膜を。レーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状の半導体層５００３〜５００５の厚さは２５〜８０[nm](好ましくは３０〜６０[nm])として形成する。結晶質半導体層の材料には特に限定は無いが、好ましくはシリコンまたはシリコンゲルマニウム(ＳｉＧｅ)合金等で形成すると良い。
【０１３８】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光して半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宜選択するものであるが、エキシマレーザーを用いる場合にはパルス発振周波数を３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用い、パルス発振周波数１〜１０[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、このときの線状レーザーの重ねあわせ率(オーバーラップ率)を８０〜９８[％]として行う。
【０１３９】
続いて、島状の半導体層５００３〜５００５を覆うゲート絶縁膜５００６を形成する。ゲート絶縁膜５００６は、プラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものではなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコンを用いる場合には、プラズマＣＶＤ法でＴＥＯＳ(Tetraethyl Orthosilicate)とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波(１３．５６[MHz])電力密度０．５〜０．８[W/cm2]で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールにより、ゲート絶縁膜として良好な特性を得ることが出来る。
【０１４０】
そして、ゲート絶縁膜５００６上にゲート電極を形成するための第１の導電膜５００７と第２の導電膜５００８とを積層形成する。本実施例では、第１の導電層５００７をタンタル(Ｔａ)で５０〜１００[nm]の厚さに形成し、第２の導電層５００９をタングステン(Ｗ)で１００〜３００[nm]の厚さに形成する(図６(Ａ))。
【０１４１】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極として使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極には不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造を有する窒化タンタル(ＴａＮ)を１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
【０１４２】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他にも６フッ化タングステン(ＷＦ6)を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害されて高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを用い、さらに製膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することが出来る。
【０１４３】
なお、本実施例においては、第１の導電膜５００７をＴａ、第２の導電膜５００８をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても良い。本実施例以外の他の組み合わせの一例としては、第１の導電膜をＴａＮ、第２の導電膜をＷとする組み合わせ、第１の導電膜をＴａＮ、第２の導電膜をＡｌとする組み合わせ、第１の導電膜をＴａＮ、第２の導電膜をＣｕとする組み合わせ等が望ましい。
【０１４４】
次に、レジストによるマスク５００９を形成し、電極および配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ(Inductively coupled plasma：誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とを混合し、１[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ(１３．５６[MHz])電力を投入してプラズマを生成して行う。基板側(試料ステージ)にも１００[Ｗ]のＲＦ電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2とを混合した場合にはＷ膜およびＴａ膜とも同程度にエッチングされる。
【０１４５】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることと、基板側に印加するバイアス電圧の効果とにより第１の導電膜および第２の導電膜の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングを行うためには、１０〜２０[％]の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４(代表的には３)であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層５０１０ａ〜５０１３ａと第２の導電層５０１０ｂ〜５０１３ｂからなる第１の形状の導電層５０１０〜５０１３を形成する。このとき、ゲート絶縁膜５００６においては、第１の形状の導電層５０１０〜５０１３で覆われない領域は２０〜５０[nm]程度エッチングされて薄くなった領域が形成される(図６(Ｂ))。
【０１４６】
そして、第１のドーピング処理を行い、Ｎ型を付与する不純物元素を添加する(図６(Ｂ))。ドーピング処理は、イオンドーピング法もしくはイオン注入法で行えば良い。イオンドープ法にあたっての条件は、ドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜１００[keV]とする。Ｎ型を付与する不純物元素としては、１５族に属する元素、典型的にはリン(Ｐ)または砒素(Ａｓ)を用いるが、ここではＰを用いる。この場合、導電層５０１０〜５０１３がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１４〜５０１６が形成される。この第１の不純物領域５０１４〜５０１６には、１×１０20〜１×１０21[atoms/cm3]の濃度範囲でＮ型を付与する不純物元素を添加する。
【０１４７】
次に、第２のエッチング処理を行う(図６(Ｃ))。同様にＩＣＰエッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを混合して、１[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ電力を供給し、プラズマを生成して行う。基板側(試料ステージ)にも５０[Ｗ]のＲＦ電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件により第２の導電層であるＷを異方性エッチングし、かつ、それより遅いエッチング速度で第１の導電層であるＴａを異方性エッチングして第２の形状の導電層５０１７〜５０２０(第１の導電層５０１７ａ〜５０２０ａおよび第２の導電層５０１７ｂ〜５０２０ｂ)を形成する。このとき、ゲート絶縁膜５００６においては、第２の形状の導電層５０１７〜５０２０で覆われない領域はさらに２０〜５０[nm]程度エッチングされて薄くなった領域が形成される。
【０１４８】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6の蒸気圧が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5については同程度である。従って、ＣＦ4とＣｌ2の混合ガスでは、Ｗ膜およびＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても、相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないため、さらにＴａ膜のエッチング速度は低下することとなる。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となる。
【０１４９】
そして、第２のドーピング処理を行う(図６(Ｄ))。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素ドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]のドーズ量で行い、図６(Ｂ)で島状の半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の導電層５０１７ｂ〜５０２０ｂを不純物元素に対するマスクとして用い、第１の導電層５０１７ａ〜５０２０ａの下側の領域にも不純物元素が添加されるようにしてドーピングする。
こうして、第１の導電層と重なる第２の不純物領域５０２１〜５０２３が形成される。
【０１５０】
続いて、第３のエッチング処理を行う(図７(Ａ))。ここでは、エッチング用ガスにＣｌ2を用い、ＩＣＰエッチング装置を用いて行う。本実施例では、Ｃｌ2のガス流量比を６０[sccm]とし、１ [Pa]の圧力でコイル型の電極に３５０[Ｗ]のＲＦ電力を投入してプラズマを生成してエッチングを７０秒行った。基板側(試料ステージ)にもＲＦ電力を投入し、実質的に負の自己バイアス電圧を印加する。第３のエッチングにより、第１の導電層が後退して第３の形状の導電層５０２４〜５０２７(第１の導電層５０２４ａ〜５０２７ａおよび第２の導電層５０２４ｂ〜５０２７ｂ)が形成され、第２の不純物領域５０２１〜５０２３は、第１の導電層と重なる第２の不純物領域５０２８ａ〜５０３０ａと、第１の導電層と重ならない第３の不純物領域５０２８ｂ〜５０３０ｂとなる。
【０１５１】
以上までの工程でそれぞれの島状の半導体層に不純物領域が形成される。島状の半導体層と重なる第３の形状の導電層５０２４〜５０２６が、ＴＦＴのゲート電極として機能する。また、第３の形状の導電層５０２７は、ソース信号線として機能する。
【０１５２】
続いて、導電型の制御を目的として、それぞれの島状の半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、ラピッドサーマルアニール法(ＲＴＡ法)を適用することが出来る。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、５０２４〜５０２７に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜(シリコンを主成分とする)を形成した後で熱活性化を行うことが望ましい。
【０１５３】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状の半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化するための、熱水素化の他の方法として、プラズマ水素化(プラズマにより励起された水素を用いる)によって行っても良い。
【０１５４】
次いで、図７(Ｂ)に示すように、第１の層間絶縁膜５０３１を、酸化窒化シリコン膜で１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料からなる第２の層間絶縁膜５０３２を形成した後、第１の層間絶縁膜５０３１、第２の層間絶縁膜５０３２、およびゲート絶縁膜５００６に対してコンタクトホールを開口し、配線材料による膜を形成して各配線５０３３〜５０３８をパターニングした後、配線５０３７に接するように画素電極５０３９をパターニング形成する。
【０１５５】
第２の層間絶縁膜５０３２としては、ポリイミド、ポリアミド、アクリル、ＢＣＢ(ベンゾシクロブテン)等の有機樹脂を材料とする膜を用いる。特に、第２の層間絶縁膜５０３２は平坦化の意味合いが強いので、平坦性に優れたアクリルが望ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５[μm](さらに好ましくは２〜４[μm])とすれば良い。
【０１５６】
コンタクトホールの形成は、ドライエッチングまたはウェットエッチング法を用い、Ｎ型の不純物領域５０１４〜５０１６、およびソース信号線５０２７、ゲート信号線(図示せず)、電流供給線(図示せず)およびゲート電極５０２４〜５０２６に達する(図示せず)コンタクトホールをそれぞれ形成する。
【０１５７】
また、配線５０３３〜５０３８として、Ｔｉ膜を１００[nm]、Ｔｉを含むＡｌ膜を３００[nm]、Ｔｉ膜を１５０[nm]、スパッタ法で連続形成した３層積層の膜を所望の形状にパターニングして形成する。勿論、他の導電性材料を用いても良い。
【０１５８】
また、本実施例では、画素電極(反射電極)５０３９として、ＭｇＡｇを用いて２００[um]の厚さで形成、パターニングを行う。画素電極５０３９を配線５０３７と重なるように配置することでコンタクトを取っている。
【０１５９】
次に、図７(Ｃ)に示すように、珪素を含む絶縁膜(本実施例では酸化珪素膜)を５００[nm]の厚さに形成し、画素電極５０３９に対応する位置に開口部を形成して第３の層間絶縁膜５０４０を形成する。開口部を形成する際、ウェットエッチング法を用いることで、容易にテーパー状の側壁を得ることが出来る。開口部の側壁が十分になだらかでないと、段差に起因するＥＬ層の劣化や段切れ等が顕著な問題となる。
【０１６０】
続いて、ＥＬ層５０４１を、真空蒸着法を用いて形成した後、画素電極(透明電極)５０４２を形成する。ＥＬ層の膜厚は８０〜２００[um](典型的には１００〜１２０[nm])、画素電極(透明電極)５０４２の膜厚は１１０[nm]とすれば良い。
【０１６１】
この工程では、赤色に対応する画素、緑色に対応する画素、青色に対応する画素に対して、順次ＥＬ層および画素電極(透明電極)を形成する。ただし、ＥＬ層は溶液に対する耐性に乏しいため、フォトリソグラフィ技術を用いることなく各色個別に形成しなくてはならない。そこでメタルマスク等で所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層および画素電極(透明電極)を形成するのが望ましい。
【０１６２】
ここでは、ＲＧＢに対応した３種類のＥＬ素子を形成する方式を用いているが、白色発光のＥＬ素子とカラーフィルタを組み合わせた方式、青色または青緑発光のＥＬ素子と蛍光体(蛍光性の色変換層：ＣＣＭ)とを組み合わせた方式等を用いても良い。
【０１６３】
なお、ＥＬ層５０４１としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが望ましい。
【０１６４】
ここまでの工程で、ＭｇＡｇでなる陰極、ＥＬ層、透明導電膜でなる陽極とが形成される。次いで、窒化珪素膜でなるパッシベーション膜を保護膜５０４３として３００[nm]の厚さに形成する。この保護膜５０４３によって、ＥＬ層を水分等から保護する。
【０１６５】
なお、実際には図７(Ｃ)の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム等)や透光性のシーリング材でパッケージング(封入)することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料(例えば酸化バリウム)を配置したりするとＥＬ素子の信頼性が向上する。
【０１６６】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ(フレキシブルプリントサーキット：ＦＰＣ)を取り付けて製品として完成する。このような出荷出来る状態にまでした状態を本明細書中では発光装置という。
【０１６７】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を４枚(島状半導体層パターン、第１配線パターン(ゲート配線、島状のソース配線、容量配線)、コンタクトホールパターン、第２配線パターン(画素電極、接続電極含む))とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【０１６８】
[実施例５]
実施例４に示した工程は、画素および周辺の駆動回路をＮチャネル型ＴＦＴを用いて構成する場合の例として説明したが、本発明はＰチャネル型ＴＦＴを用いての実施も可能である、
【０１６９】
Ｎチャネル型ＴＦＴの場合、ホットキャリア劣化等の抑制のため、ゲート電極と重なる領域に、オーバーラップ領域と呼ばれる不純物領域を設けている。これに対してＰチャネル型ＴＦＴの場合は、ホットキャリア劣化による影響が小さいので、特にオーバーラップ領域を設ける必要はなく、この場合、より簡単な工程で作製することが可能である。
【０１７０】
図２２(Ａ)に示すように、実施例４に従って、ガラス等の絶縁基板６００１上に下地膜６００２を形成し、次いで島状の半導体層６００３〜６００５、ゲート絶縁膜６００６、導電層６００７、６００８を形成する。ここで、導電層６００７、６００８は、ここでは積層構造としているが、特に単層であっても構わない。
【０１７１】
次いで、図２２(Ｂ)に示すように、レジストによるマスク６００９を形成し、第１のエッチング処理を行う。実施例４においては、積層構造とした導電層の材質による選択比を利用して、異方性エッチングを行ったが、ここでは特にオーバーラップ領域となる領域を設ける必要はないので、通常エッチングにて行えば良い。このとき、ゲート絶縁膜６００６においては、エッチングによって２０[nm]〜５０[nm]程度薄くなった領域が形成される。
【０１７２】
続いて、島状の半導体層にＰ型を付与する不純物元素を添加するための第１のドーピング処理を行う。導電層６０１０〜６０１２を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。Ｐ型を付与する不純物元素としては、ボロン(Ｂ)等が代表的である。ｋじょこでは、ジボラン(Ｂ2Ｈ6)を用いたイオンドープ法で形成し、半導体層中の不純物濃度が２×１０20〜２×１０21[atoms/cm3]となるようにする。
【０１７３】
レジストによるマスクを除去して、図２２(Ｃ)の状態を得る。以後、実施例４における図７(Ｂ)以降の工程に従って作製する。
【０１７４】
なお、本実施例においては、画素および周辺の駆動回路を形成するＴＦＴはＰチャネル型であるので、実施例４で示したＥＬ素子の構成とは逆の構成として形成するのが望ましい。つまり、実施例４にて用いた図７(Ｂ)において、画素電極５０３２を透明電極にて形成し、ＥＬ素子の陽極として用いる。さらにＥＬ層の形成後、ＭｇＡｇ等でなる反射電極を形成し、ＥＬ素子の陰極として用いる。この構成によると、ＥＬ素子において発生した光は、ＴＦＴが形成されている基板側に出射される。
【０１７５】
[実施例６]
実施例４に示した工程において、駆動回路および画素を構成するＴＦＴは、通常のシングルゲート構造を有するＴＦＴであるが、本発明は、図２４(Ｃ)に示すように、活性層を挟んで複数のゲート電極を有する構造のＴＦＴを用いて実施しても良い。以下に、作製工程について説明する。
【０１７６】
コーニング社の＃７０５９ガラスや＃１７３７ガラス等に代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラス等からなる基盤７００１上に、導電性材料でなる導電膜を形成し、パターニングによって、図２４(Ａ)に示すように下部ゲート電極７００２を形成する。下部ゲート電極を構成する材質として、導電性材料であれば特に限定はしないが、代表的にはＴａ、Ｗ等を用いると良い。
【０１７７】
次いで、第１の絶縁膜７００３を形成する。第１の絶縁膜７００３としては、酸化窒化シリコンを用いて１０〜５０[nm]の厚さで形成する。
【０１７８】
第１の絶縁膜７００３を形成した時点での表面は、図２４(Ａ)に示すように、下部ゲート電極７００２に起因した凹凸を有している。以後の作製工程を考えると、この凹凸を平坦化することが望ましい。ここで、平坦化の手法としては、ＣＭＰ(Chemical Mechanical Polishing)を用いる。ＣＭＰとは、研磨対象物の表面に化学的な処理を施すことによって研磨しやすい状態とし、その後機械的な研磨を施すことで、精密な平滑面を得るための研磨方法の１つである。
【０１７９】
第１の絶縁膜７００３の上に、平坦化膜７００４として酸化シリコン膜もしくは酸化窒化シリコン膜を０．５〜１[μm]の厚さに成膜する。平坦化膜７００４に対するＣＭＰの研磨剤(スラリー)には、例えば塩化シリコンガスを熱分解して得られるフュームドシリカ粒子をＫＯＨ添加水溶液に分散したものを用いると良い。ＣＭＰにより、平坦化膜７００４を０．５〜１[μm]程度研磨除去して、表面を平坦化する。
【０１８０】
こうして、図２４(Ｂ)に示すように、表面が平坦化された状態が得られる。以後、実施例４に従ってＴＦＴを形成し、周辺回路および画素を形成すれば良い。
【０１８１】
ここで作製されたＴＦＴは、活性層を挟むようにして重なり合う、ゲート電極と下部ゲート電極とを有する。ここで、スイッチング回路等のように、応答の迅速性が要求される場合には、下部ゲート電極７００２と、ゲート電極７００６との両方に信号を入力するようにして用いる。両ゲート電極に同じ信号が入力されることによって、活性層におけるチャネル領域の空乏化が早く進み、電界効果移動度が上昇して電流能力を高くすることが出来るため、迅速な応答性が期待出来る。
【０１８２】
一方、画素部における駆動用ＴＦＴのように、特性の均一化、またオフリーク電流の低減が要求される場合には、ゲート電極には信号を入力し、下部ゲート電極は、ある一定電位に固定するようにして用いる。このときのある一定電位とは、その電位をＴＦＴのゲート電極に印加したとき、確実にＯＦＦするような電位とする。代表的には、ＴＦＴがＮチャネル型である場合はＶＳＳ等の低電位側電源に、ＴＦＴがＰチャネル型である場合は、ＶＤＤ等の高電位電源に接続すると良い。このようにした場合、下部ゲート電極を持たない構造のＴＦＴに比べ、しきい値電圧のばらつきを低減することが出来る。さらにオフリーク電流の低減も期待出来るため、有効である。
【０１８３】
[実施例７]
本発明は、様々な電子機器に用いられている表示装置の作製に適用が可能である。このような電子機器には、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話等)、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、携帯電話等が挙げられる。それらの一例を図２３に示す。
【０１８４】
図２３(Ａ)はＯＬＥＤディスプレイであり、筐体３００１、支持台３００２、表示部３００３等により構成されている。本発明は、表示部３００３に適用が可能である。
【０１８５】
図２３(Ｂ)はビデオカメラであり、本体３０１１、表示部３０１２、音声入力部３０１３、操作スイッチ３０１４、バッテリー３０１５、受像部３０１６等により構成されている。本発明は、表示部３０１２に適用が可能である。
【０１８６】
図２３(Ｃ)はノート型のパーソナルコンピュータであり、本体３０２１、筐体３０２２、表示部３０２３、キーボード３０２４等により構成されている。本発明は、表示部３０２３に適用が可能である。
【０１８７】
図２３(Ｄ)は携帯情報端末であり、本体３０３１、スタイラス３０３２、表示部３０３３、操作ボタン３０３４、外部インターフェイス３０３５等により構成されている。本発明は、表示部３０３３に適用が可能である。
【０１８８】
図２３(Ｅ)は音響再生装置、具体的には車載用のオーディオ装置であり、本体３０４１、表示部３０４２、操作スイッチ３０４３、３０４４等により構成されている。本発明は表示部３０４２に適用が可能である。また、本実施例では車載用オーディオ装置を例に挙げたが、携帯型もしくは家庭用のオーディオ装置に用いても良い。
【０１８９】
図２３(Ｆ)はデジタルカメラであり、本体３０５１、表示部(Ａ)３０５２、接眼部３０５３、操作スイッチ３０５４、表示部(Ｂ)３０５５、バッテリー３０５６等により構成されている。本発明は、表示部(Ａ)３０５２および表示部(Ｂ)３０５５に適用が可能である。
【０１９０】
図２３(Ｇ)は携帯電話であり、本体３０６１、音声出力部３０６２、音声入力部３０６３、表示部３０６４、操作スイッチ３０６５、アンテナ３０６６等により構成されている。本発明は、表示部３０６４に適用が可能である。
【０１９１】
なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。
【発明の効果】
本発明の発光装置は、単一極性のＴＦＴを用いて画素部および周辺駆動回路を一体形成する。これによって、ドーピング工程の一部を削減し、さらにはマスク枚数も減少することで、歩留まり向上やコスト削減に貢献する。
【０１９２】
さらに、本発明の発光装置は、ブートストラップ法を応用した新規の構造をもって、画素を駆動するための信号の電圧振幅を小さくすることが出来る。これによって、発光装置の低消費電力化に貢献する。
【図面の簡単な説明】
【図１】 本発明の実施形態を示す図。
【図２】 本発明の一実施例を示す図。
【図３】 従来の発光装置の一構成を示す図。
【図４】 従来の発光装置の一構成を示す図。
【図５】 画素部のＴＦＴおよび発光素子の動作を説明する図。
【図６】 本発明の発光装置の作製工程を示す図。
【図７】 本発明の発光装置の作製工程を示す図。
【図８】 上面出射および下面出射の場合の発光装置の画素部断面を示す図。
【図９】 発光装置の駆動に関するタイミングチャートを示す図。
【図１０】 発光装置の駆動に関するタイミングチャートを示す図。
【図１１】 本発明の発光装置の画素駆動時の、各ノードにおける電位を示す図。
【図１２】 本発明の発光装置の画素駆動時の、各ノードにおける電位を示す図。
【図１３】 本発明の発光装置を構成するソース信号線駆動回路の構成図。
【図１４】 シフトレジスタの回路構成図。
【図１５】 シフトレジスタの駆動に関するタイミングチャートを示す図。
【図１６】 バッファの回路構成図。
【図１７】 レベルシフタの回路構成図。
【図１８】 ラッチ回路の回路構成図。
【図１９】 本発明の発光装置を構成するゲート信号線駆動回路の構成図。
【図２０】 本発明の発光装置の全体概略図。
【図２１】 一般的なラッチ回路の構成例を示す図。
【図２２】 本発明の発光装置の作製工程例を示す図。
【図２３】 本発明が適用可能な電子機器の例を示す図。
【図２４】 デュアルゲート型ＴＦＴの断面および作製工程例を示す図。
【発明の属する技術分野】
本発明は、発光装置の構成に関する。本発明は特に、ガラス・プラスチック等の絶縁体上に作製される薄膜トランジスタ(以後、ＴＦＴと表記する)を有するアクティブマトリクス型発光装置の構成に関する。また、発光装置を表示部に用いた電子機器に関する。
【０００２】
【従来の技術】
近年、エレクトロルミネッセンス素子(ＥＬ素子)等を始めとした発光素子を用いた表示装置の開発が活発化してきている。ここで、ＥＬ素子とは、一重項励起子からの発光(蛍光)を利用するものと、三重項励起子からの発光(燐光)を利用するものとの両方を含むものとする。本明細書においては、発光装置の一例として、ＥＬ表示装置を挙げているが、他の発光素子を用いた表示装置も含むものとする。
【０００３】
ＥＬ素子は、一対の電極(陽極と陰極)間に発光層が挟まれる形で構成され、通常、積層構造をとっている。代表的には、イーストマン・コダック・カンパニーのTangらが提案した「正孔輸送層／発光層／電子輸送層」という積層構造が挙げられる。この構造は非常に発光効率が高く、現在研究が進められているＥＬ素子はほとんどこの構造が採用されている。
【０００４】
また、これ以外にも、陽極上に「正孔注入層／正孔輸送層／発光層／電子輸送層」または「正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層」の順に積層する構造がある。本明細書におけるＥＬ素子の構造としては、前記構造のいずれを採用していても良い。また、発光層に対して蛍光性色素等をドーピングしても良い。
【０００５】
本明細書においては、陽極と陰極との間に設けられる全ての層を総称してＥＬ層と呼ぶ。よって、前述の正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層は、全てＥＬ層に含まれ、陽極、ＥＬ層、および陰極で構成される発光素子をＥＬ素子と呼ぶ。
【０００６】
図３(Ａ)に、発光装置の概略図を示す。基板３００の中央部に、画素部３０１が配置されている。画素部３０１の周辺には、ソース信号線を制御するための、ソース信号線駆動回路３０２および、ゲート信号線を駆動するための、ゲート信号線駆動回路３０３が配置されている。図３(Ａ)においては、ゲート信号線駆動回路３０３は画素部３０１の両側に対称配置されているが、いずれか一方のみの片側配置であっても良い。ただし、回路動作の信頼性や効率等を考えると、両側配置とすることが望ましい。
【０００７】
クロック信号、スタートパルス、映像信号等は、フレキシブルプリント基板(Flexible Print Circuit：ＦＰＣ)等を介してソース信号線駆動回路３０２、およびゲート信号線駆動回路３０３へと入力される。
【０００８】
駆動回路の動作について説明する。ゲート信号線駆動回路においては、クロック信号とスタートパルスとに従って、シフトレジスタ３２１によって順次ゲート信号線を選択するパルスが出力される。その後、レベルシフタ３２２によって信号の電圧振幅の変換を受け、バッファ３２３を経由してゲート信号線へと出力され、ある１行のゲート信号線を選択状態とする。
【０００９】
ソース信号線駆動回路においては、クロック信号とスタートパルスとに従って、シフトレジスタ３１１によって順次サンプリングパルスが出力される。第１のラッチ回路３１２においては、サンプリングパルスのタイミングに従って、デジタル映像信号の保持を行う。１水平期間分の動作が完了すると、その後の帰線期間中にラッチパルスが入力され、第１のラッチ回路３１２にて保持されている１行分のデジタル映像信号は、一斉に第２のラッチ回路３１３へと転送され、ゲート信号線を選択するパルスが出力されている行の画素に、１行分同時に画素への書き込みを行う。
【００１０】
続いて、画素部３０１について説明する。画素部３０１において、３１０で示される部分が１画素であり、その回路構成を図３(Ｂ)に示す。図３(Ｂ)において、３５１は、画素に映像信号を書き込む際のスイッチング素子として機能するＴＦＴ(以下、スイッチング用ＴＦＴと表記する)である。このスイッチング用ＴＦＴ３５１には、Ｎチャネル型もしくはＰチャネル型のいずれの極性のものを用いても良い。３５２は、ＥＬ素子３５４に供給する電流を制御するための素子として機能するＴＦＴ(以下、駆動用ＴＦＴと表記する)である。駆動用ＴＦＴ３５２の極性としては、Ｎチャネル型を用いる場合は、ＥＬ素子３５４の一方の電極３５５は陰極とし、駆動用ＴＦＴ３５２の出力電極と接続する。従って、ＥＬ素子３５４の他方の電極３５６は陽極となる。一方、Ｐチャネル型を用いる場合には、ＥＬ素子３５４の一方の電極３５５は陽極とし、駆動用ＴＦＴ３５２の出力電極と接続する。従って、ＥＬ素子３５４の他方の電極３５６は陰極となる。３５３は、駆動用ＴＦＴ３５２のゲート電極に印加する電位を保持するために設けられた保持容量(Ｃｓ)である。ここでは、独立した容量手段として示しているが、保持容量(Ｃｓ)としては、駆動用ＴＦＴ３５２のゲート電極とソース領域、または駆動用ＴＦＴ３５２のゲート電極とドレイン領域との間における容量を利用しても良い。
【００１１】
駆動用ＴＦＴ３５２の極性と、ＥＬ素子３５４の構造との関係について簡単に説明する。図５を参照する。図５(Ａ)はＥＬ素子の画素部の構成を示しており、スイッチング用ＴＦＴ５０１、駆動用ＴＦＴ５０２、ＥＬ素子５０４の接続を模式的に表したものを図５(Ｂ)に示している。
【００１２】
また、本明細書において、回路動作の説明をする際に、ＴＦＴの動作について述べる場合があるが、ＴＦＴがＯＮするとは、ＴＦＴのゲート・ソース間電圧の絶対値が、ＴＦＴのしきい値電圧の絶対値を超え、ＴＦＴのソース領域とドレイン領域とが、チャネル形成領域を通じて導通状態となることをいい、ＴＦＴがＯＦＦするとは、ＴＦＴのゲート・ソース間電圧の絶対値が、ＴＦＴのしきい値電圧の絶対値を下回り、ＴＦＴのソース領域とドレイン領域とが非導通状態となることをいうものとする。
【００１３】
また、本明細書においては、ＴＦＴの接続を説明するのに、「ゲート電極、入力電極、出力電極」と、「ゲート電極、ソース領域、ドレイン領域」とを使い分けている。これは、ＴＦＴの動作を説明する際に、ゲート・ソース間電圧を考える場合が多いが、ＴＦＴのソース領域とドレイン領域とは、ＴＦＴの構造上、明確に区別することが難しいため、信号の入出力を説明する際には、入力電極、出力電極と呼び、ＴＦＴの電極の電位の関係について説明する際は、入力電極と出力電極のうちいずれか一方をソース領域、他方をドレイン領域と呼ぶこととする。
【００１４】
まず、ＥＬ素子５０４において、５０５が陽極、５０６が陰極である場合を考える。今、電極５０５の電位をＶ505、電極５０６の電位をＶ506とすると、ＥＬ素子５０４が発光するためには、両電極間に電位差を与えてやる必要がある。従ってＶ505＞Ｖ506となる。駆動用ＴＦＴ５０２がＮチャネル型である場合に確実にＯＮし、ＥＬ素子５０４の電極間に正常に電圧を印加するには、駆動用ＴＦＴ５０２のゲート電極に印加する電位は、Ｖ505よりもさらに、少なくともＴＦＴ５０２のしきい値分だけは高くする必要がある。つまり、ソース信号線から書き込まれる信号の振幅を広げる必要がある。一方、駆動用ＴＦＴ５０２がＰチャネル型である場合に確実にＯＮし、ＥＬ素子５０４の電極間に正常に電圧を印加するには、駆動用ＴＦＴ５０２のゲート電極に印加する電位は、Ｖ505よりも、少なくともＴＦＴ５０２のしきい値分だけ低くする必要がある。よって、ソース信号線から書き込まれる信号振幅をそれほど広くする必要がない。よって、ＥＬ素子５０４の電極５０５が陽極、５０６が陰極である場合には、駆動用ＴＦＴ５０２にはＰチャネル型を用いるのが望ましい。
【００１５】
続いて、ＥＬ素子５０４において、５０５が陰極、５０６が陽極である場合、ＥＬ素子５０４が発光するためには、両電極間に電位差を与えてやる必要がある。従ってこの場合はＶ505＜Ｖ506となる。駆動用ＴＦＴ５０２がＮチャネル型である場合に確実にＯＮし、ＥＬ素子５０４の電極間に正常に電圧を印加するには、駆動用ＴＦＴ５０２のゲート電極に印加する電位は、Ｖ505よりも、少なくともＴＦＴ５０２のしきい値分だけ高くなっていれば良い。よって、ソース信号線から書き込まれる信号の振幅はそれほど広くする必要がない。一方、駆動用ＴＦＴ５０２がＰチャネル型である場合に確実にＯＮし、ＥＬ素子５０４の電極間に正常に電圧を印加するには、駆動用ＴＦＴ５０２のゲート電極に印加する電位は、Ｖ505よりもさらに、少なくともＴＦＴ５０２のしきい値分だけは低くする必要がある。つまり、ソース信号線から書き込まれる信号の振幅を広げる必要がある。よって、ＥＬ素子５０４の電極５０５が陰極、５０６が陽極である場合には、駆動用ＴＦＴ５０２にはＮチャネル型を用いるのが望ましい。
【００１６】
次に、駆動用ＴＦＴ５０２の極性およびＥＬ素子５０４の構成と、出射方向との関係について述べる。図８(Ａ)は、駆動用ＴＦＴ５０２がＮチャネル型である場合のＥＬ素子５０４の構成を、図８(Ｂ)は、駆動用ＴＦＴ５０２がＰチャネル型である場合のＥＬ素子５０４の構成を断面図で模式的に示したものである。
【００１７】
ＥＬ素子５０４の陰極においては、発光層に電子を注入する能力が求められることから、金属材料を用いることが望ましいため、通常、透明電極を用いる電極は陽極である。従って、図８(Ａ)において、駆動用ＴＦＴはＮチャネル型であり、駆動用ＴＦＴ５０２のソース領域には電流供給線が接続され、ドレイン領域にはＥＬ素子５０４の陰極が接続されている。よって、発光層にて発生した光は、透明電極である陽極側へと出射されるため、出射方向は図のように、ＴＦＴが形成されている基板(以後、ＴＦＴ基板と表記する)とは反対側となる。
【００１８】
一方、図８(Ｂ)において、駆動用ＴＦＴ５０２はＰチャネル型であり、駆動用ＴＦＴ５０２のソース領域には電流供給線が接続され、ドレイン領域にはＥＬ素子５０４の陽極が接続されている。よって、発光層にて発生した光は、透明電極である陽極側へと出射されるため、出射方向は図のように、ＴＦＴ基板側となる。
【００１９】
本明細書においては、図８(Ａ)に示した出射方向を上面出射、図８(Ｂ)に示した出射方向を下面出射と表記する。下面出射の場合、画素部を構成する素子の占める領域が発光面積に影響するのに対し、上面出射の場合は、画素部を構成する素子の占める領域に関係なく光を取り出すことが出来るため、高開口率化に有利である。しかし、図８(Ａ)に示したような上面出射の構成で発光装置を作製する場合、工程上、ＥＬ層の形成後、透明電極を用いて陽極を形成する必要があるが、この工程でＥＬ層にダメージを与えやすく、このような工程が現在では困難であるため、一般的には図８(Ｂ)に示したような下面出射の構成が採用されている。
【００２０】
次に、発光装置の駆動方法について説明する。
【００２１】
発光装置を用いて多階調を表現する場合、アナログ階調方式とデジタル階調方式が挙げられる。前者のアナログ階調の場合は、ＥＬ素子を流れる電流をアナログ的に制御して輝度を制御し、階調を得る方式であるが、画素部を構成するＴＦＴの特性の微小なばらつきが、ＥＬの輝度のばらつきに大きく影響する。つまり、駆動用ＴＦＴ１０２の特性がばらつくと、異なる駆動用ＴＦＴのゲート電極に、同じ電位を与えた場合にも、両者におけるソース・ドレイン間電流の値が異なる。すなわち、ＥＬ素子を流れる電流の値が異なるため、輝度にばらつきが生ずる。
【００２２】
このような、画素を構成する素子の特性ばらつきが画質に影響しにくい方式として、デジタル階調方式がある。デジタル階調方式においては、ＥＬ素子はＯＮ状態(その輝度がほぼ１００％である状態)と、ＯＦＦ状態(その輝度がほぼ０％である状態)の２つの状態のみによって駆動されている。つまり、駆動用ＴＦＴのソース・ドレイン間電流のばらつきがあっても、ＥＬ素子の輝度のばらつきを判別しにくい駆動方式といえる。
【００２３】
しかしながら、デジタル階調方式の場合、このままでは２階調しか表示できないため、別の方式と組み合わせて多階調化を実現する技術が複数提案されている。
【００２４】
多階調化を実現する方式の１つとして、デジタル階調方式と時間階調方式とを組み合わせる方式が挙げられる。時間階調方式とは、ＥＬ素子が発光している時間を制御することにより、階調表現を行う方式である。具体的には、１フレーム期間を、長さの異なる複数のサブフレーム期間に分割し、各期間でのＥＬ素子の発光、非発光を選択することで、１フレーム期間内で発光した時間の長さの差をもって階調を表現する。
【００２５】
デジタル階調方式と時間階調方式とを組み合わせる方式として、特開２００１−５４２６号にて公開されている方式について述べる。ここでは例として、３ビット階調表現の場合を挙げて説明する。
【００２６】
図９(Ａ)〜(Ｃ)を参照する。通常、液晶ディスプレイやＥＬディスプレイ等の表示装置においては、フレーム周波数は６０[Ｈｚ]程度である。つまり、図９(Ａ)に示すように、１秒間に６０回程度、画面の描画が行われる。これにより、人間の眼にフリッカ(画面のちらつき)を感じさせないようにすることが出来る。このとき、画面の描画を１回行う期間を１フレーム期間と呼ぶ。
【００２７】
特開２００１−５４２６号にて公開されている時間階調方式においては、１フレーム期間を複数のサブフレーム期間に分割する。このときの分割数は、階調ビット数に等しい。つまり、ここでは３ビット階調であるから、３つのサブフレーム期間ＳＦ１〜ＳＦ３に分割している。
【００２８】
さらに、各サブフレーム期間は、アドレス(書き込み)期間Ｔａと、サステイン(発光)期間Ｔｓとを有する。アドレス(書き込み)期間とは、画素にデジタル映像信号を書き込む期間であり、各サブフレーム期間での長さは等しい。サステイン(発光)期間とは、アドレス(書き込み)期間において画素に書き込まれたデジタル映像信号に基づいて、ＥＬ素子が発光する期間である。このとき、サステイン(発光)期間ＳＦ１〜ＳＦ３は、その長さの比をＴｓ１：Ｔｓ２：Ｔｓ３＝４：２：１としている。つまり、ｎビット階調を表現する際は、ｎ個のサステイン(発光)期間の長さの比は、２n-1：２n-2：・・・：２1：２0としている。そして、どのサステイン(発光)期間でＥＬ素子が発光するかによって、１フレーム期間あたり、各画素が発光する期間の長さが決定し、これによって階調表現を行う。つまり、図９(Ｂ)においては、サステイン(発光)期間Ｔｓ１〜Ｔｓ３のそれぞれにおいて、発光、非発光のいずれかの状態をとることによって、その合計発光時間の長短を利用して、輝度０％、１４％、２８％、４３％、５７％、７１％、８６％、１００％の８階調を表現することが出来る。Ｔｓ１が発光し、Ｔｓ２、Ｔｓ３が発光しない場合、その輝度は５７％であり、Ｔｓ１とＴｓ３が発光し、Ｔｓ２が発光しない場合、その輝度は７１％となる。つまり、アナログ階調方式では、７１％の輝度を得たい場合は、それに則した電圧等によって制御し、１フレーム期間全体に渡って７１％の輝度を保持するのに対し、時間階調方式の場合は、１００％の輝度で、全体の発光期間のうち７１％の長さで発光することによって同様の階調を表現する。
【００２９】
具体的に動作について説明する。引き続き図９(Ａ)〜(Ｃ)と、図３(Ｂ)とを参照する。まず、ゲート信号線に選択パルスが入力されると、スイッチング用ＴＦＴ３５１がＯＮする。次に、ソース信号線より、デジタル映像信号が入力され、その電位によって駆動用ＴＦＴ３５２のＯＮ、ＯＦＦが制御され、さらに保持容量３５３において、その電荷が保持される。このとき、駆動用ＴＦＴ３５２がＯＮしてもＥＬ素子３５４の陽極(陰極)３５５と陰極(陽極)３５６との間には電圧が加わらないようにするなどして、発光しないようにしている。方法としては、陰極(陽極)３５６の電位を、陽極(陰極)３５５の電位、すなわち電流供給線(Ｃｕｒｒｅｎｔ)の電位と等しくしておくなどがある。陰極(陽極)３５６は、通常は全画素で短絡されているため、この動作は全画素で同時に行われる。
【００３０】
１行目〜最終行まで、書き込み動作が完了した時点でアドレス(書き込み)期間が終了し、全画素が同時にサステイン(発光)期間に移る。ＥＬ素子３５４の陽極(陰極)３５５と陰極(陽極)３５６との間に電圧が加わり、電流が流れることによって発光する。
【００３１】
以上の動作を全てのサブフレーム期間で行うことにより、１フレーム期間を構成する。この方法によると、表示階調数を増やしたい場合は、サブフレーム期間の分割数を増やせば良い。また、サブフレーム期間の順序は、図９(Ｂ)(Ｃ)に示すように、必ずしも上位ビット→下位ビットといった順序である必要はなく、１フレーム期間中、ランダムに並んでいても良い。さらに各フレーム期間内で、その順序が変化しても良い。このような駆動方法を、表示期間分離駆動(Display-Period-Separated Driving：ＤＰＳ駆動)と呼んでいる。
【００３２】
ところで、前記ＤＰＳ駆動による問題点として、デューティー比(画素が発光して階調表示を行う期間／１フレーム期間)の低下が挙げられる。アドレス(書き込み)期間とサステイン(発光)期間とが分割されているため、１フレーム期間内で無条件に発光しない期間が存在し、結果として輝度が全体的に低く感じられることになる。
【００３３】
ｍ行目のゲート信号線に接続されている画素においては、図９(Ｄ)に示すように、ある１つのサブフレーム期間において、ゲート信号線が選択されている期間９０２において画素へのデジタル映像信号の書き込みが行われ、サステイン(発光)期間９０４で発光する。ここで、アドレス(書き込み)期間は、９０１、９０２、９０３で示される期間の合計である。ここで、９０１は、１行目〜ｍ−１行目においてデジタル映像信号の書き込みが行われている期間であり、９０３は、ｍ＋１行目〜最終行においてデジタル映像信号の書き込みが行われている期間である。つまり、ｍ行目のゲート信号線に接続されている画素においては、アドレス(書き込み)期間において９０１、９０３で表される期間は書き込みも発光も行わない、いわゆる「待ち」の期間となっている。
【００３４】
アドレス(書き込み)期間は、各サブフレーム期間において設けられているため、多階調化を実現しようとすると、その分アドレス(書き込み)期間も増加する。従って、前述の「待ち」の期間も増加し、さらにデューティー比の低下を招くことになる。
【００３５】
そこで、このような問題点を解決するための方法として、図９(Ｅ)に示すように、アドレス(書き込み)期間とサステイン(発光)期間とを分離せず、ある行のゲート信号線に接続された画素において、デジタル映像信号の書き込みが完了した後、直ちに発光を開始する方法が挙げられる。この方法によると、図９(Ｆ)に示すように、ｍ行目のゲート信号線に接続された画素は、ｍ行目以外のゲート信号線に接続された画素においてデジタル映像信号の書き込みを行っている期間も発光させることが出来るため、前述のデューティー比低下の問題を解決することが出来る。
【００３６】
しかしながら、この方法は多階調化を考えると他の問題が生ずる。
【００３７】
図１０(Ａ)(Ｂ)は、前述のＤＰＳ駆動により、５ビット階調を表現する場合の１フレーム期間の分割例である。３ビットの場合よりも、サブフレーム期間の分割数が増加した分、アドレス(書き込み)期間が増加し、サステイン期間が短い。よって３ビット階調の場合と比べて、デューティー比が低下しているのがわかる。一方、図１０(Ｃ)に示すように、アドレス(書き込み)期間とサステイン(発光)期間とを分離しない方法によって駆動し、デューティー比の低下を防ぐ場合を考える。ここで、各サブフレーム期間のサステイン期間Ｔｓ１〜Ｔｓ５は、その長さの比をＴｓ１：Ｔｓ２：Ｔｓ３：Ｔｓ４：Ｔｓ５＝２4：２3：２2：２1：２0＝１６：８：４：２：１としている。
【００３８】
ここで、図１０(Ｂ)に戻り、ＳＦ５に着目する。ＳＦ５においては、アドレス(書き込み)期間よりもサステイン(発光)期間の方が短いことがわかる。従って、アドレス(書き込み)期間とサステイン(発光)期間とを分離しない駆動方法によって駆動する場合、異なるサブフレーム期間のアドレス(書き込み)期間が重複する期間が生ずる。図１０(Ｃ)においては、ＳＦ５において、最終行の書き込みが完了する前に、１行目ではすでにサステイン(発光)期間が終了し、次の書き込みが開始されている。つまり、異なる２行のゲート信号線が同時に選択されることになり、正常な信号の書き込みが出来なくなる。
【００３９】
このような問題を解決するため、図４に示すような表示装置が、特願２０００−８６９６８号において提案されている。図４(Ａ)に示す表示装置は、先に図３(Ａ)にて示した表示装置とほぼ同様であるが、画素部４０１の左右に、書き込み用ゲート信号線駆動回路４１１と、消去用ゲート信号線駆動回路４１２とを有する点が異なる。
【００４０】
図４(Ａ)に示した表示装置において、４１０で示された１画素の回路構成を図４(Ｂ)に示す。図３(Ｂ)にて示した画素との相違は、消去用ゲート信号線と消去用ＴＦＴ４５７とを有する点である。
【００４１】
このような表示装置を用いて、前述の異なるアドレス(書き込み)期間が重複する問題を解決する。
【００４２】
動作について説明する。説明に際し、図４(Ｂ)および図１０(Ａ)〜(Ｄ)を参照する。まず、書き込み用ゲート信号線が選択され、スイッチング用ＴＦＴ４５１がＯＮする。次に、ソース信号線より、デジタル映像信号が入力され、その電位によって駆動用ＴＦＴ４５２のＯＮ、ＯＦＦが制御され、さらに保持容量４５３において、その電荷が保持される。デジタル映像信号の書き込みが完了した行においては、直ちにサステイン(発光)期間へと移る。
【００４３】
ここで、図１０(Ｃ)(Ｄ)に示すように、アドレス(書き込み)期間よりも短いサステイン(発光)期間を有するサブフレーム期間においては、サステイン(発光)期間の終了後、直ちに次のアドレス期間が開始しないよう、消去期間(Ｔｒ５)を設ける。消去期間においてはＥＬ素子４５４は発光しない。この消去期間(Ｔｒ５)は、消去用ゲート信号線が選択されることによって消去用ＴＦＴ４５７がＯＮし、保持容量４５３に保持されていた電荷を開放する。よって駆動用ＴＦＴ４５２を流れる電流が停止し、ＥＬ素子４５４が発光を停止する。
【００４４】
このときの消去期間の長さは、１行目のアドレス(書き込み)期間が終了した後、最終行のアドレス(書き込み)期間が終了するまでの長さとなる。
【００４５】
このように、消去期間を設けることによってデューティー比を高くし、かつアドレス(書き込み)期間の不正な重複を防ぐことによって多階調化を実現する。このような駆動方法を、ＤＰＳ駆動に対して、並行消去走査駆動法(Simultaneous-Erasing-Scan Driving：ＳＥＳ駆動)と呼ぶ。
【００４６】
ここで、ＳＥＳ駆動とはすなわち、厳密には書き込みと消去が並行して行われるという意味を含んでいるが、本明細書においては、アドレス(書き込み)期間とサステイン(発光)期間とを分離したＤＰＳ駆動に対して、それらを分離していない駆動方法という意味を含んでＳＥＳ駆動と呼んでいる。よって、図９(Ｅ)(Ｆ)に示したように、消去期間を特に持たない場合についても、ＳＥＳ駆動に含むものとしている。
【００４７】
【発明が解決しようとする課題】
ところで、絶縁体上にＴＦＴを形成して作製される表示装置においては、その工程が複雑な点が、歩留まり低下とコスト上昇を招いている。従って、可能な限り工程を簡略化することが、コスト低減への主たる課題である。そこで、画素部および周辺の駆動回路(ソース信号線駆動回路およびゲート信号線駆動回路等)を、単極性のＴＦＴのみによって構成することを考える。
【００４８】
ここで、画素および駆動回路の動作電圧について再び考える。ここで再び図５を参照する。図５(Ａ)はＥＬ素子の画素部の構成を示しており、スイッチング用ＴＦＴ５０１、駆動用ＴＦＴ５０２、ＥＬ素子５０４の接続を模式的に表したものを図５(Ｂ)に示している。
【００４９】
駆動用ＴＦＴ５０２がＰチャネル型である場合、ＥＬ素子の電極５０５が陽極、５０６が陰極であるのが望ましいことは前述の通りである。ここで、駆動用ＴＦＴ５０２の極性に対するスイッチング用ＴＦＴ５０１の極性について考える。まず、駆動用ＴＦＴ５０２がＰチャネル型である場合、駆動用ＴＦＴ５０２がＯＮする条件は、駆動用ＴＦＴ５０２のゲート・ソース間電圧ＶGS2の絶対値が、駆動用ＴＦＴ５０２のしきい値電圧の絶対値を上回ることである。すなわち、ソース信号線より入力されるデジタル映像信号のＬｏ電位(ここでは、デジタル映像信号の電位がＬｏ電位のとき、ＥＬ素子が発光するとする)が、駆動用ＴＦＴ５０２のソース領域の電位に対して、しきい値分以上低いことである。
【００５０】
このとき、スイッチング用ＴＦＴ５０１が駆動用ＴＦＴ５０２と同極性、すなわちＰチャネル型である場合、スイッチング用ＴＦＴ５０１がＯＮする条件は、スイッチング用ＴＦＴ５０１のゲート・ソース間電圧ＶGS1の絶対値が、スイッチング用ＴＦＴ５０１のしきい値電圧の絶対値を上回ることである。すなわち、ゲート信号線を選択状態とするパルスのＬｏ電位(ここでは、スイッチング用ＴＦＴ５０１がＰチャネル型でああることから、ゲート信号線にＬｏ電位が入力されたとき、選択状態となるものとする)が、スイッチング用ＴＦＴ５０１のソース領域の電位に対して、しきい値分以上低いことである。よって、ソース信号線の電圧振幅に対し、ゲート信号線側の電圧振幅をより広くする必要がある。これは、ゲート信号線駆動回路の動作電圧を高くすることを意味する。
【００５１】
これはスイッチング用ＴＦＴ５０１と駆動用ＴＦＴ５０２がＮチャネル型である場合にも同様のことが言える。従って、消費電力を考えた場合、画素部のＴＦＴはＮチャネル型とＰチャネル型の両方を用いて構成するのが望ましいことになる。
【００５２】
以上のことから、従来の方法で、単極性のＴＦＴによって画素部と駆動回路を構成しようとすると、工程削減が実現する反面、消費電力の増加を招く。
【００５３】
本発明は前述の課題を鑑見てなされたものであり、単一極性のＴＦＴによって画素部と駆動回路を構成することによって工程を削減し、かつ消費電力を低く抑えることを実現した発光装置を提供することを目的とする。
【００５４】
【課題を解決するための手段】
従来の構成の画素においては、スイッチング用ＴＦＴのソース領域に入力される信号、すなわちソース信号線に出力される信号の電圧振幅よりも、スイッチング用ＴＦＴのゲート電極に入力される信号、すなわちゲート信号線を選択する信号の電圧振幅を大きく取る必要があった。
【００５５】
ここで、ソース信号線に出力される信号の電圧振幅と、ゲート信号線を選択する信号の電圧振幅とが等しい場合について考える。再び図５を参照する。
【００５６】
ソース信号線に出力される信号の電圧振幅と、ゲート信号線を選択する信号の電圧振幅とが等しいときには、ソース信号線からある電位を持った信号が入力されると、駆動用ＴＦＴ５０２のゲート電極の電位は、ソース信号線から入力された信号の電位から、スイッチング用ＴＦＴ５０１のしきい値を引いた電位まで上昇する。従って、駆動用ＴＦＴ５０２のゲート電極の電位は、入力された信号の電圧振幅に対し、スイッチング用ＴＦＴのしきい値分だけ低い電位となることになる。
【００５７】
そこで本発明においては、スイッチング用ＴＦＴの出力電極と、駆動用ＴＦＴのゲート電極との間に、電圧補償回路を設ける。電圧補償回路は、ブートストラップ回路を応用したものであり、スイッチング用ＴＦＴを通過することによって減衰した、信号の電圧振幅を、正常な振幅に戻す機能を有している。これにより、ソース信号線に出力される信号の電圧振幅と、ゲート信号線を選択する信号の電圧振幅を等しくした場合にも、画素は正常な動作が可能となる。従って、ゲート信号線駆動回路の駆動電圧を下げることが可能となり、表示装置の低消費電力化に貢献する。
【００５８】
本発明の電圧補償回路を有する画素を用いて、発光装置の画素部を構成し、かつ周辺の駆動回路を、画素部を構成するＴＦＴと同一極性のＴＦＴを用いて構成することによって、前述の課題を解決する。
【００５９】
【発明の実施の形態】
図１に、本発明の電圧補償回路を有する画素の構成について示す。図１(Ａ)に示すとおり、スイッチング用ＴＦＴ１０１、駆動用ＴＦＴ１０２、ＥＬ素子１０４、ソース信号線(Ｓ)、ゲート信号線(Ｇ)、電流供給線(Ｃｕｒｒｅｎｔ)については従来と同様に有している。本発明の画素は、スイッチング用ＴＦＴ１０１の出力電極と、駆動用ＴＦＴ１０２のゲート電極との間に、電圧補償回路１１０を有している点を特徴としている。
【００６０】
図１(Ｂ)は、電圧補償回路１１０の構成を含む回路図である。電圧補償回路１１０は、第１のＴＦＴ１５１、第２のＴＦＴ１５２、第３のＴＦＴ１５３、第１の容量１５４および第２の容量１５５を有する。また、Ｇ(ｍ)はｍ行目に走査されるゲート信号線、Ｇ(ｍ−１)は、ｍ−１行目に走査されるゲート信号線である。
【００６１】
第１の容量１５４と、第２の容量１５５とは、直列に配置される。第１の容量１５４の第１の電極は、スイッチング用ＴＦＴ１０１の出力電極と接続され、第１の容量１５４の第２の電極は、第２の容量１５５の第１の電極と接続され、第２の容量１５５の第２の電極は、電流供給線と接続されている。
【００６２】
第１のＴＦＴ１５１のゲート電極は、ゲート信号線Ｇ(ｍ−１)と接続され、入力電極は、ゲート信号線Ｇ(ｍ)と接続され、出力電極は、スイッチング用ＴＦＴ１０１の出力電極と接続されている。
【００６３】
第２のＴＦＴ１５２のゲート電極は、ゲート信号線Ｇ(ｍ−１)と接続され、入力電極は、ゲート信号線Ｇ(ｍ)と接続され、出力電極は、第１の容量１５４の第２の電極および、第２の容量１５５の第１の電極と接続されている。
【００６４】
第３のＴＦＴ１５３のゲート電極は。スイッチング用ＴＦＴ１５１の出力電極と接続され、入力電極は、電流供給線と接続され、出力電極は、第１の容量１５４の第２の電極および、第２の容量１５５の第１の電極と接続されている。
【００６５】
なお、画素を構成するＴＦＴ１０１、１０２、１５１〜１５３は全て同一極性のＴＦＴを用いており、その極性はＮチャネル型でもＰチャネル型でも良い。
【００６６】
回路の動作について説明する。ここでは、画素を構成するＴＦＴは全てＮチャネル型である場合を例とする。入力される信号の振幅は、ソース信号線から入力される信号、ゲート信号線を選択する信号ともにＶＤＤ(Ｈｉ)−ＶＳＳ(Ｌｏ)とする。さらに、初期状態として、ソース信号線(Ｓ)、ゲート信号線(Ｇ)の電位はともにＶＳＳであり、電流供給線(Ｃｕｒｒｅｎｔ)の電位はＶＤＤとする。
【００６７】
また、ＴＦＴのしきい値は、一律ＶｔｈＮとする。また、図１１(Ａ)〜(Ｄ)は、図１に示した本発明の回路の動作を説明するためのタイミングチャートである。(Ａ)はｍ−１行目のゲート信号線(Ｇ(ｍ−１))の電位、(Ｂ)はｍ行目のゲート信号線(Ｇ(ｍ))の電位、(Ｃ)はソース信号線(Ｓ(ｎ))の電位、(Ｄ)は駆動用ＴＦＴ１０２のゲート電極の電位を示す。また、ｍ行目のゲート信号線(Ｇ(ｍ))が選択されてから、再びｍ行目のゲート信号線(Ｇ(ｍ))が選択されるまでの期間１１０１が、図９(Ｆ)に示したサブフレーム期間にあたり、１１０２で示される期間が１水平期間である。動作の説明には図１および図１１を用いる。
【００６８】
ｍ−１行目のゲート信号線(Ｇ(ｍ−１))が選択されてＨｉ電位となり、ｍ−１行目の画素にデジタル映像信号の書き込みが行われているとき、ｍ行目の画素においては、第１のＴＦＴ１５１および第２のＴＦＴ１５２のゲート電極にＨｉ電位が入力されてＯＮし、第１の容量１５４の両電極はｍ行目のゲート信号線の電位、すなわちＶＳＳに等しくなる。同時に駆動用ＴＦＴ１０２のゲート電極の電位もＶＳＳとなる。
【００６９】
続いてｍ−１行目のゲート信号線(Ｇ(ｍ−１))が非選択となって電位がＬｏ電位となり、第１のＴＦＴ１５１および第２のＴＦＴ１５２がＯＦＦする。ｍ行目のゲート信号線(Ｇ(ｍ))が選択されてＨｉ電位となってスイッチング用ＴＦＴ１０１がＯＮし、このときのソース信号線(Ｓ(ｎ))の電位、すなわちデジタル映像信号が駆動用ＴＦＴ１０２のゲート電極に入力されてＯＮする。同時に、第３のＴＦＴ１５３のゲート電極にも同様にデジタル映像信号が入力されてＯＮする。
【００７０】
ここで、駆動用ＴＦＴ１０２および第３のＴＦＴ１５３のゲート電極の電位が、(ＶＤＤ−ＶｔｈＮ)となったところで、スイッチング用ＴＦＴ１０１のゲート・ソース間電圧は、しきい値ＶｔｈＮに等しくなり、結果、スイッチング用ＴＦＴ１０１はＯＦＦする。よって、駆動用ＴＦＴ１０２のゲート電極および第３のＴＦＴ１５３のゲート電極は、一旦浮遊状態となる。
【００７１】
一方、第３のＴＦＴ１５３がＯＮしたことにより、第３のＴＦＴ１５３の出力電極側の電位が上昇する。このとき、第３のＴＦＴ１５３の出力電極と、駆動用ＴＦＴ１０２のゲート電極との間には、第１の容量１５４による容量結合が存在する。駆動用ＴＦＴ１０２のゲート電極は浮遊状態となっているため、第３のＴＦＴ１５３の出力電極の電位上昇に伴い、駆動用ＴＦＴ１０２のゲート電極の電位も、(ＶＤＤ−ＶｔｈＮ)から再び上昇し、ＶＤＤよりも高い電位となる。正確には、(ＶＤＤ＋ＶｔｈＮ)よりも高い電位となる。
【００７２】
この結果、スイッチング用ＴＦＴ１０１を通過して、一度ＶｔｈＮだけ減衰したデジタル映像信号は、電圧補償回路によってその振幅補償を受け、駆動用ＴＦＴ１０２のゲート電極に印加される。よって、駆動用ＴＦＴ１０２は正常にＯＮし、所望のドレイン電流を得ることが出来る。
【００７３】
以後、容量１５４、１５５によって、駆動用ＴＦＴ１０２のゲート電極に印加する電位が保持されて電流が流れ、ＥＬ素子１０４が発光する。次のサブフレーム期間において、ｍ−１行目のゲート信号線(Ｇ(ｍ−１))が選択されると、第１のＴＦＴ１５１および第２のＴＦＴ１５２がＯＮして、駆動用ＴＦＴ１０２のゲート電極の電位は、ｍ行目のゲート信号線(Ｇ(ｍ))の電位と等しく(すなわちＬｏ電位に)なる。
【００７４】
ここで、第１の容量１５４、第２の容量１５５について付記する。
【００７５】
第１の容量１５４は、第３のＴＦＴ１５３の出力電極とゲート電極間に配置され、その容量結合を利用して駆動用ＴＦＴ１０２のゲート電極電位を上昇させるために用いられる容量であり、第２の容量１５５は、第１の容量１５４と直列配置され、電位が安定している電流供給線と、駆動用ＴＦＴ１０２の間を容量結合して、駆動用ＴＦＴ１０２のゲート電極の電位を保持するために用いられる容量である。
【００７６】
ここで、第２の容量１５５のもう１つの機能として、電圧補償回路のブートストラップを正常に機能させるための負荷として用いている点を付記しておく。この負荷がない場合、第３のＴＦＴ１５３のゲート電極の電位が、ソース信号線からのデジタル映像信号の入力によって上昇をはじめると、容量結合によって直ちに第３のＴＦＴ１５３の出力電極の電位が上昇する。この動作が起こった場合、先に述べたブートストラップが正常に働かなくなることがあるため、第２の容量１５５を配置することによって、第３のＴＦＴ１５３のゲート電極の電位の上昇に対し、第３のＴＦＴ１５３の出力電極の、容量結合による電位上昇を遅延させる。このようにすると、第３のＴＦＴの出力電極の電位上昇は、第３のＴＦＴ１５３自身がＯＮして流れるドレイン電流によるものが支配的となり、ブートストラップを正常に働かせることが出来る。
【００７７】
以上の方法により、通常、ソース信号線に入力されるデジタル映像信号の電圧振幅よりも大きい電圧振幅が必要であったゲート信号線選択パルスを、デジタル映像信号と同等の電圧振幅にすることが可能となる。よって、ゲート信号線駆動回路側の消費電力を低減することが可能となる。
【００７８】
また、本発明によると、容量結合によって上昇する駆動用ＴＦＴ１０２のゲート電極電位はＶＤＤよりも高くなる。この電位は、ＶＤＤ＋ＶｔｈＮまで上昇すれば良いので、容量結合に伴う電位上昇分の見積もりを詳細に行うことによって、さらにゲート信号線選択パルスの電圧振幅を小さくすることも可能である。
【００７９】
なお、ここで示した動作の場合、電流供給線の電位は高くしておくことが動作上望ましいため、ＥＬ素子１０４の電極の向きは、１０５を陽極、１０６を陰極とするのが望ましい。この場合、従来例にて述べたのとは逆に、Ｎチャネル型ＴＦＴによって構成した場合には下面出射、Ｐチャネル型ＴＦＴによって構成した場合には上面出射となる。
【００８０】
【実施例】
以下に、本発明の実施例について記載する。
【００８１】
[実施例１]
本実施例においては、消去用の機構を付加した構成の画素を用いて、消去期間を含むＳＥＳ駆動を行う例について説明する。
【００８２】
図２に、本実施例の消去用の機構を有する画素の構成について示す。図２(Ａ)に示すとおり、スイッチング用ＴＦＴ２０１、駆動用ＴＦＴ２０２、ＥＬ素子２０４、ソース信号線(Ｓ)、ゲート信号線(Ｇ)、電流供給線(Ｃｕｒｒｅｎｔ)については従来と同様に有し、電圧補償回路２１０も、実施形態と同様に有している。本実施例では、ゲート信号線(Ｇ)の他に、消去用ゲート信号線(Ｇｅ)を有している。なお、本実施例においては、消去用ゲート信号線に対し、通常のゲート信号線を、書き込み用ゲート信号線と表記する。
【００８３】
図２(Ｂ)は、電圧補償回路２１０の構成を含む回路図である。電圧補償回路２１０は、第１のＴＦＴ２５１、第２のＴＦＴ２５２、第３のＴＦＴ２５３、第１の容量２５４、第２の容量２５５を有する。また、Ｇ(ｍ)はｍ行目に走査される書き込み用ゲート信号線、Ｇ(ｍ−１)は、ｍ−１行目に走査される書き込み用ゲート信号線である。Ｇｅ(ｍ)はｍ行目に走査される消去用ゲート信号線である。
【００８４】
第１の容量２５４と、第２の容量２５５とは、直列に配置される。第１の容量２５４の第１の電極は、スイッチング用ＴＦＴ２０１の出力電極と接続され、第１の容量２５４の第２の電極は、第２の容量２５５の第１の電極と接続され、第２の容量２５５の第２の電極は、電流供給線と接続されている。
【００８５】
第１のＴＦＴ２５１のゲート電極は、書き込み用ゲート信号線Ｇ(ｍ−１)と接続され、入力電極は、書き込み用ゲート信号線Ｇ(ｍ)と接続され、出力電極はスイッチング用ＴＦＴ２０１の出力電極と接続されている。
【００８６】
第２のＴＦＴ２５２のゲート電極は、書き込み用ゲート信号線Ｇ(ｍ−１)と接続され、入力電極は、書き込み用ゲート信号線Ｇ(ｍ)と接続され、出力電極は第１の容量２５４の第２の電極および、第２の容量２５５の第１の電極と接続されている。
【００８７】
第３のＴＦＴ２５３のゲート電極は、スイッチング用ＴＦＴ２０１の出力電極と接続され、入力電極は、消去用ゲート信号線Ｇｅ(ｍ)と接続され、出力電極は、第１の容量２５４の第２の電極および、第２の容量２５５の第１の電極と接続されている。
【００８８】
なお、画素を構成するＴＦＴ２０１、２０２、２５１〜２５３は全て同一極性のＴＦＴを用いており、その極性はＮチャネル型でもＰチャネル型でも良い。
【００８９】
回路の動作について説明する。ここでは、画素を構成するＴＦＴは全てＮチャネル型である場合を例とする。入力される信号の振幅は、ソース信号線から入力される信号、書き込み用ゲート信号線を選択する信号、消去用ゲート信号線を選択する信号ともにＶＤＤ(Ｈｉ)−ＶＳＳ(Ｌｏ)とする。さらに、初期状態として、ソース信号線(Ｓ)、ゲート信号線(Ｇ)の電位はともにＶＳＳであり、電流供給線(Ｃｕｒｒｅｎｔ)、消去用ゲート信号線の電位はともにＶＤＤとする。
【００９０】
また、ＴＦＴのしきい値は、一律ＶｔｈＮとする。また、図１２(Ａ)〜(Ｅ)は、図２に示した本発明の回路の動作を説明するためのタイミングチャートである。(Ａ)はｍ−１行目のゲート信号線(Ｇ(ｍ−１))の電位、(Ｂ)はｍ行目の書き込み用ゲート信号線(Ｇ(ｍ))の電位、(Ｃ)はソース信号線(Ｓ(ｎ))の電位、(Ｄ)は駆動用ＴＦＴ２０２のゲート電極の電位、(Ｅ)は消去用ゲート信号線の電位を示す。また、ｍ行目の書き込み用ゲート信号線(Ｇ(ｍ))が選択されてから、再びｍ行目の書き込み用ゲート信号線(Ｇ(ｍ))が選択されるまでの期間１２０１が、図９(Ｆ)に示したサブフレーム期間にあたり、１２０２で示される期間が１水平期間である。動作の説明には図２および図１２を用いる。
【００９１】
ｍ−１行目のゲート信号線(Ｇ(ｍ−１))が選択されてＨｉ電位となり、ｍ−１行目の画素にデジタル映像信号の書き込みが行われているとき、ｍ行目の画素においては、第１のＴＦＴ２５１および第２のＴＦＴ２５２のゲート電極にＨｉ電位が入力されてＯＮし、第１の容量２５４の両電極はｍ行目のゲート信号線の電位、すなわちＶＳＳに等しくなる。同時に駆動用ＴＦＴ２０２のゲート電極の電位もＶＳＳとなる。
【００９２】
続いてｍ−１行目のゲート信号線(Ｇ(ｍ−１))の選択期間が終了してその電位がＬｏ電位となり、第１のＴＦＴ２５１および第２のＴＦＴ２５２がＯＦＦする。ｍ行目のゲート信号線が選択されてＨｉ電位となってスイッチング用ＴＦＴ２０１がＯＮし、このときのソース信号線(Ｓ(ｎ))の電位、すなわちデジタル映像信号が駆動用ＴＦＴ２０２のゲート電極に入力されてＯＮする。同時に、第３のＴＦＴ２５３のゲート電極にも同様にデジタル映像信号が入力されてＯＮする。
【００９３】
ここで、駆動用ＴＦＴ２０２および第３のＴＦＴ２５３のゲート電極の電位は、(ＶＤＤ−ＶｔｈＮ)となったところで、スイッチング用ＴＦＴ２０１のゲート・ソース間電圧は、しきい値ＶｔｈＮに等しくなり、結果、スイッチング用ＴＦＴ２０１はＯＦＦする。よって、駆動用ＴＦＴ２０２のゲート電極および第３のＴＦＴ２５３のゲート電極は、一旦浮遊状態となる。
【００９４】
一方、第３のＴＦＴ２５３がＯＮしたことにより、第３のＴＦＴ２５３の出力電極側の電位が上昇する。このとき、第３のＴＦＴ２５３の出力電極と、駆動用ＴＦＴ２０２のゲート電極との間には、第１の容量２５４による容量結合が存在する。駆動用ＴＦＴ２０２のゲート電極は浮遊状態となっているため、第３のＴＦＴ２５３の出力電極の電位上昇に伴い、駆動用ＴＦＴ２０２のゲート電極の電位も、(ＶＤＤ−ＶｔｈＮ)から再び上昇し、ＶＤＤよりも高い電位となる。正確には、(ＶＤＤ＋ＶｔｈＮ)よりも高い電位となる。
【００９５】
この結果、スイッチング用ＴＦＴ２０１を通過して、一度ＶｔｈＮだけ減衰したデジタル映像信号は、電圧補償回路によってその振幅補償を受け、駆動用ＴＦＴ２０２のゲート電極に印加される。よって、駆動用ＴＦＴ２０２は正常にＯＮし、所望のドレイン電流を得ることが出来る。
【００９６】
以後、容量２５４、２５５によって、駆動用ＴＦＴ２０２のゲート電極に印加される電位が保持されて電流が流れ、ＥＬ素子２０４が発光する。
【００９７】
続いて、消去期間を有するサブフレーム期間においては、ｍ行目の消去用ゲート信号線(Ｇｅ(ｍ))の電位がＬｏ電位となり、第３のＴＦＴ２５３の入力電極側の電位が降下する。同時に、第１の容量２５４による容量結合によって、駆動用ＴＦＴ２０２のゲート電極の電位も降下する。結果、駆動用ＴＦＴ２０２のゲート電極の電位が、そのしきい値電圧を下回ると、駆動用ＴＦＴ２０２がＯＦＦし、ＥＬ素子２０４への電流が遮断される。よって、以後はＥＬ素子は発光しない。
【００９８】
次のサブフレーム期間において、ｍ−１行目のゲート信号線(Ｇ(ｍ−１))が選択されると、第１のＴＦＴ２５１および第２のＴＦＴ２５２がＯＮして、駆動用ＴＦＴ２０２のゲート電極の電位は、ｍ行目のゲート信号線(Ｇ(ｍ))の電位と等しく(すなわちＬｏ電位に)なる。続いて、ｍ行目の消去用ゲート信号線(Ｇｅ(ｍ))の電位が再びＨｉ電位となり、ｍ行目のゲート信号線が選択されて、デジタル映像信号の書き込みを行う。以後、この手順を繰り返し、映像表示を行う。
【００９９】
[実施例２]
本実施例においては、実施形態にて示した画素を有する発光装置を作製した例について述べる。
【０１００】
図２０(Ａ)に、発光装置の概略図を示す。基板２０００の中央部に、画素部２００１が配置されている。図２０(Ａ)には特に図示していないが、１画素の構成は図１に示した通りである。画素部２００１の周辺には、ソース信号線を制御するための、ソース信号線駆動回路２００２および、ゲート信号線を制御するための、ゲート信号線駆動回路２００７が配置されている。ゲート信号線駆動回路２００７は、画素部２００１の片側のみに配置しても良いことは前述の通りである。
【０１０１】
ソース信号線駆動回路２００２、ゲート信号線駆動回路２００７を駆動するために外部より入力される信号は、ＦＰＣ２０１０を介して入力される。本実施例においては、ＦＰＣ２０１０より入力される信号は、その電圧振幅が小さいため、レベルシフタ２００６によって電圧振幅の変換を受けた上で、ソース信号線駆動回路２００２、およびゲート信号線駆動回路２００７へと入力される。
【０１０２】
図１３は、ソース信号線駆動回路の構成を示したものである。シフトレジスタ１３０３、バッファ１３０４、第１のラッチ回路１３０５、第２のラッチ回路１３０６を有する。図２０においては、バッファは図示していないが、シフトレジスタ以下の負荷が大きい場合などには、図１３に示すようにバッファを設けてもよい。
【０１０３】
ソース信号線駆動回路には、ソース側クロック信号(ＳＣＬＫ)、ソース側クロック反転信号(ＳＣＬＫｂ)、ソース側スタートパルス(ＳＳＰ)、走査方向切替信号(ＬＲ)、走査方向切替反転信号(ＬＲｂ)、デジタル映像信号(Ｄａｔａ１〜３)が入力される。このうち、クロック信号、スタートパルスは、レベルシフタ１３０１、１３０２によって振幅変換を受けた後に入力される。
【０１０４】
図１４に、シフトレジスタの構成を示す。図１４(Ａ)に示したブロック図において、１４００で示したブロックが１段分のサンプリングパルスを出力するパルス出力回路であり、図１４(Ａ)のシフトレジスタは、ｎ段(ｎは自然数、１＜ｎ)のパルス出力回路によって構成されている。
【０１０５】
図１４(Ｂ)は、パルス出力回路の構成を詳細に示したものである。ここで、ＴＦＴ１４０７、１４０８、１４０９、１４１０は、走査方向切替のために設けられたスイッチ用ＴＦＴであり、走査方向切替信号(ＬＲ)、走査方向切替反転信号(ＬＲｂ)によって、左右走査方向の切替を行う。
【０１０６】
順方向走査の場合、サンプリングパルスの出力は、１段目、２段目、・・・、ｎ−１段目、ｎ段目の順であり、逆方向走査の場合、サンプリングパルスの出力は、ｎ段目、ｎ−１段目、・・・、２段目、１段目の順である。
【０１０７】
パルス出力回路本体は、ＴＦＴ１４０１〜１４０６および、容量１４１１からなる。あるｋ段目(ｋは自然数、１＜ｋ＜ｎ)のパルス出力回路において、ＴＦＴ１４０１、１４０４のゲート電極と、ＴＦＴ１４０２、１４０３のゲート電極にはそれぞれ、ｋ−１段目のパルス出力回路からの出力パルスもしくは、ｋ＋１段目のパルス出力回路からの出力パルスのいずれかが入力される。なお、ｋ＝１、すなわち初段のパルス出力回路におけるＴＦＴ１４０１、１４０４のゲート電極および、ｋ＝ｎ、すなわち最終段のパルス出力回路におけるＴＦＴ１４０２、１４０３のゲート電極には、スタートパルス(ＳＰ)が入力される。
【０１０８】
順走査方向のときは、走査方向切替信号(ＬＲ)はＨｉ電位、走査方向切替反転信号(ＬＲｂ)はＬｏ電位が入力される。よってＴＦＴ１４０７、１４１０がＯＮし、ＴＦＴ１４０１、１４０４のゲート電極には、ｋ−１段目のパルス出力回路からの出力パルスが入力される。一方、ＴＦＴ１４０２、１４０３のゲート電極には、ｋ＋１段目のパルス出力回路からの出力パルスが入力される。
【０１０９】
ここで、順方向走査の場合を例として、詳細な回路動作について説明する。図１５に示したタイミングチャートを参照する。
【０１１０】
あるｋ段目のパルス出力回路において、ＴＦＴ１４０１、１４０４のゲート電極にｋ−１段目のパルス出力回路からの出力パルスが入力されて
(ｋ＝１、すなわち初段の場合はスタートパルスが入力される)Ｈｉ電位となり、ＴＦＴ１４０１、１４０４がＯＮする(図１５ １５０１参照)。これにより、ＴＦＴ１４０５のゲート電極の電位はＶＤＤ側に引き上げられ(図１５ １５０２参照)、その電位がＶＤＤ−ＶｔｈＮとなったところでＴＦＴ１４０１がＯＦＦし、浮遊状態となる。この時点で、ＴＦＴ１４０５のゲート・ソース間電圧は、そのしきい値を上回っており、ＴＦＴ１４０５がＯＮする。一方、ＴＦＴ１４０２、１４０３のゲート電極には、まだパルス入力はなく、Ｌｏ電位のままであるので、ＯＦＦしている。よってＴＦＴ１４０６のゲート電極の電位はＬｏ電位であり、ＯＦＦしているので、出力端子(ＳＲ Ｏｕｔ)は、ＴＦＴ１４０５の入力電極に入力されるクロック信号(ＳＣＬＫ、ＳＣＬＫｂのいずれか一方)がＨｉ電位になるのに伴い、パルス出力回路の出力端子(ＳＲ Ｏｕｔ)の電位がＶＤＤ側に引き上げられる(図１５ １５０３参照)。ただし、ここまでの状態では、パルス出力回路の出力端子(ＳＲ Ｏｕｔ)の電位は、ＴＦＴ１４０５のゲート電極の電位ＶＤＤ−ＶｔｈＮに対し、さらにしきい値分だけ降下した、ＶＤＤ−２(ＶｔｈＮ)までしか上昇し得ない。
【０１１１】
ここで、ＴＦＴ１４０５のゲート電極と出力電極との間には、容量１４１１が設けられており、さらに今、ＴＦＴ１４０５のゲート電極は浮遊状態にあるため、パルス出力回路の出力端子(ＳＲ Ｏｕｔ)の電位が上昇、すなわちＴＦＴ１４０５の出力電極の電位が上昇するのに伴い、ＴＦＴ１４０５のゲート電極の電位は、容量１４１１の働きによって、ＶＤＤ−ＶｔｈＮからさらに引き上げられる。この動作によって、ＴＦＴ１４０５のゲート電極の電位は、最終的にはＶＤＤ＋ＶｔｈＮよりも高い電位となる(図１５ １５０２参照)。パルス出力回路の出力端子(ＳＲ Ｏｕｔ)の電位は、ＴＦＴ１４０５のしきい値に影響されることなく、ＶＤＤまで正常に上昇する(図１５ １５０３参照)。
【０１１２】
同様にして、ｋ＋１段目のパルス出力回路より、パルスが出力される(図１５１５０４参照)。ｋ＋１段目の出力パルスは、ｋ段目に帰還してＴＦＴ１４０２、１４０３のゲート電極に入力される。ＴＦＴ１４０２、１４０３のゲート電極の電位がＨｉとなってＯＮし、ＴＦＴ１４０５のゲート電極の電位はＶＳＳ側に引き下げられてＴＦＴ１４０５がＯＦＦする。同時にＴＦＴ１４０６のゲート電極の電位がＨｉ電位となってＯＮし、ｋ段目のパルス出力回路の出力端子(ＳＲ Ｏｕｔ)の電位はＬｏ電位となる。
【０１１３】
以後、最終段まで同様の動作により、順次ＶＤＤ−ＶＳＳ間の振幅を有するパルスが出力される。逆方向走査においても、回路の動作は同様である。
【０１１４】
最終段においては、次段より帰還入力されるパルスがないため、クロック信号がそのままＴＦＴ１４０５を通過して出力され続ける(図１５ １５０７参照)。よって、最終段のパルス出力回路の出力パルスは、サンプリングパルスとして用いることが出来ない。同様に、逆方向走査の場合、初段の出力パルスがすなわち最終出力となるため、同様にサンプリングパルスとして用いることが出来ない。よって本実施例にて示した回路においては、必要な段数＋２段のパルス出力回路を用いてシフトレジスタを構成し、両端をダミー段として扱っている(図１３において、バッファ１３０４が接続されていない両端のパルス出力回路がダミー段に該当する)。それでも、最終出力は、次の水平期間が開始される前に何らかの方法で停止させる必要があるため、スタートパルスを初段の入力および最終段の期間入力として用い、次の水平期間でスタートパルスが入力された時点で最終段の出力が停止するようにしている。
【０１１５】
図１６は、本実施例の発光装置に用いているバッファ１３０４の構成を示している。図１６(Ａ)に示すように、１６０１〜１６０４の４段構成となっており、初段のみ１入力１出力型、２段目以降は２入力２出力型としている。
【０１１６】
初段のユニット１６０１の回路構成を図１６(Ｂ)示す。信号は、ＴＦＴ１６５２、１６５４のゲート電極とに入力される。ＴＦＴ１６５１のゲート電極は、入力電極と接続されている。ＴＦＴ１６５２、１６５４のゲート電極にＨｉ電位が入力されてＯＮすると、ＴＦＴ１６５３のゲート電極の電位はＬｏ電位となり、その結果、出力端子(Ｏｕｔ)はＬｏ電位となる。ＴＦＴ１６５２、１６５４のゲート電極にＬｏ電位が入力されてＯＦＦしているとき、ＴＦＴ１６５１はゲート電極と入力電極が接続されて常にＯＮしているので、ＴＦＴ１６５３のゲート電極の電位が上昇し、前述のシフトレジスタの場合と同様、容量１６５５による結合によって、出力はＨｉ電位となる。
【０１１７】
なお、ＴＦＴ１６５１、ＴＦＴ１６５２の関係として、ＴＦＴ１６５１は、ゲート電極と入力電極とが接続されているため、ＴＦＴ１６５２がＯＮしたとき、ＴＦＴ１６５１、ＴＦＴ１６５２がともにＯＮしていることになる。この状態でＴＦＴ１６５３のゲート電極の電位がＬｏ電位となる必要があるため、ＴＦＴ１６５１のチャネル幅を、ＴＦＴ１６５２に対して小さく設計する必要がある。ＴＦＴ１６５３のゲート電極１つを充電できるだけの能力があれば十分なので、ＴＦＴ１６５１のチャネル幅は最小限で良い。また、ＴＦＴ１６５１を小さくすることで、ＴＦＴ１６５２がＯＮしている期間のＶＤＤ−ＴＦＴ１６５１−ＴＦＴ１６５２−ＶＳＳ間の貫通パスによる消費電流の増加を最小限とすることが出来る。
【０１１８】
図１６(Ｃ)は、２段目以降に用いているユニットの回路構成を示している。ＴＦＴ１６５２のゲート電極への入力は初段のものと同様であり、加えてＴＦＴ１６５１のゲート電極に、前段の入力を反転入力として用いている。このようにすることで、ＴＦＴ１６５１、１６５２は排他的にＯＮ、ＯＦＦし、図１６(Ｂ)の構成における、ＶＤＤ−ＴＦＴ１６５１−ＴＦＴ１６５２−ＶＳＳ間の貫通パスをなくすことが出来る。
【０１１９】
図１７は、本実施例の発光装置に用いているクロック信号用レベルシフタ(Ａ)、スタートパルス用レベルシフタ(Ｂ)の構成を示している。基本構成は、初段をレベルシフタ、２段目以降をバッファとした４段構成としており、前述のバッファ回路と同様である。ＶＤＤLO−ＶＳＳ間の振幅を有する信号を入力し、ＶＤＤ−ＶＳＳ間の振幅を有する出力信号を得る(ここで、|ＶＤＤLO|＜|ＶＤＤ|)。
【０１２０】
クロック信号用レベルシフタの場合、初段は１入力１出力型であり、２段目以降は２入力１出力型としている。それぞれの入力に対し、互いの入力を反転入力として用いている。
【０１２１】
スタートパルス用レベルシフタの場合は、前述のバッファと同様の構成である。
【０１２２】
レベルシフタの初段に用いているユニットの回路構成を図１７(Ｃ)に、２段目以降に用いているユニットの回路構成を図１７(Ｄ)に示す。
それぞれの回路構成および動作は、図１６(Ｂ)(Ｃ)に示したものと同様であり、初段に入力される信号の振幅がＶＤＤLO−ＶＳＳ間である点のみが異なる。
【０１２３】
ＴＦＴ１７５２のゲート電極に入力される信号がＨｉ電位のとき、ＴＦＴ１７５２がＯＮし(ただし、入力信号の振幅の絶対値|ＶＤＤLO−ＶＳＳ|が、ＴＦＴ１７５２のしきい値の絶対値|ＶｔｈＮ|よりも確実に大きい場合)、ＴＦＴ１７５３のゲート電極の電位はＶＳＳ側に引き下げられる。よって出力端子(Ｏｕｔ)にはＬｏ電位が現れる。一方、ＴＦＴ１７５２のゲート電極に入力される信号がＬｏ電位のととき、ＴＦＴ１７５２がＯＦＦし、ＴＦＴ１７５１を通じて、ＴＦＴ１７５３のゲート電極の電位はＶＤＤ側に引き上げられる。以後の動作は前述のバッファと同様である。
【０１２４】
この構成のレベルシフタの特徴として、高電位側(ＶＤＤ側)に接続されたＴＦＴ１７５１の制御に、入力信号を直接ゲート電極に入力しない点がある。故に、入力信号の振幅が小さい場合においても、ＴＦＴ１７５１のしきい値に関係なく、ＴＦＴ１７５３のゲート電極の電位を引き上げることが出来るため、高い振幅変換利得を得られる。
【０１２５】
図１８は、本実施例の発光装置に用いている第１および第２のラッチ回路の構成を示している。従来ＣＭＯＳ構成のラッチ回路の構成例としては、図２１(Ａ)に示すように、２個のインバータをループ状に接続した保持部と、保持タイミングを制御するスイッチとから構成されるものが一般的であり、さらにＤ−ＦＦ(フリップフロップ)回路を用いた図２１(Ｂ)の構成も挙げられる。図２１(Ｃ)は、最も簡単なＤＲＡＭ構成によるものであり、保持部はインバータと容量によって構成され、第１のラッチ回路(ＬＡＴ１)、第２のラッチ回路(ＬＡＴ２)のインバータに入力する信号の電位を容量が保持する構成である。本実施例においては、最も構成の簡単な図２１(Ｃ)の構成のものを用いた。
【０１２６】
図１８に示すラッチ回路は、図２１(Ｃ)のアナログスイッチを１個のＮチャネル型ＴＦＴに置き換え、ＣＭＯＳインバータを、４つのＮチャネル型ＴＦＴと容量からなるＮＭＯＳインバータに置き換えた構成となっている。
【０１２７】
ＴＦＴ１８５０の入力電極より、デジタル映像信号が入力され(Ｄａｔａ Ｉｎ)、ゲート電極にサンプリングパルスが入力されて(Ｐｕｌｓｅ Ｉｎ)ＴＦＴ１８５０がＯＮすると、デジタル映像信号がＴＦＴ１８５１〜１８５４および容量１８５５でなるインバータに入力され、その極性が反転して出力される。また、デジタル映像信号は、容量１８５６を用いて保持される。
【０１２８】
第２のラッチ回路においても同様の動作によって、ラッチパルス(ＬＡＴ)の入力タイミングに従ってデジタル映像信号の書き込み、保持がなされる。
【０１２９】
図１９は、ゲート信号線駆動回路の回路構成を示したものである。シフトレジスタ１９０３、バッファ１９０４を有する。
【０１３０】
ゲート信号線駆動回路には、ゲート側クロック信号(ＧＣＬＫ)、ゲート側クロック反転信号(ＧＬＫｂ)、ゲート側スタートパルス(ＧＳＰ)が入力される。これらの入力信号は、レベルシフタ１９０１、１９０２によって振幅変換を受けた後に入力される。
【０１３１】
なお、シフトレジスタ１９０３、バッファ１９０４、スタートパルス用レベルシフタ１９０１、クロック信号用レベルシフタ１９０２の構成および動作に関しては、ソース信号線駆動回路に用いたものと同様であるので、ここでは説明を省略する。
【０１３２】
図１９中、αで示される行のゲート信号線は、１行目の画素においては、前の行のゲート信号線選択パルス入力を得られないため、ダミー段として設けたものである。
【０１３３】
ここで紹介した駆動回路と、発明の実施形態にて示した画素とを用いて作製された表示装置は、単一極性のＴＦＴのみを用いて構成することで工程中のドーピング工程の一部を削減し、さらにフォトマスクの枚数を減らすことが可能となった。さらに、前述の課題の項で述べた、信号振幅を広げることによる消費電流の増加といった課題も、ブートストラップ法を応用した回路を用いることによって解決することが可能となった。
【０１３４】
[実施例３]
実施例１においいて、消去用ゲート信号線を有する画素について説明したが、この型の画素の場合、書き込み用ゲート信号線の選択タイミングと、消去用ゲート信号線の選択タイミングとが異なり、さらにパルスの形態も異なるため、図２０(Ｂ)に示したように、画素部の両側に配置されたゲート信号線駆動回路のうち、一方を書き込み用ゲート信号線駆動回路、他方を消去用ゲート信号線駆動回路として構成する。回路の構成に関しては、実施例２で説明したものと同様の構成で良いので、ここでは詳細な説明は省略する。
【０１３５】
[実施例４]
本実施例においては、同一基板上に、画素部および、画素部周辺に設ける駆動回路のＴＦＴを同時に作製する方法について説明する。
【０１３６】
まず、図６(Ａ)に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラス等に代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラス等からなる基盤５００１上に酸化シリコン膜、窒化シリコン膜、または酸化窒化シリコン膜等の絶縁膜からなる下地膜５００２を形成する。特に図示していないが、下地膜５００２の形成については、例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１０〜２００[nm](好ましくは５０〜１００[nm])の厚さに形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜を５０〜２００[nm](好ましくは１００〜１５０[nm])の厚さに積層形成する。
【０１３７】
続いて、島状の半導体層５００３〜５００５は、非晶質構造を有する半導体膜を。レーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状の半導体層５００３〜５００５の厚さは２５〜８０[nm](好ましくは３０〜６０[nm])として形成する。結晶質半導体層の材料には特に限定は無いが、好ましくはシリコンまたはシリコンゲルマニウム(ＳｉＧｅ)合金等で形成すると良い。
【０１３８】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光して半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宜選択するものであるが、エキシマレーザーを用いる場合にはパルス発振周波数を３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用い、パルス発振周波数１〜１０[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、このときの線状レーザーの重ねあわせ率(オーバーラップ率)を８０〜９８[％]として行う。
【０１３９】
続いて、島状の半導体層５００３〜５００５を覆うゲート絶縁膜５００６を形成する。ゲート絶縁膜５００６は、プラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものではなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコンを用いる場合には、プラズマＣＶＤ法でＴＥＯＳ(Tetraethyl Orthosilicate)とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波(１３．５６[MHz])電力密度０．５〜０．８[W/cm2]で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールにより、ゲート絶縁膜として良好な特性を得ることが出来る。
【０１４０】
そして、ゲート絶縁膜５００６上にゲート電極を形成するための第１の導電膜５００７と第２の導電膜５００８とを積層形成する。本実施例では、第１の導電層５００７をタンタル(Ｔａ)で５０〜１００[nm]の厚さに形成し、第２の導電層５００９をタングステン(Ｗ)で１００〜３００[nm]の厚さに形成する(図６(Ａ))。
【０１４１】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極として使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極には不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造を有する窒化タンタル(ＴａＮ)を１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
【０１４２】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他にも６フッ化タングステン(ＷＦ6)を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害されて高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを用い、さらに製膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することが出来る。
【０１４３】
なお、本実施例においては、第１の導電膜５００７をＴａ、第２の導電膜５００８をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても良い。本実施例以外の他の組み合わせの一例としては、第１の導電膜をＴａＮ、第２の導電膜をＷとする組み合わせ、第１の導電膜をＴａＮ、第２の導電膜をＡｌとする組み合わせ、第１の導電膜をＴａＮ、第２の導電膜をＣｕとする組み合わせ等が望ましい。
【０１４４】
次に、レジストによるマスク５００９を形成し、電極および配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ(Inductively coupled plasma：誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とを混合し、１[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ(１３．５６[MHz])電力を投入してプラズマを生成して行う。基板側(試料ステージ)にも１００[Ｗ]のＲＦ電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2とを混合した場合にはＷ膜およびＴａ膜とも同程度にエッチングされる。
【０１４５】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることと、基板側に印加するバイアス電圧の効果とにより第１の導電膜および第２の導電膜の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングを行うためには、１０〜２０[％]の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４(代表的には３)であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層５０１０ａ〜５０１３ａと第２の導電層５０１０ｂ〜５０１３ｂからなる第１の形状の導電層５０１０〜５０１３を形成する。このとき、ゲート絶縁膜５００６においては、第１の形状の導電層５０１０〜５０１３で覆われない領域は２０〜５０[nm]程度エッチングされて薄くなった領域が形成される(図６(Ｂ))。
【０１４６】
そして、第１のドーピング処理を行い、Ｎ型を付与する不純物元素を添加する(図６(Ｂ))。ドーピング処理は、イオンドーピング法もしくはイオン注入法で行えば良い。イオンドープ法にあたっての条件は、ドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜１００[keV]とする。Ｎ型を付与する不純物元素としては、１５族に属する元素、典型的にはリン(Ｐ)または砒素(Ａｓ)を用いるが、ここではＰを用いる。この場合、導電層５０１０〜５０１３がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１４〜５０１６が形成される。この第１の不純物領域５０１４〜５０１６には、１×１０20〜１×１０21[atoms/cm3]の濃度範囲でＮ型を付与する不純物元素を添加する。
【０１４７】
次に、第２のエッチング処理を行う(図６(Ｃ))。同様にＩＣＰエッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを混合して、１[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ電力を供給し、プラズマを生成して行う。基板側(試料ステージ)にも５０[Ｗ]のＲＦ電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件により第２の導電層であるＷを異方性エッチングし、かつ、それより遅いエッチング速度で第１の導電層であるＴａを異方性エッチングして第２の形状の導電層５０１７〜５０２０(第１の導電層５０１７ａ〜５０２０ａおよび第２の導電層５０１７ｂ〜５０２０ｂ)を形成する。このとき、ゲート絶縁膜５００６においては、第２の形状の導電層５０１７〜５０２０で覆われない領域はさらに２０〜５０[nm]程度エッチングされて薄くなった領域が形成される。
【０１４８】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6の蒸気圧が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5については同程度である。従って、ＣＦ4とＣｌ2の混合ガスでは、Ｗ膜およびＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても、相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないため、さらにＴａ膜のエッチング速度は低下することとなる。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となる。
【０１４９】
そして、第２のドーピング処理を行う(図６(Ｄ))。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素ドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]のドーズ量で行い、図６(Ｂ)で島状の半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の導電層５０１７ｂ〜５０２０ｂを不純物元素に対するマスクとして用い、第１の導電層５０１７ａ〜５０２０ａの下側の領域にも不純物元素が添加されるようにしてドーピングする。
こうして、第１の導電層と重なる第２の不純物領域５０２１〜５０２３が形成される。
【０１５０】
続いて、第３のエッチング処理を行う(図７(Ａ))。ここでは、エッチング用ガスにＣｌ2を用い、ＩＣＰエッチング装置を用いて行う。本実施例では、Ｃｌ2のガス流量比を６０[sccm]とし、１ [Pa]の圧力でコイル型の電極に３５０[Ｗ]のＲＦ電力を投入してプラズマを生成してエッチングを７０秒行った。基板側(試料ステージ)にもＲＦ電力を投入し、実質的に負の自己バイアス電圧を印加する。第３のエッチングにより、第１の導電層が後退して第３の形状の導電層５０２４〜５０２７(第１の導電層５０２４ａ〜５０２７ａおよび第２の導電層５０２４ｂ〜５０２７ｂ)が形成され、第２の不純物領域５０２１〜５０２３は、第１の導電層と重なる第２の不純物領域５０２８ａ〜５０３０ａと、第１の導電層と重ならない第３の不純物領域５０２８ｂ〜５０３０ｂとなる。
【０１５１】
以上までの工程でそれぞれの島状の半導体層に不純物領域が形成される。島状の半導体層と重なる第３の形状の導電層５０２４〜５０２６が、ＴＦＴのゲート電極として機能する。また、第３の形状の導電層５０２７は、ソース信号線として機能する。
【０１５２】
続いて、導電型の制御を目的として、それぞれの島状の半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、ラピッドサーマルアニール法(ＲＴＡ法)を適用することが出来る。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、５０２４〜５０２７に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜(シリコンを主成分とする)を形成した後で熱活性化を行うことが望ましい。
【０１５３】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状の半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化するための、熱水素化の他の方法として、プラズマ水素化(プラズマにより励起された水素を用いる)によって行っても良い。
【０１５４】
次いで、図７(Ｂ)に示すように、第１の層間絶縁膜５０３１を、酸化窒化シリコン膜で１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料からなる第２の層間絶縁膜５０３２を形成した後、第１の層間絶縁膜５０３１、第２の層間絶縁膜５０３２、およびゲート絶縁膜５００６に対してコンタクトホールを開口し、配線材料による膜を形成して各配線５０３３〜５０３８をパターニングした後、配線５０３７に接するように画素電極５０３９をパターニング形成する。
【０１５５】
第２の層間絶縁膜５０３２としては、ポリイミド、ポリアミド、アクリル、ＢＣＢ(ベンゾシクロブテン)等の有機樹脂を材料とする膜を用いる。特に、第２の層間絶縁膜５０３２は平坦化の意味合いが強いので、平坦性に優れたアクリルが望ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５[μm](さらに好ましくは２〜４[μm])とすれば良い。
【０１５６】
コンタクトホールの形成は、ドライエッチングまたはウェットエッチング法を用い、Ｎ型の不純物領域５０１４〜５０１６、およびソース信号線５０２７、ゲート信号線(図示せず)、電流供給線(図示せず)およびゲート電極５０２４〜５０２６に達する(図示せず)コンタクトホールをそれぞれ形成する。
【０１５７】
また、配線５０３３〜５０３８として、Ｔｉ膜を１００[nm]、Ｔｉを含むＡｌ膜を３００[nm]、Ｔｉ膜を１５０[nm]、スパッタ法で連続形成した３層積層の膜を所望の形状にパターニングして形成する。勿論、他の導電性材料を用いても良い。
【０１５８】
また、本実施例では、画素電極(反射電極)５０３９として、ＭｇＡｇを用いて２００[um]の厚さで形成、パターニングを行う。画素電極５０３９を配線５０３７と重なるように配置することでコンタクトを取っている。
【０１５９】
次に、図７(Ｃ)に示すように、珪素を含む絶縁膜(本実施例では酸化珪素膜)を５００[nm]の厚さに形成し、画素電極５０３９に対応する位置に開口部を形成して第３の層間絶縁膜５０４０を形成する。開口部を形成する際、ウェットエッチング法を用いることで、容易にテーパー状の側壁を得ることが出来る。開口部の側壁が十分になだらかでないと、段差に起因するＥＬ層の劣化や段切れ等が顕著な問題となる。
【０１６０】
続いて、ＥＬ層５０４１を、真空蒸着法を用いて形成した後、画素電極(透明電極)５０４２を形成する。ＥＬ層の膜厚は８０〜２００[um](典型的には１００〜１２０[nm])、画素電極(透明電極)５０４２の膜厚は１１０[nm]とすれば良い。
【０１６１】
この工程では、赤色に対応する画素、緑色に対応する画素、青色に対応する画素に対して、順次ＥＬ層および画素電極(透明電極)を形成する。ただし、ＥＬ層は溶液に対する耐性に乏しいため、フォトリソグラフィ技術を用いることなく各色個別に形成しなくてはならない。そこでメタルマスク等で所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層および画素電極(透明電極)を形成するのが望ましい。
【０１６２】
ここでは、ＲＧＢに対応した３種類のＥＬ素子を形成する方式を用いているが、白色発光のＥＬ素子とカラーフィルタを組み合わせた方式、青色または青緑発光のＥＬ素子と蛍光体(蛍光性の色変換層：ＣＣＭ)とを組み合わせた方式等を用いても良い。
【０１６３】
なお、ＥＬ層５０４１としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが望ましい。
【０１６４】
ここまでの工程で、ＭｇＡｇでなる陰極、ＥＬ層、透明導電膜でなる陽極とが形成される。次いで、窒化珪素膜でなるパッシベーション膜を保護膜５０４３として３００[nm]の厚さに形成する。この保護膜５０４３によって、ＥＬ層を水分等から保護する。
【０１６５】
なお、実際には図７(Ｃ)の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム等)や透光性のシーリング材でパッケージング(封入)することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料(例えば酸化バリウム)を配置したりするとＥＬ素子の信頼性が向上する。
【０１６６】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ(フレキシブルプリントサーキット：ＦＰＣ)を取り付けて製品として完成する。このような出荷出来る状態にまでした状態を本明細書中では発光装置という。
【０１６７】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を４枚(島状半導体層パターン、第１配線パターン(ゲート配線、島状のソース配線、容量配線)、コンタクトホールパターン、第２配線パターン(画素電極、接続電極含む))とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【０１６８】
[実施例５]
実施例４に示した工程は、画素および周辺の駆動回路をＮチャネル型ＴＦＴを用いて構成する場合の例として説明したが、本発明はＰチャネル型ＴＦＴを用いての実施も可能である、
【０１６９】
Ｎチャネル型ＴＦＴの場合、ホットキャリア劣化等の抑制のため、ゲート電極と重なる領域に、オーバーラップ領域と呼ばれる不純物領域を設けている。これに対してＰチャネル型ＴＦＴの場合は、ホットキャリア劣化による影響が小さいので、特にオーバーラップ領域を設ける必要はなく、この場合、より簡単な工程で作製することが可能である。
【０１７０】
図２２(Ａ)に示すように、実施例４に従って、ガラス等の絶縁基板６００１上に下地膜６００２を形成し、次いで島状の半導体層６００３〜６００５、ゲート絶縁膜６００６、導電層６００７、６００８を形成する。ここで、導電層６００７、６００８は、ここでは積層構造としているが、特に単層であっても構わない。
【０１７１】
次いで、図２２(Ｂ)に示すように、レジストによるマスク６００９を形成し、第１のエッチング処理を行う。実施例４においては、積層構造とした導電層の材質による選択比を利用して、異方性エッチングを行ったが、ここでは特にオーバーラップ領域となる領域を設ける必要はないので、通常エッチングにて行えば良い。このとき、ゲート絶縁膜６００６においては、エッチングによって２０[nm]〜５０[nm]程度薄くなった領域が形成される。
【０１７２】
続いて、島状の半導体層にＰ型を付与する不純物元素を添加するための第１のドーピング処理を行う。導電層６０１０〜６０１２を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。Ｐ型を付与する不純物元素としては、ボロン(Ｂ)等が代表的である。ｋじょこでは、ジボラン(Ｂ2Ｈ6)を用いたイオンドープ法で形成し、半導体層中の不純物濃度が２×１０20〜２×１０21[atoms/cm3]となるようにする。
【０１７３】
レジストによるマスクを除去して、図２２(Ｃ)の状態を得る。以後、実施例４における図７(Ｂ)以降の工程に従って作製する。
【０１７４】
なお、本実施例においては、画素および周辺の駆動回路を形成するＴＦＴはＰチャネル型であるので、実施例４で示したＥＬ素子の構成とは逆の構成として形成するのが望ましい。つまり、実施例４にて用いた図７(Ｂ)において、画素電極５０３２を透明電極にて形成し、ＥＬ素子の陽極として用いる。さらにＥＬ層の形成後、ＭｇＡｇ等でなる反射電極を形成し、ＥＬ素子の陰極として用いる。この構成によると、ＥＬ素子において発生した光は、ＴＦＴが形成されている基板側に出射される。
【０１７５】
[実施例６]
実施例４に示した工程において、駆動回路および画素を構成するＴＦＴは、通常のシングルゲート構造を有するＴＦＴであるが、本発明は、図２４(Ｃ)に示すように、活性層を挟んで複数のゲート電極を有する構造のＴＦＴを用いて実施しても良い。以下に、作製工程について説明する。
【０１７６】
コーニング社の＃７０５９ガラスや＃１７３７ガラス等に代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラス等からなる基盤７００１上に、導電性材料でなる導電膜を形成し、パターニングによって、図２４(Ａ)に示すように下部ゲート電極７００２を形成する。下部ゲート電極を構成する材質として、導電性材料であれば特に限定はしないが、代表的にはＴａ、Ｗ等を用いると良い。
【０１７７】
次いで、第１の絶縁膜７００３を形成する。第１の絶縁膜７００３としては、酸化窒化シリコンを用いて１０〜５０[nm]の厚さで形成する。
【０１７８】
第１の絶縁膜７００３を形成した時点での表面は、図２４(Ａ)に示すように、下部ゲート電極７００２に起因した凹凸を有している。以後の作製工程を考えると、この凹凸を平坦化することが望ましい。ここで、平坦化の手法としては、ＣＭＰ(Chemical Mechanical Polishing)を用いる。ＣＭＰとは、研磨対象物の表面に化学的な処理を施すことによって研磨しやすい状態とし、その後機械的な研磨を施すことで、精密な平滑面を得るための研磨方法の１つである。
【０１７９】
第１の絶縁膜７００３の上に、平坦化膜７００４として酸化シリコン膜もしくは酸化窒化シリコン膜を０．５〜１[μm]の厚さに成膜する。平坦化膜７００４に対するＣＭＰの研磨剤(スラリー)には、例えば塩化シリコンガスを熱分解して得られるフュームドシリカ粒子をＫＯＨ添加水溶液に分散したものを用いると良い。ＣＭＰにより、平坦化膜７００４を０．５〜１[μm]程度研磨除去して、表面を平坦化する。
【０１８０】
こうして、図２４(Ｂ)に示すように、表面が平坦化された状態が得られる。以後、実施例４に従ってＴＦＴを形成し、周辺回路および画素を形成すれば良い。
【０１８１】
ここで作製されたＴＦＴは、活性層を挟むようにして重なり合う、ゲート電極と下部ゲート電極とを有する。ここで、スイッチング回路等のように、応答の迅速性が要求される場合には、下部ゲート電極７００２と、ゲート電極７００６との両方に信号を入力するようにして用いる。両ゲート電極に同じ信号が入力されることによって、活性層におけるチャネル領域の空乏化が早く進み、電界効果移動度が上昇して電流能力を高くすることが出来るため、迅速な応答性が期待出来る。
【０１８２】
一方、画素部における駆動用ＴＦＴのように、特性の均一化、またオフリーク電流の低減が要求される場合には、ゲート電極には信号を入力し、下部ゲート電極は、ある一定電位に固定するようにして用いる。このときのある一定電位とは、その電位をＴＦＴのゲート電極に印加したとき、確実にＯＦＦするような電位とする。代表的には、ＴＦＴがＮチャネル型である場合はＶＳＳ等の低電位側電源に、ＴＦＴがＰチャネル型である場合は、ＶＤＤ等の高電位電源に接続すると良い。このようにした場合、下部ゲート電極を持たない構造のＴＦＴに比べ、しきい値電圧のばらつきを低減することが出来る。さらにオフリーク電流の低減も期待出来るため、有効である。
【０１８３】
[実施例７]
本発明は、様々な電子機器に用いられている表示装置の作製に適用が可能である。このような電子機器には、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話等)、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、携帯電話等が挙げられる。それらの一例を図２３に示す。
【０１８４】
図２３(Ａ)はＯＬＥＤディスプレイであり、筐体３００１、支持台３００２、表示部３００３等により構成されている。本発明は、表示部３００３に適用が可能である。
【０１８５】
図２３(Ｂ)はビデオカメラであり、本体３０１１、表示部３０１２、音声入力部３０１３、操作スイッチ３０１４、バッテリー３０１５、受像部３０１６等により構成されている。本発明は、表示部３０１２に適用が可能である。
【０１８６】
図２３(Ｃ)はノート型のパーソナルコンピュータであり、本体３０２１、筐体３０２２、表示部３０２３、キーボード３０２４等により構成されている。本発明は、表示部３０２３に適用が可能である。
【０１８７】
図２３(Ｄ)は携帯情報端末であり、本体３０３１、スタイラス３０３２、表示部３０３３、操作ボタン３０３４、外部インターフェイス３０３５等により構成されている。本発明は、表示部３０３３に適用が可能である。
【０１８８】
図２３(Ｅ)は音響再生装置、具体的には車載用のオーディオ装置であり、本体３０４１、表示部３０４２、操作スイッチ３０４３、３０４４等により構成されている。本発明は表示部３０４２に適用が可能である。また、本実施例では車載用オーディオ装置を例に挙げたが、携帯型もしくは家庭用のオーディオ装置に用いても良い。
【０１８９】
図２３(Ｆ)はデジタルカメラであり、本体３０５１、表示部(Ａ)３０５２、接眼部３０５３、操作スイッチ３０５４、表示部(Ｂ)３０５５、バッテリー３０５６等により構成されている。本発明は、表示部(Ａ)３０５２および表示部(Ｂ)３０５５に適用が可能である。
【０１９０】
図２３(Ｇ)は携帯電話であり、本体３０６１、音声出力部３０６２、音声入力部３０６３、表示部３０６４、操作スイッチ３０６５、アンテナ３０６６等により構成されている。本発明は、表示部３０６４に適用が可能である。
【０１９１】
なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。
【発明の効果】
本発明の発光装置は、単一極性のＴＦＴを用いて画素部および周辺駆動回路を一体形成する。これによって、ドーピング工程の一部を削減し、さらにはマスク枚数も減少することで、歩留まり向上やコスト削減に貢献する。
【０１９２】
さらに、本発明の発光装置は、ブートストラップ法を応用した新規の構造をもって、画素を駆動するための信号の電圧振幅を小さくすることが出来る。これによって、発光装置の低消費電力化に貢献する。
【図面の簡単な説明】
【図１】 本発明の実施形態を示す図。
【図２】 本発明の一実施例を示す図。
【図３】 従来の発光装置の一構成を示す図。
【図４】 従来の発光装置の一構成を示す図。
【図５】 画素部のＴＦＴおよび発光素子の動作を説明する図。
【図６】 本発明の発光装置の作製工程を示す図。
【図７】 本発明の発光装置の作製工程を示す図。
【図８】 上面出射および下面出射の場合の発光装置の画素部断面を示す図。
【図９】 発光装置の駆動に関するタイミングチャートを示す図。
【図１０】 発光装置の駆動に関するタイミングチャートを示す図。
【図１１】 本発明の発光装置の画素駆動時の、各ノードにおける電位を示す図。
【図１２】 本発明の発光装置の画素駆動時の、各ノードにおける電位を示す図。
【図１３】 本発明の発光装置を構成するソース信号線駆動回路の構成図。
【図１４】 シフトレジスタの回路構成図。
【図１５】 シフトレジスタの駆動に関するタイミングチャートを示す図。
【図１６】 バッファの回路構成図。
【図１７】 レベルシフタの回路構成図。
【図１８】 ラッチ回路の回路構成図。
【図１９】 本発明の発光装置を構成するゲート信号線駆動回路の構成図。
【図２０】 本発明の発光装置の全体概略図。
【図２１】 一般的なラッチ回路の構成例を示す図。
【図２２】 本発明の発光装置の作製工程例を示す図。
【図２３】 本発明が適用可能な電子機器の例を示す図。
【図２４】 デュアルゲート型ＴＦＴの断面および作製工程例を示す図。
Claims (11)
- 第１乃至第３の配線と、第１乃至第３のスイッチと、第１及び第２のトランジスタと、第１及び第２の容量と、発光素子と、を有し、
前記第１のスイッチの一方の電極は、前記第１の配線と電気的に接続され、
前記第１のスイッチの他方の電極は、前記第２のスイッチの一方の電極、前記第１のトランジスタのゲート、前記第２のトランジスタのゲート、及び前記第１の容量の一方の電極と電気的に接続され、
前記第２のスイッチの他方の電極は、前記第２の配線と電気的に接続され、
前記第３のスイッチの一方の電極は、前記第２のトランジスタのソース又はドレインの一方、及び前記第１の容量の他方の電極と電気的に接続され、
前記第３のスイッチの他方の電極は、前記第２の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記発光素子と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
前記第２の容量の一方の電極は、前記第１の容量の他方の電極と電気的に接続され、
前記第２の容量の他方の電極は、前記第３の配線と電気的に接続され、
前記第２のスイッチ及び前記第３のスイッチがＯＮである第１の期間と、
前記第１の期間の後の、前記第２のスイッチ及び前記第３のスイッチがＯＦＦであり、前記第１のスイッチがＯＮである第２の期間と、
前記第２の期間の後の、前記第１のスイッチがＯＦＦであり、前記第１の配線から印加された電圧により前記第２のトランジスタがＯＮになり、前記第２のトランジスタを介して前記第３の配線から印加された電圧により前記第１の容量の他方の電極の電圧の絶対値が増加することによって、前記第１の容量の一方の電極の電圧の絶対値が増加する第３の期間と、を有することを特徴とする発光装置。 - 第１乃至第４の配線と、第１乃至第３のスイッチと、第１及び第２のトランジスタと、第１及び第２の容量と、発光素子と、を有し、
前記第１のスイッチの一方の電極は、前記第１の配線と電気的に接続され、
前記第１のスイッチの他方の電極は、前記第２のスイッチの一方の電極、前記第１のトランジスタのゲート、前記第２のトランジスタのゲート、及び前記第１の容量の一方の電極と電気的に接続され、
前記第２のスイッチの他方の電極は、前記第２の配線と電気的に接続され、
前記第３のスイッチの一方の電極は、前記第２のトランジスタのソース又はドレインの一方、及び前記第１の容量の他方の電極と電気的に接続され、
前記第３のスイッチの他方の電極は、前記第２の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記発光素子と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第４の配線と電気的に接続され、
前記第２の容量の一方の電極は、前記第１の容量の他方の電極と電気的に接続され、
前記第２の容量の他方の電極は、前記第３の配線と電気的に接続され、
前記第２のスイッチ及び前記第３のスイッチがＯＮである第１の期間と、
前記第１の期間の後の、前記第２のスイッチ及び前記第３のスイッチがＯＦＦであり、前記第１のスイッチがＯＮである第２の期間と、
前記第２の期間の後の、前記第１のスイッチがＯＦＦであり、前記第１の配線から印加された電圧により前記第２のトランジスタがＯＮになり、前記第２のトランジスタを介して前記第４の配線から印加された電圧により前記第１の容量の他方の電極の電圧の絶対値が増加することによって、前記第１の容量の一方の電極の電圧の絶対値が増加する第３の期間と、
前記第３の期間の後の、前記第２のトランジスタを介して前記第４の配線から印加された電圧により前記第１の容量の他方の電極の電圧の絶対値が減少することによって、前記第１の容量の一方の電極の電圧の絶対値が減少する第４の期間と、を有することを特徴とする発光装置。 - 第１乃至第３の配線と、第１乃至第３のスイッチと、第１及び第２のトランジスタと、第１及び第２の容量と、発光素子と、を有し、
前記第１のスイッチの一方の電極は、前記第１の配線と電気的に接続され、
前記第１のスイッチの他方の電極は、前記第２のスイッチの一方の電極、前記第１のトランジスタのゲート、前記第２のトランジスタのゲート、及び前記第１の容量の一方の電極と電気的に接続され、
前記第２のスイッチの他方の電極は、前記第２の配線と電気的に接続され、
前記第３のスイッチの一方の電極は、前記第２のトランジスタのソース又はドレインの一方、及び前記第１の容量の他方の電極と電気的に接続され、
前記第３のスイッチの他方の電極は、前記第２の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記発光素子と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
前記第２の容量の一方の電極は、前記第１の容量の他方の電極と電気的に接続され、
前記第２の容量の他方の電極は、前記第３の配線と電気的に接続され、
前記第１及び第２の配線は、電圧を印加する機能を有し、
前記第３の配線は、電流を供給する機能を有し、
前記第２のスイッチ及び前記第３のスイッチがＯＮである第１の期間と、
前記第１の期間の後の、前記第２のスイッチ及び前記第３のスイッチがＯＦＦであり、前記第１のスイッチがＯＮである第２の期間と、
前記第２の期間の後の、前記第１のスイッチがＯＦＦであり、前記第１の配線から印加された電圧により前記第２のトランジスタがＯＮになる第３の期間と、を有することを特徴とする発光装置。 - 請求項１乃至３のいずれか一項において、
前記第１及び第２のトランジスタは、同一導電型のトランジスタであることを特徴とする発光装置。 - 請求項４において、
前記第１乃至第３のスイッチは、前記第１及び第２のトランジスタと同一導電型のトランジスタを有することを特徴とする発光装置。 - 第１乃至第４の配線と、第１乃至第５のトランジスタと、第１及び第２の容量と、発光素子と、を有し、
前記第１のトランジスタのゲートは、前記第１の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲート、前記第３のトランジスタのソース又はドレインの一方、前記第５のトランジスタのゲート、及び前記第１の容量の一方の電極と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記発光素子と電気的に接続され、
前記第３のトランジスタのゲートは、前記第４の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第４の配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのソース又はドレインの一方、及び前記第１の容量の他方の電極と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
前記第２の容量の一方の電極は、前記第１の容量の他方の電極と電気的に接続され、
前記第２の容量の他方の電極は、前記第３の配線と電気的に接続され、
前記第４の配線に前記第３のトランジスタ及び前記第４のトランジスタがＯＮになる電圧が印加される第１の期間と、
前記第１の期間の後の、前記第４の配線に前記第３のトランジスタ及び前記第４のトランジスタがＯＦＦになる電圧が印加され、前記第１の配線に前記第１のトランジスタがＯＮになる電圧が印加される第２の期間と、
前記第２の期間の後の、前記第１のトランジスタがＯＦＦであり、前記第２の配線から印加された電圧により前記第５のトランジスタがＯＮになり、前記第５のトランジスタを介して前記第３の配線から印加された電圧により前記第１の容量の他方の電極の電圧の絶対値が増加することによって、前記第１の容量の一方の電極の電圧の絶対値が増加する第３の期間と、を有することを特徴とする発光装置。 - 第１乃至第５の配線と、第１乃至第５のトランジスタと、第１及び第２の容量と、発光素子と、を有し、
前記第１のトランジスタのゲートは、前記第１の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲート、前記第３のトランジスタのソース又はドレインの一方、前記第５のトランジスタのゲート、及び前記第１の容量の一方の電極と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記発光素子と電気的に接続され、
前記第３のトランジスタのゲートは、前記第４の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第４の配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのソース又はドレインの一方、及び前記第１の容量の他方の電極と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第５の配線と電気的に接続され、
前記第２の容量の一方の電極は、前記第１の容量の他方の電極と電気的に接続され、
前記第２の容量の他方の電極は、前記第３の配線と電気的に接続され、
前記第４の配線に前記第３のトランジスタ及び前記第４のトランジスタがＯＮになる電圧が印加される第１の期間と、
前記第１の期間の後の、前記第４の配線に前記第３のトランジスタ及び前記第４のトランジスタがＯＦＦになる電圧が印加され、前記第１の配線に前記第１のトランジスタがＯＮになる電圧が印加される第２の期間と、
前記第２の期間の後の、前記第１のトランジスタがＯＦＦであり、前記第２の配線から印加された電圧により前記第５のトランジスタがＯＮになり、前記第５のトランジスタを介して前記第５の配線から印加された電圧により前記第１の容量の他方の電極の電圧の絶対値が増加することによって、前記第１の容量の一方の電極の電圧の絶対値が増加する第３の期間と、
前記第３の期間の後、前記第５のトランジスタを介して前記第５の配線から印加された電圧により前記第１の容量の他方の電極の電圧の絶対値が減少することによって、前記第１の容量の一方の電極の電圧の絶対値が減少する第４の期間と、を有することを特徴とする発光装置。 - 第１乃至第４の配線と、第１乃至第５のトランジスタと、第１及び第２の容量と、発光素子と、を有し、
前記第１のトランジスタのゲートは、前記第１の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲート、前記第３のトランジスタのソース又はドレインの一方、前記第５のトランジスタのゲート、及び前記第１の容量の一方の電極と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記発光素子と電気的に接続され、
前記第３のトランジスタのゲートは、前記第４の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第４の配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのソース又はドレインの一方、及び前記第１の容量の他方の電極と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
前記第２の容量の一方の電極は、前記第１の容量の他方の電極と電気的に接続され、
前記第２の容量の他方の電極は、前記第３の配線と電気的に接続され、
前記第１、第２及び第４の配線は、電圧を印加する機能を有し、
前記第３の配線は、電流を供給する機能を有し、
前記第４の配線に前記第３のトランジスタ及び前記第４のトランジスタがＯＮになる電圧が印加される第１の期間と、
前記第１の期間の後の、前記第４の配線に前記第３のトランジスタ及び前記第４のトランジスタがＯＦＦになる電圧が印加され、前記第１の配線に前記第１のトランジスタがＯＮになる電圧が印加される第２の期間と、
前記第２の期間の後の、前記第１のトランジスタがＯＦＦであり、前記第２の配線から印加された電圧により前記第５のトランジスタがＯＮになる第３の期間と、を有することを特徴とする発光装置。 - 請求項６乃至８のいずれか一項において、
前記第１乃至第５のトランジスタは、同一導電型のトランジスタであることを特徴とする発光装置。 - 請求項６乃至９のいずれか一項において、
マトリクス状に配置された複数の画素を有し、
前記複数の画素のうちｍ行目（ｍは２以上の整数）に配置された画素は、前記第１乃至第３の配線と、前記第１乃至第５のトランジスタと、前記第１の容量と、前記発光素子と、を有し、
前記第１の配線は、前記ｍ行目の画素のゲート信号線と同一の配線であり、
前記第４の配線は、前記複数の画素のうちｍ−１行目の画素のゲート信号線と同一の配線であり、
前記ｍ−１行目の画素のゲート信号線が選択された後、前記ｍ行目の画素のゲート信号線が選択されることを特徴とする発光装置。 - 請求項１乃至１０のいずれか一項に記載の発光装置と、操作スイッチとを具備することを特徴とする電子機器。
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