JP4879413B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4879413B2 JP4879413B2 JP2001224405A JP2001224405A JP4879413B2 JP 4879413 B2 JP4879413 B2 JP 4879413B2 JP 2001224405 A JP2001224405 A JP 2001224405A JP 2001224405 A JP2001224405 A JP 2001224405A JP 4879413 B2 JP4879413 B2 JP 4879413B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- signal
- wiring
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 37
- 238000005070 sampling Methods 0.000 claims description 56
- 239000003990 capacitor Substances 0.000 claims description 10
- 239000010408 film Substances 0.000 description 153
- 239000010410 layer Substances 0.000 description 101
- 238000005401 electroluminescence Methods 0.000 description 77
- 238000000034 method Methods 0.000 description 56
- 239000000463 material Substances 0.000 description 40
- 239000000945 filler Substances 0.000 description 30
- 239000000758 substrate Substances 0.000 description 30
- 239000012535 impurity Substances 0.000 description 29
- 238000010586 diagram Methods 0.000 description 24
- 238000005530 etching Methods 0.000 description 22
- 239000003566 sealing material Substances 0.000 description 20
- 125000006850 spacer group Chemical group 0.000 description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- 230000003287 optical effect Effects 0.000 description 16
- 230000008569 process Effects 0.000 description 16
- 239000011229 interlayer Substances 0.000 description 15
- 239000011159 matrix material Substances 0.000 description 15
- 238000006243 chemical reaction Methods 0.000 description 12
- 239000004973 liquid crystal related substance Substances 0.000 description 12
- 229920005989 resin Polymers 0.000 description 12
- 239000011347 resin Substances 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 11
- 229910052782 aluminium Inorganic materials 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 8
- PQXKHYXIUOZZFA-UHFFFAOYSA-M lithium fluoride Chemical class [Li+].[F-] PQXKHYXIUOZZFA-UHFFFAOYSA-M 0.000 description 8
- 238000002161 passivation Methods 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 239000007789 gas Substances 0.000 description 7
- 229910052760 oxygen Inorganic materials 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 6
- DQXBYHZEEUGOBF-UHFFFAOYSA-N but-3-enoic acid;ethene Chemical compound C=C.OC(=O)CC=C DQXBYHZEEUGOBF-UHFFFAOYSA-N 0.000 description 6
- 239000000460 chlorine Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 239000005038 ethylene vinyl acetate Substances 0.000 description 6
- 239000011521 glass Substances 0.000 description 6
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 6
- 229920001200 poly(ethylene-vinyl acetate) Polymers 0.000 description 6
- 229920002037 poly(vinyl butyral) polymer Polymers 0.000 description 6
- 229920002620 polyvinyl fluoride Polymers 0.000 description 6
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 5
- 239000012298 atmosphere Substances 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 229920002799 BoPET Polymers 0.000 description 4
- 239000005041 Mylar™ Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- QVQLCTNNEUAWMS-UHFFFAOYSA-N barium oxide Chemical compound [Ba]=O QVQLCTNNEUAWMS-UHFFFAOYSA-N 0.000 description 4
- 238000002425 crystallisation Methods 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 239000011152 fibreglass Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229920000915 polyvinyl chloride Polymers 0.000 description 4
- 239000004800 polyvinyl chloride Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000009751 slip forming Methods 0.000 description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 230000008025 crystallization Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 239000002274 desiccant Substances 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 229910003437 indium oxide Inorganic materials 0.000 description 3
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 230000010287 polarization Effects 0.000 description 3
- 239000000565 sealant Substances 0.000 description 3
- 238000007789 sealing Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 239000004925 Acrylic resin Substances 0.000 description 2
- 229920000178 Acrylic resin Polymers 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 239000003963 antioxidant agent Substances 0.000 description 2
- 230000003078 antioxidant effect Effects 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011888 foil Substances 0.000 description 2
- 239000008187 granular material Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000005525 hole transport Effects 0.000 description 2
- 238000005984 hydrogenation reaction Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000009616 inductively coupled plasma Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000005499 laser crystallization Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920006267 polyester film Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 230000002040 relaxant effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000010935 stainless steel Substances 0.000 description 2
- 229910001220 stainless steel Inorganic materials 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-M Chloride anion Chemical compound [Cl-] VEXZGXHMUGYJMC-UHFFFAOYSA-M 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000005407 aluminoborosilicate glass Substances 0.000 description 1
- -1 and for example Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 229910002091 carbon monoxide Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 239000010406 cathode material Substances 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- ZOCHARZZJNPSEU-UHFFFAOYSA-N diboron Chemical compound B#B ZOCHARZZJNPSEU-UHFFFAOYSA-N 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000005001 laminate film Substances 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000010943 off-gassing Methods 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000000016 photochemical curing Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000000049 pigment Substances 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
Images
Landscapes
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
Description
【０００１】
【発明の属する技術分野】
【０００２】
本発明は、半導体表示装置（以下表示装置と表記する）の駆動回路および駆動回路を用いた表示装置に関し、特に、絶縁体上に作成される薄膜トランジスタ（以下ＴＦＴと表記する）を有するアクティブマトリクス型表示装置の駆動回路および駆動回路を用いたアクティブマトリクス型表示装置に関する。その中で特に、デジタル映像信号を入力するアクティブマトリクス型表示装置の駆動回路および駆動回路を用いたアクティブマトリクス型表示装置に関する。
【０００３】
【従来の技術】
近年、絶縁体上、特にガラス基板上に半導体薄膜を形成した表示装置、特にＴＦＴを用いたアクティブマトリクス型表示装置の普及が進んでいる。ＴＦＴを使用したアクティブマトリクス型表示装置は、マトリクス状に配置された数十万から数百万のＴＦＴを有し、各画素の電荷を制御することによって映像の表示を行っている。
【０００４】
さらに最近の技術として、画素を構成する画素ＴＦＴの他に、画素部の周辺部に、ＴＦＴを用いて駆動回路を同時形成するポリシリコンＴＦＴに関する技術が発展してきている。
【０００５】
また、ここで同時形成される駆動回路も、アナログ映像信号対応のものにとどまらず、デジタル映像信号に対応したものが実現されている。
【０００６】
通常のデジタル映像信号入力方式の表示装置の概略図を、図１１に示す。中央に画素部１１０８が配置されている。画素部の上側には、ソース信号線を制御するための、ソース信号線駆動回路１１０１が配置されている。ソース信号線駆動回路１１０１は、第１のラッチ回路１１０４、第２のラッチ回路１１０５、Ｄ／Ａ変換回路１１０６、アナログスイッチ１１０７等を有する。画素部の左右には、ゲート信号線を制御するための、ゲート信号線駆動回路１１０２が配置されている。なお、図１１においては、ゲート信号線駆動回路１１０２は、画素部の左右両側に配置されているが、片側配置でも構わない。ただし、両側配置とした方が、駆動効率、駆動信頼性の面から見て望ましい。
【０００７】
ソース信号線駆動回路１１０１に関しては、図１２に示すような構成を有している。この駆動回路は、水平方向解像度１０２４画素、４ビット階調表示能力を有する表示装置のソース信号線駆動回路であり、シフトレジスタ回路１２０１（ＳＲ）、第１のラッチ回路１２０２（ＬＡＴ１）、第２のラッチ回路１２０３（ＬＡＴ２）、Ｄ／Ａ変換回路１２０４（Ｄ／Ａ）等を有する。なお、図１２では、図１１におけるアナログスイッチ１１０７は図示していない。また、必要に応じて、バッファ回路あるいはレベルシフタ回路等を追加配置しても良い。
【０００８】
また、本明細書において、順次サンプリングパルスを出力するための回路を具体的に示す際には、シフトレジスタ回路と統一して記述しているが、本発明に関し、必ずしもシフトレジスタ回路によってサンプリングパルスを出力するという限定はしない。
【０００９】
図１１および図１２を用いて回路の動作について簡潔に説明する。まず、シフトレジスタ回路１２０１に、クロック信号（ＣＬＫ）、クロック反転信号（ＣＬＫｂ）およびスタートパルス（Ｓ−ＳＰ）が入力され、順次サンプリングパルスが出力される。第１のラッチ回路１２０２においては、サンプリングパルスの入力に伴って、デジタル映像信号（Ｄｉｇｉｔａｌ Ｄａｔａ）をそれぞれ保持していく。図１２では、４ビットのデジタル映像信号を扱うため、最下位から最上位までの各ビットのデータを同時に保持するよう、１段のシフトレジスタ回路から出力されるサンプリングパルスによって４つの第１のラッチ回路が同時に動作する。第１のラッチ回路１２０２において、１水平周期分の映像信号の保持が完了すると、帰線期間中にラッチ信号（Ｌａｔｃｈ Ｐｕｌｓｅ）が入力され、第１のラッチ回路１２０２で保持されている映像信号は一斉に第２のラッチ回路１２０３へと転送される。
【００１０】
その後、再びシフトレジスタ回路１２０１の第１段目からサンプリングパルスが出力され、続く水平周期分の映像信号の保持が開始される。同時に、第２のラッチ回路１２０３にて保持されている映像信号は、Ｄ／Ａ変換回路１２０４に入力され、アナログ信号へと変換される。ここでアナログ化された映像信号は、ソース信号線（Ｓ０００１〜Ｓ１０２４）を経由して画素（図示せず）へと書き込まれる。この動作を繰り返すことによって、映像の表示が行われる。
【００１１】
【発明が解決しようとする課題】
図１３は、図１２に示したソース信号線駆動回路の一部分を図示したものである。サンプリングパルスが第１のラッチ回路１３０２に入力され、１ビット分のデジタル映像信号を保持し、１水平期間分のデジタル映像信号の保持が完了すると、ラッチ信号（Ｌａｔｃｈ Ｐｕｌｓｅ）の入力により、第２のラッチ回路１３０３へと転送される。ここで、第２のラッチ回路は、第１のラッチ回路と同様の回路構成で良い。
【００１２】
ところで、クロック信号（ＣＬＫ）クロック反転信号（ＣＬＫｂ）、スタートパルス（Ｓ−ＳＰ）、デジタル映像信号（Ｄｉｇｉｔａｌ Ｄａｔａ）およびラッチ信号（Ｌａｔｃｈ Ｐｕｌｓｅ）は、ともに外部から直接入力される信号であり、任意のタイミングでの入力が可能である。一方、デジタル映像信号を保持するパルスのタイミングは、シフトレジスタ回路１３０１から出力されるサンプリングパルスのタイミングによる。映像信号を正常に保持するためには、両者のタイミングが合致している必要があるが、サンプリングパルスは、既に複数の回路を通過しているため、図２（Ａ）に示すように、タイミングチャート上のサンプリングパルスに対して、２０１で示すだけの遅延が生ずる。デジタル映像信号は当初、タイミングチャート上でのサンプリングパルスに合わせて入力されるため、この状態では正常に映像信号を保持できない。よってこのような場合は、遅延を生じた実際のパルスの出力に合わせて、デジタル映像信号の入力タイミングの微調整が必要となる。
【００１３】
さらに、この遅延時間は、回路を構成するＴＦＴの特性のばらつき等によっても変化するため、表示装置ごとに異なる場合が多い。よってその都度、個々に合わせて微調整する必要がある。
【００１４】
加えて、近年のＬＣＤの急速な高解像度化、高精細化に伴い、駆動回路全体の駆動周波数が高くなってきているため、わずかに生じた遅延であっても、デジタル映像信号の保持動作を正常に行うことが出来なくなる場合がある。
【００１５】
本発明は、このような課題を解決するためになされたものであり、サンプリングパルスの遅延がデジタル映像信号の保持動作に影響しにくい構造を有する駆動回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
前述した課題を解決するために、本発明においては以下のような手段を講じた。
【００１７】
図１１〜図１３に示した従来例のような駆動回路においては、サンプリングパルスの遅延時間に合わせて、デジタル映像信号の入力タイミングの微調整を行う必要があり、さらにその遅延時間が表示装置ごとのばらつきがあるために個々について行わなければならなかった。
【００１８】
これに対して、本発明の駆動回路においては、第１のラッチ回路の保持タイミングを、外部からの信号入力によって直接決定する方法をとり、サンプリングパルスの少々の遅延が、保持タイミングに影響しないようにした。つまり、表示装置ごとにばらつきがあったとしても、保持タイミング用の信号とデジタル映像信号を同時に外部から入力することで、両者が常に決まったタイミングで回路に入力され、常に正常に保持動作が行われる。また、従来のように、タイミングを回路の遅延に合わせて微調整するのではなく、複数の信号の入力段階であらかじめタイミングを合わせて入力するだけであるため、その調整が大変容易になる。
【００１９】
以下に、本発明の表示装置の駆動回路の構成について記載する。
【００２０】
本発明の表示装置の駆動回路は、
入力されたデジタル映像信号の保持を行う保持回路と、
前記保持回路の信号入力部と、第１の電源との間に設けられたプリチャージ回路と、
前記保持回路の信号入力部と、デジタル映像信号線との間に設けられた保持動作選択回路とを有し、
前記プリチャージ回路には、プリチャージ信号が入力され、
前記保持動作選択回路には、サンプリングパルスと、マルチプレクス信号と、デジタル映像信号とが入力されることを特徴としている。
【００２１】
本発明の表示装置の駆動回路は、
入力されたデジタル映像信号の保持を行う保持回路と、
前記保持回路の信号入力部と、第１の電源との間に設けられたプリチャージ回路と、
前記保持回路の信号入力部と、デジタル映像信号線との間に設けられた保持動作選択回路とを有し、
前記プリチャージ回路には、プリチャージ信号が入力され、
前記保持動作選択回路には、サンプリングパルスと、マルチプレクス信号と、デジタル映像信号とが入力され、
前記プリチャージ回路は、前記プリチャージ信号の入力により、前記保持部の信号入力部と前記第１の電源とを導通し、
前記保持動作選択回路において、前記サンプリングパルスと、前記マルチプレクス信号と、前記デジタル映像信号の入力が重複する期間で、前記保持回路において、前記デジタル映像信号の保持を行うことを特徴としている。
【００２２】
本発明の表示装置の駆動回路は、
入力されたデジタル映像信号の保持を行う保持回路と、
第１の電源と前記保持回路の信号入力部との間に設けられた第１のトランジスタと、
第２の電源と前記保持回路の信号入力部との間に直列に設けられた第２、第３および第４のトランジスタとを有し、
前記第１のトランジスタのゲート電極にはプリチャージ信号が入力され、
前記第２のトランジスタのゲート電極にはマルチプレクス信号が入力され、
前記第３のトランジスタのゲート電極にはデジタル映像信号が入力され、
前記第４のトランジスタのゲート電極にはサンプリングパルスが入力されることを特徴としている。
【００２３】
本発明の表示装置の駆動回路は、
入力されたデジタル映像信号の保持を行う保持回路と、
第１の電源と前記保持回路の信号入力部との間に設けられた第１のトランジスタと、
第２の電源と前記保持回路の信号入力部との間に直列に設けられた第２、第３および第４のトランジスタとを有し、
前記第１のトランジスタのゲート電極にはプリチャージ信号が入力され、
前記第２のトランジスタのゲート電極にはマルチプレクス信号が入力され、
前記第３のトランジスタのゲート電極にはデジタル映像信号が入力され、
前記第４のトランジスタのゲート電極にはサンプリングパルスが入力され、
前期保持回路は、前記マルチプレクス信号と、前記デジタル映像信号と、前記サンプリングパルスとの入力が重複する期間において、前記デジタル映像信号の保持を行うことを特徴としている。
【００２４】
本発明の表示装置の駆動回路は、
請求項３または請求項４に記載の表示装置の駆動回路において、
前記プリチャージ信号の入力により第１のトランジスタが導通し、前記保持回路の信号入力部における電位が第１の電源電位をとり、
サンプリングパルスが出力されている期間内にマルチプレクス信号およびデジタル映像信号が入力され、前記第２〜第４のトランジスタが導通し、前記保持回路の信号入力部における電位が第２の電源電位に変化し、
以後、次の帰線期間までの間、前記保持回路において第２の電源電位が保持されることを特徴としている。
【００２５】
本発明の表示装置の駆動回路は、
入力されたデジタル映像信号の保持を行う保持回路と、
第１の電源と前記保持回路の信号入力部との間に並列配置された第１および第２のトランジスタと、
第２の電源と前記保持回路の信号入力部との間に直列配置された第３、第４および第５のトランジスタとを有し、
前記第１のトランジスタのゲート電極にはプリチャージ信号が入力され、
前記第２のトランジスタのゲート電極には第２の電源電位が印加され、
前記第３のトランジスタのゲート電極にはマルチプレクス信号が入力され、
前記第４のトランジスタのゲート電極にはデジタル映像信号が入力され、
前記第５のトランジスタのゲート電極にはサンプリングパルスが入力されることを特徴としている。
【００２６】
本発明の表示装置の駆動回路は、
入力されたデジタル映像信号の保持を行う保持回路と、
第１の電源と前記保持回路の信号入力部との間に並列配置された第１および第２のトランジスタと、
第２の電源と前記保持回路の信号入力部との間に直列配置された第３、第４および第５のトランジスタとを有し、
前記第１のトランジスタのゲート電極にはプリチャージ信号が入力され、
前記第２のトランジスタのゲート電極には第２の電源電位が印加され、
前記第３のトランジスタのゲート電極にはマルチプレクス信号が入力され、
前記第４のトランジスタのゲート電極にはデジタル映像信号が入力され、
前記第５のトランジスタのゲート電極にはサンプリングパルスが入力され、
前期保持回路は、前記マルチプレクス信号と、前記デジタル映像信号と、前記サンプリングパルスとの入力が重複する期間において前記デジタル映像信号の保持を行うことを特徴としている。
【００２７】
本発明の表示装置の駆動回路は、
請求項６または請求項７に記載の表示装置の駆動回路において、
前記プリチャージ信号の入力により第１のトランジスタが導通し、前記保持回路の信号入力部における電位が第１の電源電位をとり、
サンプリングパルスが出力されている期間内にマルチプレクス信号およびデジタル映像信号が入力され、前記第３〜第５のトランジスタが導通し、前記保持回路の信号入力部における電位が第２の電源電位に変化し、
以後、次の帰線期間までの間、前記保持部において第２の電源電位が保持されることを特徴としている。
【００２８】
本発明の表示装置の駆動回路は、
入力されたデジタル映像信号の保持を行う保持回路と、
ＮＡＮＤ回路と、
アナログスイッチとを有し、
前記ＮＡＮＤ回路には、サンプリングパルスと、マルチプレクス信号とが入力され、
前記保持回路には、デジタル映像信号が前記アナログスイッチを介して入力され、
前記アナログスイッチは、前記ＮＡＮＤ回路の出力によって導通、非導通の制御がなされ、
前記アナログスイッチの導通に伴い、前記保持回路への映像信号の書き込みが行われ、
以後、次の帰線期間までの間、前記保持回路において映像信号が保持されることを特徴としている。
【００２９】
本発明の表示装置の駆動回路は、
請求項１乃至請求項９のいずれか１項に記載の表示装置の駆動回路において、前記マルチプレクス信号および前記デジタル映像信号は、共に外部からの直接入力によることを特徴としている。
【００３０】
本発明の表示装置の駆動回路は、
請求項１乃至請求項１０のいずれか１項に記載の表示装置の駆動回路において、
前記デジタル映像信号のパルス幅と、前記マルチプレクス信号のパルス幅は、いずれも前記サンプリングパルスのパルス幅よりも小さいことを特徴としている。
【００３１】
本発明の表示装置の駆動回路は、
請求項１乃至請求項１１のいずれか１項に記載の表示装置の駆動回路において、
前記保持回路における電位の保持は、ループ状に設けられた２個のインバータによる保持回路によってなされることを特徴としている。
【００３２】
本発明の表示装置の駆動回路は、
請求項１乃至請求項１１のいずれか１項に記載の表示装置の駆動回路において、
前記保持回路における電位の保持は、保持容量によってなされることを特徴としている。
【００３３】
の本発明の表示装置の駆動回路によると、
請求項１乃至請求項１３のいずれか１項に記載の表示装置の駆動回路を用いることを特徴とする表示装置の提供が可能となる。
【００３４】
【発明の実施の形態】
[実施の形態１]
図２２に、本発明の一実施形態を示す。図２２は、図１２において、シフトレジスタ（ＳＲ）〜第１のラッチ回路（ＬＡＴ１）〜第２のラッチ回路（ＬＡＴ２）に相当する部分を、２段分書き表したものである。第１段目における第１のラッチ回路（ＬＡＴ１）は、プリチャージ回路２２０１、保持動作選択回路２２０２、保持回路２２０３を有し、保持回路２２０３の出力は、第２のラッチ回路（ＬＡＴ２）に入力される。第１段目における第１のラッチ回路（ＬＡＴ１）は、プリチャージ回路２２０４、保持動作選択回路２２０５、保持回路２２０６を有し、保持回路２２０６の出力は、同様に第２のラッチ回路（ＬＡＴ２）に入力される。
【００３５】
回路の動作について説明する。ここで、第１の電源の電位はＶＤＤ，第２の電源の電位はＶＳＳとする。まず、ある帰線期間中に、プリチャージ信号が入力されることによって、プリチャージ回路２２０１および２２０４が動作し、保持回路２２０３および２２０６の信号入力部の電位をＶＤＤとする。続いて帰線期間が終了し、１段目のシフトレジスタよりサンプリングパルスが出力され、保持動作選択回路２２０２に入力される。また、保持動作選択回路２２０２には、さらにマルチプレクス信号１（ＭＰＸ１）およびデジタル映像信号（Ｄｉｇｉｔａｌ
Ｄａｔａ）も入力される。
【００３６】
保持動作選択回路では、サンプリングパルス、マルチプレクス信号、デジタル映像信号が全て入力されている期間において、保持回路２２０３にデジタル映像信号の書き込みを許可する。保持回路２２０３においては、ここで書き込まれたデジタル映像信号を、水平期間が終了するまで保持する。
【００３７】
次に、２段目において同様の処理が行われる。このとき、保持動作選択回路には、サンプリングパルス、マルチプレクス信号２（ＭＰＸ２）、デジタル映像信号（Ｄｉｇｉｔａｌ Ｄａｔａ）が入力される。つまり、第１段目、第３段目、第５段目・・・、第（２ｍ−１）段目においてはマルチプレクス信号１（ＭＰＸ１）を用い、第２段目、第４段目、第６段目・・・、第（２ｍ）段目においてはマルチプレクス信号２（ＭＰＸ２）を用いる。
【００３８】
続いて、帰線期間中にラッチ信号（Ｌａｔｃｈ Ｐｕｌｓｅ）が入力され、第１のラッチ回路の保持部２２０３、２２０６で保持されていた信号は、一斉に第２のラッチ回路へと転送される。以降、Ｄ／Ａ変換、画素への書き込み等の動作は、従来例に記述したとおりの動作による。
【００３９】
[実施の形態２]
実施の形態１にて示した回路において、プリチャージ回路２２０１、保持動作選択回路２２０２、保持回路２２０３の詳細な構成を含む図を図１に示す。図１ではシフトレジスタ〜第１のラッチ回路〜第２のラッチ回路に相当する１段分のみを示している。
【００４０】
図１（Ａ）（Ｂ）に示す回路は、映像信号保持部１００、プリチャージ用の第１のＴＦＴ１０２（以降、プリチャージＴＦＴと表記する。）、第２のＴＦＴ１０４、第３のＴＦＴ１０５、第４のＴＦＴ１０６を有している。図１（Ａ）では、第１のＴＦＴにはＰチャネル型を用い、第２〜第４のＴＦＴにはＮチャネル型を用いている。ここで、ＴＦＴ１０２が図２２におけるプリチャージ回路２２０１に相当し、ＴＦＴ１０４、１０５、１０６を用いてなる回路が図２２における保持動作選択回路２２０２に相当する。
【００４１】
保持回路１００は、２個のインバータを用いて構成される。１０１は駆動用インバータ、１１０は保持用インバータであり、両者がループを形成するように接続されている。駆動用インバータ１０１への入力が不定となる場合でも、保持用インバータ１１０の出力によって、駆動用インバータ１０１の出力が確定される。
【００４２】
ＴＦＴ１０２のソース領域は第１の電源電位（ここではＶＤＤ）に接続され、ドレイン領域は保持部１００の入力端子に接続されている。ＴＦＴ１０４〜１０６は、第２の電源電位（ここではＧＮＤ）と、保持部１００の入力端子との間に直列配置され、それぞれのゲート電極には、マルチプレクス信号（ＭＰＸ１、ＭＰＸ２）、デジタル映像信号（Ｄｉｇｉｔａｌ Ｄａｔａ）およびサンプリングパルスがそれぞれ入力される。プリチャージＴＦＴ１０２のゲート電極には、プリチャージ用信号（Ｐｒｅ Ｃｈａｒｇｅ）が入力される。
【００４３】
図１（Ａ）に示した第１のラッチ回路の動作について説明する。なお、ここで用いる電位は、信号の振幅に合わせて、高電位側（Ｈｉ電位と表記する）をＶＤＤ、低電位側（Ｌｏ電位と表記する）をＧＮＤとする。また、特別の記述のない限り、デジタル映像信号、サンプリングパルスおよびマルチプレクス信号に関しては、Ｈｉ電位（ＶＤＤ）の時に信号の入力があったものと解釈されたい。
【００４４】
まず、ある帰線期間中に、プリチャージ信号にＬｏを入力する。これによってプリチャージＴＦＴ１０２が導通し、保持部１００の入力端子における電位がＨｉ電位（ＶＤＤ）に引き上げられる。その後、水平期間に入る時にプリチャージ信号はＨｉとなり、プリチャージＴＦＴ１０２は非導通状態に戻る。
【００４５】
次に、水平期間に入ってからの動作の説明に移る。シフトレジスタ回路が動作し、サンプリングパルスが出力されて、Ｎチャネル型ＴＦＴ１０６のゲート電極にＨｉが入力される。このパルスがＨｉ状態となっている期間内に、マルチプレクス信号（ＭＰＸ１）、デジタル映像信号（Ｄｉｇｉｔａｌ Ｄａｔａ）が、Ｎチャネル型ＴＦＴ１０４、１０５のゲート電極にそれぞれ入力される。シフトレジスタからの出力パルス、マルチプレクス信号、デジタル映像信号の３信号が全てＨｉのとき、Ｎチャネル型ＴＦＴ１０４〜１０６が全て導通し、保持部１００の入力端子にＬｏ電位（ＧＮＤ）が入力される。一度Ｌｏ電位（ＧＮＤ）になると、Ｎチャネル型ＴＦＴ１０４〜１０６間が非導通状態に戻った後も、次の帰線期間の開始まで、保持部１００によって保持される。
【００４６】
このとき、保持部１００の入力端子におけるＨｉ電位は、デジタル映像信号の保持動作が行われるまでの間はそのまま保持されている必要がある。よって、図１（Ｂ）に示すように、定電流供給用のＴＦＴ１０３を追加して、電位の保持を保障しても良い。定電流ＴＦＴ１０３には、ここではＰチャネル型を用い、ゲート電極には常にＬｏ（ＧＮＤ）が入力されているようにしている。ただし、デジタル映像信号の保持を阻害しないよう、定電流ＴＦＴ１０３の電流能力が、保持部１００を構成するＴＦＴの電流能力に対して十分に小さくなるように設計することが望ましい。
【００４７】
続いて、帰線期間中にラッチ信号（Ｌａｔｃｈ Ｐｕｌｓｅ）が入力され、第１のラッチ回路の保持部１００で保持されていた信号は、一斉に第２のラッチ回路へと転送される。以降、Ｄ／Ａ変換、画素への書き込み等の動作は、従来例に記述したとおりの動作による。
【００４８】
図２（Ｂ）に、本発明の駆動回路によるシフトレジスタ回路の動作と、デジタル映像信号の入力および保持動作のタイミングについて示す。本発明のラッチ回路においては、シフトレジスタ回路の駆動周波数を、図２（Ａ）に示した従来の回路に対して１／２とし、パルス幅を２倍に広げている。ＳＲ Ｏｕｔ１と表記してあるパルスは、例えば１段目のシフトレジスタ回路から出力されるサンプリングパルスであり、ＳＲ Ｏｕｔ２と表記してあるパルスは、次段のシフトレジスタ回路から出力されるサンプリングパルスである。実際のサンプリングパルスは、タイミングチャート上のサンプリングパルスに対し、２０２で示すような遅延を生ずる。
【００４９】
ここで、従来例においては、第１のラッチ回路における保持動作のタイミングが、サンプリングパルスのタイミングに依存していたため、図２（Ａ）で示すように、遅延が起こると正常にデジタル映像信号の保持を行うことができなくなっていた。したがって、その都度、デジタル映像信号の入力のタイミングの微調整が必要となっていた。
【００５０】
これに対し、前述の動作の説明および図２からわかるように、本発明のラッチ回路における保持動作のタイミングは、サンプリングパルス（ＳＲ Ｏｕｔ＃）、マルチプレクス信号（ＭＰＸ＃）およびデジタル映像信号（Ｄｉｇｉｔａｌ Ｄａｔａ）の３信号により決定される。そして、サンプリングパルスを除く他の信号は、全て外部からの直接入力であるため、ラッチ回路における事実上の保持動作のタイミングは、このマルチプレクス信号とデジタル映像信号との入力タイミングにより決定されるといえる。すなわち、サンプリングパルスの出力に少々の遅延が生じた場合にも、保持動作のタイミングは変化しない（図２（Ｂ）の場合、遅延は２０３で示す長さだけ許される）。
【００５１】
また、外部から入力されるマルチプレクス信号とデジタル映像信号に関しては容易にタイミングを揃えることが出来るため、従来のラッチ回路と比較しても大幅に調整が容易になっている。
【００５２】
この実施形態において、図１に示した本発明のラッチ回路の構成について、各部を構成するＴＦＴ１０２〜１０６の極性は、サンプリングパルス、プリチャージ信号、デジタル映像信号およびマルチプレクス信号等の正負（各パルスがＨｉ電位で出力されるか、Ｌｏ電位で出力されるか）により、本例とは異なる極性のＴＦＴであっても、動作原理は変わらない。
【００５３】
このようなラッチ回路を用いることにより、従来のラッチ回路周辺で問題となっていた、回路から出力される信号の遅延によるタイミングの微調整を必要としない駆動回路を提供することが出来る。加えて、シフトレジスタ回路の駆動周波数は１／２となっているため、信頼性の向上も期待出来る。
【００５４】
さらに、第１のラッチ回路に入力される信号（デジタル映像信号、マルチプレクス信号、サンプリングパルス）に関しては、ＴＦＴ１０４〜１０６が確実に導通するだけの電圧振幅を有していれば良い。よって、ラッチ回路に接続されている電源であるＶＤＤ−ＧＮＤ間の電圧よりも小さい電圧振幅であっても、前述の条件を満足する限りは十分に正常動作が可能であるので、入力信号の振幅を縮小することによる低消費電力化が見込める。
【００５５】
また、本発明のラッチ回路を有する駆動回路は、デジタル映像信号を扱う表示装置であれば、画素部に液晶素子を用いた液晶表示装置（ＬＣＤ：液晶ディスプレイ等）、エレクトロルミネッセンス（ＥＬ）素子を用いたＥＬ表示装置（ＯＬＥＤ：有機ＥＬディスプレイ等）等の表示装置に適用が可能である。
【００５６】
【実施例】
本発明の主旨は、デジタル映像信号の保持のタイミングが、サンプリングパルスの遅延に依存せず、かつ保持のタイミングを容易に外部から制御可能な表示装置の駆動回路を提供する点にある。実施形態に示した一例に限らず、本発明には多種の応用例が挙げられる。以下にその実施例について記す。
【００５７】
[実施例１]
図３に、本発明のラッチ回路を有する駆動回路を用いた表示装置の概略図を示す。中央に画素部３０８が配置されている。画素部の上側には、ソース信号線を制御するための、ソース信号線駆動回路３０１が配置されている。ソース信号線駆動回路３０１は、第１のラッチ回路３０４、第２のラッチ回路３０５、Ｄ／Ａ変換回路３０６、アナログスイッチ３０７等を有する。第１のラッチ回路３０４は、図１で示したような構造を有している。他の構成部分に関しては、従来例と同様で良い。画素部の左右には、ゲート信号線を制御するための、ゲート信号線駆動回路３０２が配置されている。なお、図３においては、ゲート信号線駆動回路３０２は、画素部の左右両側に配置されているが、片側配置でも構わない。ただし、両側配置とした方が、駆動効率、駆動信頼性の面から見て望ましい。
【００５８】
ソース信号線駆動回路３０１に関しては、図４に示すような構成を有している。この駆動回路は、水平方向解像度１０２４画素、４ビット階調表示能力を有する表示装置のソース信号線駆動回路であり、シフトレジスタ回路４０１（ＳＲ）、第１のラッチ回路４０２（ＬＡＴ１）、第２のラッチ回路４０３（ＬＡＴ２）、Ｄ／Ａ変換回路４０４（Ｄ／Ａ）等を有する。なお、図４では、図３におけるアナログスイッチ３０７は図示していない。また、必要に応じて、バッファ回路あるいはレベルシフタ回路等を追加配置しても良い。
【００５９】
第１のラッチ回路４０２には、サンプリングパルスの他に、プリチャージ信号（Ｐｒｅ Ｃｈａｒｇｅ）、マルチプレクス信号（ＭＰＸ１、ＭＰＸ２）、デジタル映像信号（Ｄｉｇｉｔａｌ Ｄａｔａ）等が入力される。また、図４中、ＶＤＤと表記してある配線は信号線ではなく、第１のラッチ回路の電位を帰線期間中にＨｉに引き上げるために供給される電源線である。
【００６０】
マルチプレクス信号（ＭＰＸ１、ＭＰＸ２）は、奇数段目の第１のラッチ回路（図４において、ソース信号線Ｓ0001、Ｓ0003、・・・Ｓ2n-1に書き込まれる映像信号の保持を行う第１のラッチ回路）の保持タイミングの決定にはＭＰＸ１に入力される信号を用い、偶数段目の第１のラッチ回路（図４において、ソース信号線Ｓ0002、Ｓ0004、・・・Ｓ2nに書き込まれる映像信号の保持を行う第１のラッチ回路）の保持タイミングの決定にはＭＰＸ２に入力される信号を用いることで、互いに隣接したパルスの重なり合いが生じないようにしている。
【００６１】
[実施例２]
図１に示した本発明の駆動回路においては、保持部１００は駆動用インバータ１０１と、保持用インバータ１１０とを用いてループを形成し、保持用インバータ１１０を用いて信号の保持を行っていた。この他の方法として、図２０に示すような構成であっても同様の機能を実現することが出来る。
【００６２】
図２０に示すラッチ回路の保持部２０００は、駆動用インバータ２００１と、容量２００２によって構成される。帰線期間中にプリチャージＴＦＴ２００３によって、保持部２０００への入力端子における電位がＨｉ電位（ＶＤＤ）に引き上げられたとき、もしくはサンプリングパルス、デジタル映像信号、マルチプレクス信号の入力によって保持部２０００にＬｏ電位（ＧＮＤ）が入力されて映像信号が保持されるとき、いずれの場合も、容量２００２が電荷の保持をまかなう。
【００６３】
回路の駆動、信号の入力に関しては図１に示した回路と同様で良い。
【００６４】
[実施例３]
本実施例においては、帰線期間におけるプリチャージ動作を省略した場合の回路の構成とその動作について説明する。
【００６５】
図２１に、回路の構成図とタイミングチャートを示す。図２１（Ａ）に示すように、本実施例のラッチ回路は、保持部２１００と、ＮＡＮＤ回路２１０２と、アナログスイッチ２１０３とを有する。ＮＡＮＤ回路２１０２には、サンプリングパルスおよびマルチプレクス信号が入力され、２信号にともにＨｉ電位（ＶＤＤ）の入力があったときに、Ｌｏ電位（ＧＮＤ）を出力する。ＮＡＮＤ出力によって、アナログスイッチ２１０３の導通、非導通が決定される。すなわち、サンプリングパルスとマルチプレクス信号がともにＨｉ入力のとき、アナログスイッチ２１０３が導通し、デジタル映像信号が保持部２１００の駆動用インバータ２１０１に入力される。以後、アナログスイッチが非導通状態となると、デジタル映像信号は、ループ状に接続された保持用インバータ２１１０によって、次の帰線期間までの間保持される。
【００６６】
マルチプレクス信号（ＭＰＸ１、ＭＰＸ２）は、奇数段目の第１のラッチ回路（図４において、ソース信号線Ｓ0001、Ｓ0003、・・・Ｓ2n-1に書き込まれる映像信号の保持を行う第１のラッチ回路）の保持タイミングの決定にはＭＰＸ１に入力される信号を用い、偶数段目の第１のラッチ回路（図４において、ソース信号線Ｓ0002、Ｓ0004、・・・Ｓ2nに書き込まれる映像信号の保持を行う第１のラッチ回路）の保持タイミングの決定にはＭＰＸ２に入力される信号を用いることで、図２１（Ｂ）において、２１２０、２１３０で示すように、隣接したアナログスイッチ２１０３の導通タイミングが同時期に重複しないようにしている。
【００６７】
また、保持部２１００に関しては、実施例２にて示したように、保持用インバータ２１１０に替えて、保持容量を用いて構成しても良い。
【００６８】
各信号の入力のタイミングは他の実施例と同様で良い。この方法により、帰線期間におけるプリチャージ動作を行わずとも、本発明による同様の利点を有するラッチ回路を提供することが出来る。
【００６９】
[実施例４]
本実施例では、表示装置の画素部とその周辺に設けられる本発明の駆動回路部（ソース信号線側駆動回路、ゲート信号線側駆動回路、画素選択信号線側駆動回路）のＴＦＴを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路部に関しては基本単位であるＣＭＯＳ回路を図示することとする。
【００７０】
まず、図５（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[nm]（好ましくは５０〜１００[nm]）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さに積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【００７１】
島状半導体層５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５００３〜５００６の厚さは２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００７２】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８[％]として行う。
【００７３】
次いで、島状半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）、電力密度０．５〜０．８[W/cm2]で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
【００７４】
そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００[nm]の厚さに形成し、第２の導電膜５００９をＷで１００〜３００[nm]の厚さに形成する。
【００７５】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極とするには不向きである。よって、α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
【００７６】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することが出来る。
【００７７】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例で望ましいものとしては、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＷとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＡｌとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＣｕとする組み合わせ等が挙げられる。
【００７８】
次に、レジストによるマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１[Pa]の圧力でコイル型の電極に５００[W]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００[W]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【００７９】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１６（第１の導電層５０１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１６で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
（図５（Ａ））
【００８０】
そして、第１のドーピング処理を行いＮ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜１００[keV]として行う。Ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１１〜５０１６がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２０が形成される。第１の不純物領域５０１７〜５０２０には１×１０20〜１×１０21[atoms/cm3]の濃度範囲でＮ型を付与する不純物元素を添加する。（図５（Ｂ））
【００８１】
次に、図５（Ｃ）に示すように、レジストマスクは除去しないまま、第２のエッチング処理を行う。エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の形状の導電層５０２１〜５０２６（第１の導電層５０２１ａ〜５０２６ａと第２の導電層５０２１ｂ〜５０２６ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２１〜５０２６で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【００８２】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【００８３】
そして、図６（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]のドーズ量で行い、図５（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２１〜５０２６を不純物元素に対するマスクとして用い、第１の導電層５０２１ａ〜５０２６ａの下側の領域の半導体層にも不純物元素が添加されるようにドーピングする。こうして、第２の不純物領域５０２７〜５０３１が形成される。この第２の不純物領域５０２７〜５０３１に添加されたリン（Ｐ）の濃度は、第１の導電層５０２１ａ〜５０２６ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層５０２１ａ〜５０２６ａのテーパー部と重なる半導体層において、第１の導電層５０２１ａ〜５０２６ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。
【００８４】
続いて、図６（Ｂ）に示すように第３のエッチング処理を行う。エッチングガスにＣＨＦ6を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチング処理により、第１の導電層５０２１ａ〜５０２６ａのテーパー部を部分的にエッチングして、第１の導電層が半導体層と重なる領域が縮小される。第３のエッチング処理によって、第３の形状の導電層５０３２〜５０３７（第１の導電層５０３２ａ〜５０３７ａと第２の導電層５０３２ｂ〜５０３７ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第３の形状の導電層５０３２〜５０３７で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【００８５】
第３のエッチング処理によって、第２の不純物領域５０２７〜５０３１においては、第１の導電層５０３２ａ〜５０３７ａと重なる第２の不純物領域５０２７ａ〜５０３１ａと、第１の不純物領域と第２の不純物領域との間の第３の不純物領域５０２７ｂ〜５０３１ｂとが形成される。
【００８６】
そして、図６（Ｃ）に示すように、Ｐチャネル型ＴＦＴを形成する島状半導体層５００４に、第1の導電型とは逆の導電型の第４の不純物領域５０３９〜５０４４を形成する。第３の形状の導電層５０３３ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、Ｎチャネル型ＴＦＴを形成する島状半導体層５００３、５００５、保持容量部５００６および配線部５０３４はレジストマスク５０３８で全面を被覆しておく。不純物領域５０３９〜５０４４にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が２×１０20〜２×１０21[atoms/cm3]となるようにする。
【００８７】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第３の形状の導電層５０３２、５０３３、５０３５、５０３６がゲート電極として機能する。また、５０３４は島状のソース信号線として機能する。５０３７は容量配線として機能する。
【００８８】
レジストマスク５０３８を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、第３の形状の導電層５０３７〜５０４２に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【００８９】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００９０】
次いで、第１の層間絶縁膜５０４５は酸化窒化シリコン膜から１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５０４６を形成する。次いで、コンタクトホールを形成するためのエッチング工程を行う。
【００９１】
そして、駆動回路部において島状半導体層のソース領域とコンタクトを形成するソース配線５０４７、５０４８、ドレイン領域とコンタクトを形成するドレイン配線５０４９を形成する。また、画素部においては、接続電極５０５０、画素電極５０５１、５０５２を形成する（図７（Ａ））。この接続電極５０５０により、ソース信号線５０３４は、画素ＴＦＴと電気的な接続が形成される。なお、画素電極５０５２及び保持容量は隣り合う画素のものである。
【００９２】
以上のようにして、Ｎチャネル型ＴＦＴ、Ｐチャネル型ＴＦＴを有する駆動回路部と、画素ＴＦＴ、保持容量を有する画素部とを同一基板上に形成することができる。本明細書中ではこのような基板をアクティブマトリクス基板と呼ぶ。
【００９３】
本実施例は、ブラックマトリクスを用いることなく、画素電極間の隙間を遮光することができるように、画素電極の端部を信号線や走査線と重なるように配置されている。
【００９４】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を５枚（島状半導体層パターン、第１配線パターン（走査線、信号線、容量配線）、Ｐチャネル領域のマスクパターン、コンタクトホールパターン、第２配線パターン（画素電極、接続電極含む））とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【００９５】
続いて、図７（Ｂ）の状態のアクティブマトリクス基板を得た後、アクティブマトリクス基板上に配向膜５０５３を形成しラビング処理を行う。
【００９６】
一方、対向基板５０５４を用意する。対向基板５０５４にはカラーフィルタ層５０５５〜５０５７、オーバーコート層５０５８を形成する。カラーフィルタ層はＴＦＴの上方で赤色のカラーフィルタ層５０５５と青色のカラーフィルタ層５０５６とを重ねて形成し遮光膜を兼ねる構成とする。少なくともＴＦＴと、接続電極と画素電極との間を遮光する必要があるため、それらの位置を遮光するように赤色のカラーフィルタと青色のカラーフィルタを重ねて配置することが好ましい。
【００９７】
また、接続電極５０５０に合わせて赤色のカラーフィルタ層５０５５、青色のカラーフィルタ層５０５６、緑色のカラーフィルタ層５０５７とを重ね合わせてスペーサーを形成する。各色のカラーフィルタはアクリル樹脂に顔料を混合したもので１〜３[μm]の厚さで形成する。これは感光性材料を用い、マスクを用いて所定のパターンに形成することができる。スペーサーの高さはオーバーコート層５０５８の厚さ１〜４[μm]を考慮することにより２〜７[μm]、好ましくは４〜６[μm]とすることができ、この高さによりアクティブマトリクス基板と対向基板とを貼り合わせた時のギャップを形成する。オーバーコート層５０５８は光硬化型または熱硬化型の有機樹脂材料で形成し、例えば、ポリイミドやアクリル樹脂などを用いる。
【００９８】
スペーサーの配置は任意に決定すれば良いが、例えば図７（Ｂ）で示すように接続電極上に位置が合うように対向基板５０５４上に配置すると良い。また、駆動回路部のＴＦＴ上にその位置を合わせてスペーサーを対向基板５０５４上に配置してもよい。このスペーサーは駆動回路部の全面に渡って配置しても良いし、ソース配線およびドレイン配線を覆うようにして配置しても良い。
【００９９】
オーバーコート層５０５８を形成した後、対向電極５０５９をパターニング形成し、配向膜５０６０を形成した後ラビング処理を行う。
【０１００】
そして、画素部と駆動回路部が形成されたアクティブマトリクス基板と対向基板とをシール剤５０６２で貼り合わせる。シール剤５０６２にはフィラーが混入されていて、このフィラーとスペーサーによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料５０６１を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５０６１には公知の液晶材料を用いれば良い。このようにして図７（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成する。
【０１０１】
なお、上記の行程により作成されるＴＦＴはトップゲート構造であるが、ボトムゲート構造のＴＦＴやその他の構造のＴＦＴに対しても本実施例は容易に適用され得る。
【０１０２】
[実施例５]
本実施例では、本発明のラッチ回路を有する駆動回路を、ＥＬ素子を画素部に用いたＥＬ表示装置に適用し、そのＥＬ表示装置を絶縁体上に一体形成する方法について説明する。但し、説明を簡単にするために、駆動回路部に関しては基本単位であるＣＭＯＳ回路を図示することとする。
【０１０３】
まず、実施例４に従い、図６（Ｃ）の状態まで作成する。第３のドーピング工程の終了後、レジストを剥離してＣＭＯＳ回路部と画素部のＴＦＴが完成する。なお、実施例４においては、画素部には画素ＴＦＴと保持容量とを図示していたが、本実施例においては、図８（Ａ）に示すように、画素部にはスイッチング用ＴＦＴとＥＬ駆動用ＴＦＴとを図示している。ただし、ＴＦＴの形成工程は同様である。
【０１０４】
図８（Ａ）に示すように、第１の層間絶縁膜５１０１を酸化窒化シリコン膜から１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５１０２を形成した後、第１の層間絶縁膜５１０１、第２の層間絶縁膜５１０２、およびゲート絶縁膜５００７に対してコンタクトホールを形成し、各配線（接続配線、信号線を含む）５１０３〜５１０８、５１１０をパターニング形成した後、接続配線５１０８に接する画素電極５１０９をパターニング形成する。
【０１０５】
第２の層間絶縁膜５１０２としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。特に、第２の層間絶縁膜５１０２は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５[μm]（さらに好ましくは２〜４[μm]）とすれば良い。
【０１０６】
コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、各ＴＦＴのソース領域、ドレイン領域およびゲート電極に達するようにそれぞれ形成する。
【０１０７】
また、配線（接続配線、信号線を含む）５１０３〜５１０８、５１１０として、Ｔｉ膜を１００[nm]、Ｔｉを含むアルミニウム膜を３００[nm]、Ｔｉ膜１５０[nm]をスパッタ法で連続形成した３層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。
【０１０８】
また、本実施例では、画素電極５１０９としてＩＴＯ膜を１１０[nm]の厚さに形成し、パターニングを行った。画素電極５１０９を接続配線５１０８と接して重なるように配置することでコンタクトを取っている。また、酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極５１０９がＥＬ素子の陽極となる。（図８（Ａ））
【０１０９】
次に、図８（Ｂ）に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００[nm]の厚さに形成し、画素電極５１０９に対応する位置に開口部を形成して、バンクとして機能する第３の層間絶縁膜５１１１を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまうため、注意が必要である。
【０１１０】
次に、ＥＬ層５１１２および陰極（ＭｇＡｇ電極）５１１３を、真空蒸着法を用いて大気解放しないで連続形成する。なお、ＥＬ層５１１２の膜厚は８０〜２００[nm]（典型的には１００〜１２０[nm]）、陰極５１１３の厚さは１８０〜３００[nm]（典型的には２００〜２５０[nm]）とすれば良い。
【０１１１】
この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、ＥＬ層および陰極を形成する。但し、ＥＬ層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層および陰極を形成するのが好ましい。
【０１１２】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のＥＬ層を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のＥＬ層を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のＥＬ層を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。
【０１１３】
ここではＲＧＢに対応した３種類のＥＬ素子を形成する方式を用いたが、白色発光のＥＬ素子とカラーフィルタを組み合わせた方式、青色または青緑発光のＥＬ素子と蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）に透明電極を利用してＲＧＢに対応したＥＬ素子を重ねる方式などを用いても良い。
【０１１４】
なお、ＥＬ層５１１２としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる４層構造をＥＬ層とすれば良い。
【０１１５】
次に、同じゲート信号線にゲート電極が接続されたスイッチング用ＴＦＴを有する画素（同じラインの画素）上に、メタルマスクを用いて陰極５１１３を形成する。なお本実施例では陰極５１１３としてＭｇＡｇを用いたが、本発明はこれに限定されない。陰極５１１３として他の公知の材料を用いても良い。
【０１１６】
最後に、窒化珪素膜でなるパッシベーション膜５１１４を３００[nm]の厚さに形成する。パッシベーション膜５１１４を形成しておくことで、ＥＬ層５１１２を水分等から保護することができ、ＥＬ素子の信頼性をさらに高めることが出来る。
【０１１７】
こうして図８（Ｂ）に示すような構造のＥＬディスプレイが完成する。なお、本実施例におけるＥＬディスプレイの作成工程においては、回路の構成および工程の関係上、ゲート電極を形成している材料であるＴａ、Ｗによってソース信号線を形成し、ソース、ドレイン電極を形成している配線材料であるＡｌによってゲート信号線を形成しているが、異なる材料を用いても良い。
【０１１８】
ところで、本実施例のＥＬディスプレイは、画素部だけでなく駆動回路部にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてＮｉ等の金属触媒を添加し、結晶性を高めることも可能である。それによって、ソース信号線駆動回路の駆動周波数を１０[MHz]以上にすることが可能である。
【０１１９】
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するＴＦＴを、駆動回路部を形成するＣＭＯＳ回路のＮチャネル型ＴＦＴとして用いる。なお、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、線順次駆動におけるラッチ、点順次駆動におけるトランスミッションゲートなどが含まれる。
【０１２０】
本実施例の場合、Ｎチャネル型ＴＦＴの活性層は、ソース領域、ドレイン領域、ゲート絶縁膜を間に挟んでゲート電極と重なるオーバーラップＬＤＤ領域（ＬOV領域）、ゲート絶縁膜を間に挟んでゲート電極と重ならないオフセットＬＤＤ領域（ＬOFF領域）およびチャネル形成領域を含む。
【０１２１】
また、ＣＭＯＳ回路のＰチャネル型ＴＦＴは、ホットキャリア注入による劣化が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。勿論、Ｎチャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
【０１２２】
その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなＣＭＯＳ回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するＮチャネル型ＴＦＴは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でＬＤＤ領域を形成することが好ましい。このような例としては、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。また駆動回路において、オフ電流を極力低く抑える必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するＮチャネル型ＴＦＴは、ＬOV領域を有していることが好ましい。このような例としては、やはり、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。
【０１２３】
なお、実際には図８（Ｂ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＥＬ素子の信頼性が向上する。
【０１２４】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。このような出荷出来る状態にまでした状態を本明細書中ではＥＬ表示装置という。
【０１２５】
また、本実施例で示す工程に従えば、ＥＬ表示装置の作製に必要なフォトマスクの数を抑えることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが出来る。
【０１２６】
[実施例６]
本発明のラッチ回路を有する駆動回路は、液晶表示装置のみならず、デジタル映像信号を扱う形式のＥＬ表示装置への適用も容易に出来る。図９に、本発明のラッチ回路を有する駆動回路を用いたＥＬ表示装置の概略図を示す。中央に画素部９０６が配置されている。画素部には、ＥＬ素子に電流を供給するための電流供給線９０７が配置されている。画素部の上側には、ソース信号線を制御するための、ソース信号線駆動回路９０１が配置されている。ソース信号線駆動回路９０１は、シフトレジスタ回路９０３、第１のラッチ回路９０４、第２のラッチ回路９０５等を有する。第１のラッチ回路９０４は、図１で示したような構造を有している。他の構成部分に関しては、従来例と同様で良い。画素部の左右には、ゲート信号線を制御するための、ゲート信号線駆動回路９０２が配置されている。なお、図９においては、ゲート信号線駆動回路９０２は、画素部の左右両側に配置されているが、片側配置でも構わない。ただし、両側配置とした方が、駆動効率、駆動信頼性の面から見て望ましい。
【０１２７】
図９に示したＥＬ表示装置のソース信号線駆動回路は、図１８に示すような構成をとる。シフトレジスタ回路１８０１、第１のラッチ回路（ＬＡＴ１）１８０２および第２のラッチ回路（ＬＡＴ２）１８０３の動作は、実施例１に示した液晶表示装置のソース信号線駆動回路のものと同様である。ＥＬ表示装置の場合、ラッチ回路で保持されたデジタル映像信号は、Ｄ／Ａ変換されることなく直接画素部に書き込まれる。
【０１２８】
図１９に、ＥＬ表示装置において多階調表示を行うための方式について示す。例として、ＶＧＡ、４ビット階調のＥＬ表示装置のものを挙げた。
【０１２９】
映像（静止画、動画を問わない）の表示を行う際には、図１９（Ａ）に示すように、１秒間に６０回程度、画面表示の更新が行われており、１９０１で示す１画面分の表示期間を１フレーム期間という。ＥＬ素子は、アナログ量の信号を用いて輝度の表示を行うのが難しいため、デジタル的にＯＮの状態とＯＦＦの状態の２つの状態のみを用いて階調の表現を行う時間階調方式が表示方法の１つとして用いられる。
【０１３０】
図１９（Ｂ）に示すように、１フレーム期間は複数のサブフレーム期間に分割されている。このサブフレーム期間の数は、ｎビットの階調表現を行う際にはｎ個となる。つまり、図１９（Ｂ）の場合、４ビットの階調を表現することができる。１つのサブフレーム期間１９０２は、それぞれアドレス（書き込み）期間１９０３と、サステイン（点灯）期間１９０４とを有し、アドレス期間は、１画面分の画素への書き込みを行う期間であり、Ｔａ１〜Ｔａ４の全ての期間で長さが等しい。対して、サステイン期間は、ｎビット階調表示の場合、Ｔｓ１：Ｔｓ２：・・・：Ｔｓｎ＝２n：２n-1：・・・：２0と、２のべき乗の比の長さとなっている。図１９（Ｂ）の場合は、Ｔｓ１：Ｔｓ２：Ｔｓ３：Ｔｓ４＝８：４：２：１となる。それぞれのサステイン期間を組み合わせて、ＥＬ素子の点灯時間の長さの差を利用して階調表示を行う。例えば、４ビット階調において、最も暗い階調を０、最も明るい階調を１５としたとき、１１の階調を表現する場合には、Ｔｓ１、Ｔｓ３、Ｔｓ４で点灯させる。これにより、点灯期間の和は、８＋２＋１＝１１となり、１５の点灯時間による階調と、１１の点灯時間による階調との間に明るさの差を生ずることが出来る。
【０１３１】
１つのサブフレーム期間を詳細に示したものを図１９（Ｃ）に示す。アドレス期間においては、１画面分の信号の書き込みを、ゲート信号線ごとに順次行う。１９０５で示される期間が、１ゲート信号線選択期間であり、第１列目のゲート信号線を選択して信号の書き込みを行う期間（図１９（Ｃ）で００１で示す期間）から、最終段のゲート信号線を選択して信号の書き込みを行う期間（図１９（Ｃ）で４８０で示す期間）までを、アドレス期間内に行う。その後、１９０６で示すように、サステイン期間に入る。
【０１３２】
さらに、１つのゲート信号線選択期間を詳細に示したものを図１９（Ｄ）に示す。１ゲート信号線選択期間内では、デジタル映像信号を第１のラッチ回路で保持するドットデータサンプリング期間と、第１のラッチ回路に保持されているデジタル映像信号を、第２のラッチ回路に転送するラインデータラッチ期間１９０７に分かれている。ドットデータサンプリング期間においては、ソース信号線１本ごとに書き込む信号の保持が、第１列目（図１９（Ｄ）において、００１で示す期間）から最終列（図１９（Ｄ）において、００１で示す期間）まで、順次行われる。１水平期間分の信号が、第１のラッチ回路から第２のラッチ回路に一斉に転送される。ＥＬ表示装置においては、以上のような方法で映像の表示を行う。このように、ＥＬ表示装置においても、本発明のラッチ回路を有する駆動回路は、特別に表示方法を変えることなく、容易に適用が可能である。
【０１３３】
[実施例７]
図１０（Ａ）は本発明を用いたＥＬ表示装置の上面図であり、図１０（Ａ）をＸ−Ｘ'面で切断した断面図を図１０（Ｂ）に示す。図１０（Ａ）において、４００１は基板、４００２は画素部、４００３はソース信号線側駆動回路、４００４はゲート信号線側駆動回路であり、それぞれの駆動回路は配線４００５、４００６、４００７を経てＦＰＣ４００８に至り、外部機器へと接続される。
【０１３４】
このとき、画素部、好ましくは駆動回路および画素部を囲むようにしてカバー材４００９、密封材４０１０、シーリング材（ハウジング材ともいう）４０１１（図１０（Ｂ）に図示）が設けられている。
【０１３５】
また、図１０（Ｂ）は本実施例のＥＬ表示装置の断面構造であり、基板４００１、下地膜４０１２の上に駆動回路用ＴＦＴ（但し、ここではＮチャネル型ＴＦＴとＰチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している）４０１３および画素部用ＴＦＴ４０１４（但し、ここではＥＬ素子への電流を制御するＥＬ駆動用ＴＦＴだけ図示している）が形成されている。これらのＴＦＴは公知の構造（トップゲート構造あるいはボトムゲート構造）を用いれば良い。
【０１３６】
公知の作製方法を用いて駆動回路用ＴＦＴ４０１３、画素部用ＴＦＴ４０１４が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０１５の上に画素部用ＴＦＴ４０１４のドレインと電気的に接続する透明導電膜でなる画素電極４０１６を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０１６を形成したら、絶縁膜４０１７を形成し、画素電極４０１６上に開口部を形成する。
【０１３７】
次に、ＥＬ層４０１８を形成する。ＥＬ層４０１８は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０１３８】
本実施例では、シャドウマスクを用いて蒸着法によりＥＬ層を形成する。シャドウマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層および青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルタを組み合わせた方式、白色発光層とカラーフィルタを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のＥＬ表示装置とすることもできる。
【０１３９】
ＥＬ層４０１８を形成したら、その上に陰極４０１９を形成する。陰極４０１９とＥＬ層４０１８の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０１８と陰極４０１９を連続成膜するか、ＥＬ層４０１８を不活性雰囲気で形成し、大気解放しないで陰極４０１９を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１４０】
なお、本実施例では陰極４０１９として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０１８上に蒸着法で１［nm］厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００［nm］厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０１９は４０２０で示される領域において配線４００７に接続される。配線４００７は陰極４０１９に所定の電圧を与えるための電源線であり、導電性ペースト材料４０２１を介してＦＰＣ４００８に接続される。
【０１４１】
４０２０に示された領域において陰極４０１９と配線４００７とを電気的に接続するために、層間絶縁膜４０１５および絶縁膜４０１７にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０１５のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０１７のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０１７をエッチングする際に、層間絶縁膜４０１５まで一括でエッチングしても良い。この場合、層間絶縁膜４０１５と絶縁膜４０１７が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０１４２】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜４０２２、充填材４０２３、カバー材４００９が形成される。
【０１４３】
さらに、ＥＬ素子部を囲むようにして、カバー材４００９と基板４００１の内側にシーリング材４０１１が設けられ、さらにシーリング材４０１１の外側には密封材（第２のシーリング材）４０１０が形成される。
【０１４４】
このとき、この充填材４０２３は、カバー材４００９を接着するための接着剤としても機能する。充填材４０２３としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４０２３の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。また充填材４０２３の内部に、酸素を捕捉する効果を有する酸化防止剤等を配置することで、ＥＬ層の劣化を抑えても良い。
【０１４５】
また、充填材４０２３の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１４６】
スペーサーを設けた場合、パッシベーション膜４０２２はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１４７】
また、カバー材４００９としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Fiberglass-Reinforced Plastics）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材４０２３としてＰＶＢやＥＶＡを用いる場合、数十［μm］のアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１４８】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材４００９が透光性を有する必要がある。
【０１４９】
また、配線４００７はシーリング材４０１１および密封材４０１０と基板４００１との隙間を通ってＦＰＣ４００８に電気的に接続される。なお、ここでは配線４００７について説明したが、他の配線４００５、４００６も同様にしてシーリング材４０１１および密封材４０１０の下を通ってＦＰＣ４００８に電気的に接続される。
【０１５０】
なお本実施例では、充填材４０２３を設けてからカバー材４００９を接着し、充填材４０２３の側面（露呈面）を覆うようにシーリング材４０１１を取り付けているが、カバー材４００９およびシーリング材４０１１を取り付けてから、充填材４０２３を設けても良い。この場合、基板４００１、カバー材４００９およびシーリング材４０１１で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2［Torr］以下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。
【０１５１】
[実施例８]
本実施例では、本発明を用いて実施例７とは異なる形態のＥＬ表示装置を作製した例について、図１７（Ａ）、（Ｂ）を用いて説明する。図１０（Ａ）、（Ｂ）と同じ番号のものは同じ部分を指しているので説明は省略する。
【０１５２】
図１７（Ａ）は本実施例のＥＬ表示装置の上面図であり、図１７（Ａ）をＹ−Ｙ'面で切断した断面図を図１７（Ｂ）に示す。
【０１５３】
実施例５に従って、ＥＬ素子の表面を覆ってパッシベーション膜４０２２までを形成する。
【０１５４】
さらに、ＥＬ素子を覆うようにして充填材４０２３を設ける。この充填材４０２３は、カバー材４００９を接着するための接着剤としても機能する。充填材４０２３としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４０２３の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。また充填材４０２３の内部に、酸素を捕捉する効果を有する酸化防止剤等を配置することで、ＥＬ層の劣化を抑えても良い。
【０１５５】
また、充填材４０２３の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１５６】
スペーサーを設けた場合、パッシベーション膜４０２２はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１５７】
また、カバー材４００９としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Fiberglass-Reinforced Plastics）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材４０２３としてＰＶＢやＥＶＡを用いる場合、数十［μm］のアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１５８】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材４００９が透光性を有する必要がある。
【０１５９】
次に、充填材４０２３を用いてカバー材４００９を接着した後、充填材４０２３の側面（露呈面）を覆うようにフレーム材４０２４を取り付ける。フレーム材４０２４はシーリング材（接着剤として機能する）４０２５によって接着される。このとき、シーリング材４０２５としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シーリング材４０２５はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シーリング材４０２５の内部に乾燥剤を添加してあっても良い。
【０１６０】
また、配線４００７はシーリング材４０２５と基板４００１との隙間を通ってＦＰＣ４００８に電気的に接続される。なお、ここでは配線４００７について説明したが、他の配線４００５、４００６も同様にしてシーリング材４０２５の下を通ってＦＰＣ４００８に電気的に接続される。
【０１６１】
なお本実施例では、充填材４０２３を設けてからカバー材４００９を接着し、充填材４０２３の側面（露呈面）を覆うようにフレーム材４０２４を取り付けているが、カバー材４００９、シーリング材４０２５およびフレーム材４０２４を取り付けてから、充填材４０２３を設けても良い。この場合、基板４００１、カバー材４００９、シーリング材４０２５およびフレーム材４０２４で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2［Torr］以下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。
【０１６２】
[実施例９]
本発明を用いたアクティブマトリクス型表示装置には様々な用途がある。本実施例では、本発明の駆動回路を用いた表示装置を組み込んだ半導体装置について説明する。
【０１６３】
このような表示装置には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、プロジェクタ装置等が挙げられる。それらの一例を図１４、図１５および図１６に示す。
【０１６４】
図１４（Ａ）は携帯電話であり、本体２６０１、音声出力部２６０２、音声入力部２６０３、表示部２６０４、操作スイッチ２６０５、アンテナ２６０６から構成されている。本発明は表示部２６０４に適用することができる。
【０１６５】
図１４（Ｂ）はビデオカメラであり、本体２６１１、表示部２６１２、音声入力部２６１３、操作スイッチ２６１４、バッテリー２６１５、受像部２６１６から成っている。本発明は表示部２６１２に適用することができる。
【０１６６】
図１４（Ｃ）はモバイルコンピュータあるいは携帯型情報端末であり、本体２６２１、カメラ部２６２２、受像部２６２３、操作スイッチ２６２４、表示部２６２５で構成されている。本発明は表示部２６２５に適用することができる。
【０１６７】
図１４（Ｄ）はヘッドマウントディスプレイであり、本体２６３１、表示部２６３２、アーム部２６３３で構成される。本発明は表示部２６３２に適用することができる。
【０１６８】
図１４（Ｅ）はテレビであり、本体２６４１、スピーカー２６４２、表示部２６４３、受信装置２６４４、増幅装置２６４５等で構成される。本発明は表示部２６４３に適用することができる。
【０１６９】
図１４（Ｆ）は携帯書籍であり、本体２６５１、表示部２６５２、記憶媒体２６５３、操作スイッチ２６５４、アンテナ２６５５から構成されており、ミニディスク（ＭＤ）やＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）に記憶されたデータや、アンテナで受信したデータを表示するものである。本発明は表示部２６５２に適用することができる。
【０１７０】
図１５（Ａ）はパーソナルコンピュータであり、本体２７０１、映像入力部２７０２、表示部２７０３、キーボード２７０４で構成される。本発明は表示部２７０３に適用することができる。
【０１７１】
図１５（Ｂ）はプログラムを記録した記録媒体を用いるプレーヤーであり、本体２７１１、表示部２７１２、スピーカー部２７１３、記録媒体２７１４、操作スイッチ２７１５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２６１２に適用することができる。
【０１７２】
図１５（Ｃ）はデジタルカメラであり、本体２７２１、表示部２７２２、接眼部２７２３、操作スイッチ２７２４、受像部（図示しない）で構成される。本発明は表示部２７２２に適用することができる。
【０１７３】
図１５（Ｄ）は片眼のヘッドマウントディスプレイであり、表示部２７３１、バンド部２７３２で構成される。本発明は表示部２７３１に適用することができる。
【０１７４】
図１６（Ａ）はフロント型プロジェクタであり、投射装置本体２８０１、表示装置２８０２、光源２８０３、光学系２８０４、スクリーン２８０５で構成されている。なお、投射装置２８０１には単版式のものを用いても良いし、Ｒ、Ｇ、Ｂの光にそれぞれ対応した三板式のものを用いても良い。本発明は表示装置２８０２に適用することができる。
【０１７５】
図１６（Ｂ）はリア型プロジェクタであり、本体２８１１、投射装置本体２８１２、表示装置２８１３、光源２８１４、光学系２８１５、リフレクター２８１６、スクリーン２８１７で構成されている。なお、投射装置２８１３には単版式のものを用いても良いし、Ｒ、Ｇ、Ｂの光にそれぞれ対応した三板式のものを用いても良い。本発明は表示装置２８１３に適用することができる。
【０１７６】
なお、図１６（Ｃ）は、図１６（Ａ）及び図１６（Ｂ）中における投射装置本体２８０１、２８１２の構造の一例を示した図である。投射装置２８０１、２８１２は、光源光学系２８２１、ミラー２８２２、２８２４〜２８２６、ダイクロイックミラー２８２３、プリズム２８２７、表示装置２８２８、位相差板２８２９、投射光学系２８３０で構成される。投射光学系２８３０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であっても良い。また、図１６（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けても良い。
【０１７７】
また、図１６（Ｄ）は、図１６（Ｃ）中における光源光学系２８２１の構造の一例を示した図である。本実施例では、図１６（Ｃ）中における光源光学系２８２１は、図１６（Ｄ）中におけるリフレクター２８３１、光源２８３２、レンズアレイ２８３３、偏光変換素子２８３４、集光レンズ２８３５で構成される。なお、図１６（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けても良い。
【発明の効果】
本発明のラッチ回路を有する駆動回路を表示装置に用いることにより、従来のラッチ回路周辺で問題となっていた、回路から出力される信号の遅延に、映像信号の保持タイミングが依存することによる、表示装置ごとのタイミングの微調整をすることなく、外部から入力する信号の調整のみを考えることによって保持タイミングを決定することが出来る。加えて、シフトレジスタ回路の駆動周波数は１／２となっているため、信頼性の向上も期待出来る。
【図面の簡単な説明】
【図１】 本発明のラッチ回路を含む周辺回路の構成例を示す図。
【図２】 デジタル映像信号の入力と、デジタル映像信号を保持するパルスの遅延との関係を従来と本発明とで比較する図。
【図３】 本発明のラッチ回路を用いて表示装置を構成する場合の表示装置全体の概略図。
【図４】 図３に示した表示装置のソース信号線駆動回路の回路構成例を示す図。
【図５】 液晶表示装置の作成工程例を示す図。
【図６】 液晶表示装置の作成工程例を示す図。
【図７】 液晶表示装置の作成工程例を示す図。
【図８】 ＥＬ表示装置の作成工程例を示す図。
【図９】 本発明のラッチ回路を用いてＥＬ表示装置を構成する場合のＥＬ表示装置全体の概略図。
【図１０】 ＥＬ表示装置の正面図および断面図。
【図１１】 従来のデジタル映像信号入力式の表示装置の全体の概略図。
【図１２】 図１１に示した表示装置のソース信号線駆動回路の回路構成を示す図。
【図１３】 従来のラッチ回路周辺の構成を示す図。
【図１４】 本発明のラッチ回路を含む駆動回路の適用が可能な電子装置の例を示す図。
【図１５】 本発明のラッチ回路を含む駆動回路の適用が可能な電子装置の例を示す図。
【図１６】 本発明のラッチ回路を含む駆動回路の適用が可能な電子装置の例を示す図。
【図１７】 ＥＬ表示装置の正面図および断面図。
【図１８】 ＥＬ表示装置のソース信号線駆動回路の回路構成例を示す図。
【図１９】 ＥＬ表示装置における、時間階調方式を説明するためのタイミングチャートを示す図。
【図２０】 本発明のラッチ回路を含む周辺回路の構成例を示す図。
【図２１】 本発明のラッチ回路を含む周辺回路の構成例およびタイミングチャートを示す図。
【図２２】 本発明のラッチ回路を含む周辺回路の構成例を示す図。
【発明の属する技術分野】
【０００２】
本発明は、半導体表示装置（以下表示装置と表記する）の駆動回路および駆動回路を用いた表示装置に関し、特に、絶縁体上に作成される薄膜トランジスタ（以下ＴＦＴと表記する）を有するアクティブマトリクス型表示装置の駆動回路および駆動回路を用いたアクティブマトリクス型表示装置に関する。その中で特に、デジタル映像信号を入力するアクティブマトリクス型表示装置の駆動回路および駆動回路を用いたアクティブマトリクス型表示装置に関する。
【０００３】
【従来の技術】
近年、絶縁体上、特にガラス基板上に半導体薄膜を形成した表示装置、特にＴＦＴを用いたアクティブマトリクス型表示装置の普及が進んでいる。ＴＦＴを使用したアクティブマトリクス型表示装置は、マトリクス状に配置された数十万から数百万のＴＦＴを有し、各画素の電荷を制御することによって映像の表示を行っている。
【０００４】
さらに最近の技術として、画素を構成する画素ＴＦＴの他に、画素部の周辺部に、ＴＦＴを用いて駆動回路を同時形成するポリシリコンＴＦＴに関する技術が発展してきている。
【０００５】
また、ここで同時形成される駆動回路も、アナログ映像信号対応のものにとどまらず、デジタル映像信号に対応したものが実現されている。
【０００６】
通常のデジタル映像信号入力方式の表示装置の概略図を、図１１に示す。中央に画素部１１０８が配置されている。画素部の上側には、ソース信号線を制御するための、ソース信号線駆動回路１１０１が配置されている。ソース信号線駆動回路１１０１は、第１のラッチ回路１１０４、第２のラッチ回路１１０５、Ｄ／Ａ変換回路１１０６、アナログスイッチ１１０７等を有する。画素部の左右には、ゲート信号線を制御するための、ゲート信号線駆動回路１１０２が配置されている。なお、図１１においては、ゲート信号線駆動回路１１０２は、画素部の左右両側に配置されているが、片側配置でも構わない。ただし、両側配置とした方が、駆動効率、駆動信頼性の面から見て望ましい。
【０００７】
ソース信号線駆動回路１１０１に関しては、図１２に示すような構成を有している。この駆動回路は、水平方向解像度１０２４画素、４ビット階調表示能力を有する表示装置のソース信号線駆動回路であり、シフトレジスタ回路１２０１（ＳＲ）、第１のラッチ回路１２０２（ＬＡＴ１）、第２のラッチ回路１２０３（ＬＡＴ２）、Ｄ／Ａ変換回路１２０４（Ｄ／Ａ）等を有する。なお、図１２では、図１１におけるアナログスイッチ１１０７は図示していない。また、必要に応じて、バッファ回路あるいはレベルシフタ回路等を追加配置しても良い。
【０００８】
また、本明細書において、順次サンプリングパルスを出力するための回路を具体的に示す際には、シフトレジスタ回路と統一して記述しているが、本発明に関し、必ずしもシフトレジスタ回路によってサンプリングパルスを出力するという限定はしない。
【０００９】
図１１および図１２を用いて回路の動作について簡潔に説明する。まず、シフトレジスタ回路１２０１に、クロック信号（ＣＬＫ）、クロック反転信号（ＣＬＫｂ）およびスタートパルス（Ｓ−ＳＰ）が入力され、順次サンプリングパルスが出力される。第１のラッチ回路１２０２においては、サンプリングパルスの入力に伴って、デジタル映像信号（Ｄｉｇｉｔａｌ Ｄａｔａ）をそれぞれ保持していく。図１２では、４ビットのデジタル映像信号を扱うため、最下位から最上位までの各ビットのデータを同時に保持するよう、１段のシフトレジスタ回路から出力されるサンプリングパルスによって４つの第１のラッチ回路が同時に動作する。第１のラッチ回路１２０２において、１水平周期分の映像信号の保持が完了すると、帰線期間中にラッチ信号（Ｌａｔｃｈ Ｐｕｌｓｅ）が入力され、第１のラッチ回路１２０２で保持されている映像信号は一斉に第２のラッチ回路１２０３へと転送される。
【００１０】
その後、再びシフトレジスタ回路１２０１の第１段目からサンプリングパルスが出力され、続く水平周期分の映像信号の保持が開始される。同時に、第２のラッチ回路１２０３にて保持されている映像信号は、Ｄ／Ａ変換回路１２０４に入力され、アナログ信号へと変換される。ここでアナログ化された映像信号は、ソース信号線（Ｓ０００１〜Ｓ１０２４）を経由して画素（図示せず）へと書き込まれる。この動作を繰り返すことによって、映像の表示が行われる。
【００１１】
【発明が解決しようとする課題】
図１３は、図１２に示したソース信号線駆動回路の一部分を図示したものである。サンプリングパルスが第１のラッチ回路１３０２に入力され、１ビット分のデジタル映像信号を保持し、１水平期間分のデジタル映像信号の保持が完了すると、ラッチ信号（Ｌａｔｃｈ Ｐｕｌｓｅ）の入力により、第２のラッチ回路１３０３へと転送される。ここで、第２のラッチ回路は、第１のラッチ回路と同様の回路構成で良い。
【００１２】
ところで、クロック信号（ＣＬＫ）クロック反転信号（ＣＬＫｂ）、スタートパルス（Ｓ−ＳＰ）、デジタル映像信号（Ｄｉｇｉｔａｌ Ｄａｔａ）およびラッチ信号（Ｌａｔｃｈ Ｐｕｌｓｅ）は、ともに外部から直接入力される信号であり、任意のタイミングでの入力が可能である。一方、デジタル映像信号を保持するパルスのタイミングは、シフトレジスタ回路１３０１から出力されるサンプリングパルスのタイミングによる。映像信号を正常に保持するためには、両者のタイミングが合致している必要があるが、サンプリングパルスは、既に複数の回路を通過しているため、図２（Ａ）に示すように、タイミングチャート上のサンプリングパルスに対して、２０１で示すだけの遅延が生ずる。デジタル映像信号は当初、タイミングチャート上でのサンプリングパルスに合わせて入力されるため、この状態では正常に映像信号を保持できない。よってこのような場合は、遅延を生じた実際のパルスの出力に合わせて、デジタル映像信号の入力タイミングの微調整が必要となる。
【００１３】
さらに、この遅延時間は、回路を構成するＴＦＴの特性のばらつき等によっても変化するため、表示装置ごとに異なる場合が多い。よってその都度、個々に合わせて微調整する必要がある。
【００１４】
加えて、近年のＬＣＤの急速な高解像度化、高精細化に伴い、駆動回路全体の駆動周波数が高くなってきているため、わずかに生じた遅延であっても、デジタル映像信号の保持動作を正常に行うことが出来なくなる場合がある。
【００１５】
本発明は、このような課題を解決するためになされたものであり、サンプリングパルスの遅延がデジタル映像信号の保持動作に影響しにくい構造を有する駆動回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
前述した課題を解決するために、本発明においては以下のような手段を講じた。
【００１７】
図１１〜図１３に示した従来例のような駆動回路においては、サンプリングパルスの遅延時間に合わせて、デジタル映像信号の入力タイミングの微調整を行う必要があり、さらにその遅延時間が表示装置ごとのばらつきがあるために個々について行わなければならなかった。
【００１８】
これに対して、本発明の駆動回路においては、第１のラッチ回路の保持タイミングを、外部からの信号入力によって直接決定する方法をとり、サンプリングパルスの少々の遅延が、保持タイミングに影響しないようにした。つまり、表示装置ごとにばらつきがあったとしても、保持タイミング用の信号とデジタル映像信号を同時に外部から入力することで、両者が常に決まったタイミングで回路に入力され、常に正常に保持動作が行われる。また、従来のように、タイミングを回路の遅延に合わせて微調整するのではなく、複数の信号の入力段階であらかじめタイミングを合わせて入力するだけであるため、その調整が大変容易になる。
【００１９】
以下に、本発明の表示装置の駆動回路の構成について記載する。
【００２０】
本発明の表示装置の駆動回路は、
入力されたデジタル映像信号の保持を行う保持回路と、
前記保持回路の信号入力部と、第１の電源との間に設けられたプリチャージ回路と、
前記保持回路の信号入力部と、デジタル映像信号線との間に設けられた保持動作選択回路とを有し、
前記プリチャージ回路には、プリチャージ信号が入力され、
前記保持動作選択回路には、サンプリングパルスと、マルチプレクス信号と、デジタル映像信号とが入力されることを特徴としている。
【００２１】
本発明の表示装置の駆動回路は、
入力されたデジタル映像信号の保持を行う保持回路と、
前記保持回路の信号入力部と、第１の電源との間に設けられたプリチャージ回路と、
前記保持回路の信号入力部と、デジタル映像信号線との間に設けられた保持動作選択回路とを有し、
前記プリチャージ回路には、プリチャージ信号が入力され、
前記保持動作選択回路には、サンプリングパルスと、マルチプレクス信号と、デジタル映像信号とが入力され、
前記プリチャージ回路は、前記プリチャージ信号の入力により、前記保持部の信号入力部と前記第１の電源とを導通し、
前記保持動作選択回路において、前記サンプリングパルスと、前記マルチプレクス信号と、前記デジタル映像信号の入力が重複する期間で、前記保持回路において、前記デジタル映像信号の保持を行うことを特徴としている。
【００２２】
本発明の表示装置の駆動回路は、
入力されたデジタル映像信号の保持を行う保持回路と、
第１の電源と前記保持回路の信号入力部との間に設けられた第１のトランジスタと、
第２の電源と前記保持回路の信号入力部との間に直列に設けられた第２、第３および第４のトランジスタとを有し、
前記第１のトランジスタのゲート電極にはプリチャージ信号が入力され、
前記第２のトランジスタのゲート電極にはマルチプレクス信号が入力され、
前記第３のトランジスタのゲート電極にはデジタル映像信号が入力され、
前記第４のトランジスタのゲート電極にはサンプリングパルスが入力されることを特徴としている。
【００２３】
本発明の表示装置の駆動回路は、
入力されたデジタル映像信号の保持を行う保持回路と、
第１の電源と前記保持回路の信号入力部との間に設けられた第１のトランジスタと、
第２の電源と前記保持回路の信号入力部との間に直列に設けられた第２、第３および第４のトランジスタとを有し、
前記第１のトランジスタのゲート電極にはプリチャージ信号が入力され、
前記第２のトランジスタのゲート電極にはマルチプレクス信号が入力され、
前記第３のトランジスタのゲート電極にはデジタル映像信号が入力され、
前記第４のトランジスタのゲート電極にはサンプリングパルスが入力され、
前期保持回路は、前記マルチプレクス信号と、前記デジタル映像信号と、前記サンプリングパルスとの入力が重複する期間において、前記デジタル映像信号の保持を行うことを特徴としている。
【００２４】
本発明の表示装置の駆動回路は、
請求項３または請求項４に記載の表示装置の駆動回路において、
前記プリチャージ信号の入力により第１のトランジスタが導通し、前記保持回路の信号入力部における電位が第１の電源電位をとり、
サンプリングパルスが出力されている期間内にマルチプレクス信号およびデジタル映像信号が入力され、前記第２〜第４のトランジスタが導通し、前記保持回路の信号入力部における電位が第２の電源電位に変化し、
以後、次の帰線期間までの間、前記保持回路において第２の電源電位が保持されることを特徴としている。
【００２５】
本発明の表示装置の駆動回路は、
入力されたデジタル映像信号の保持を行う保持回路と、
第１の電源と前記保持回路の信号入力部との間に並列配置された第１および第２のトランジスタと、
第２の電源と前記保持回路の信号入力部との間に直列配置された第３、第４および第５のトランジスタとを有し、
前記第１のトランジスタのゲート電極にはプリチャージ信号が入力され、
前記第２のトランジスタのゲート電極には第２の電源電位が印加され、
前記第３のトランジスタのゲート電極にはマルチプレクス信号が入力され、
前記第４のトランジスタのゲート電極にはデジタル映像信号が入力され、
前記第５のトランジスタのゲート電極にはサンプリングパルスが入力されることを特徴としている。
【００２６】
本発明の表示装置の駆動回路は、
入力されたデジタル映像信号の保持を行う保持回路と、
第１の電源と前記保持回路の信号入力部との間に並列配置された第１および第２のトランジスタと、
第２の電源と前記保持回路の信号入力部との間に直列配置された第３、第４および第５のトランジスタとを有し、
前記第１のトランジスタのゲート電極にはプリチャージ信号が入力され、
前記第２のトランジスタのゲート電極には第２の電源電位が印加され、
前記第３のトランジスタのゲート電極にはマルチプレクス信号が入力され、
前記第４のトランジスタのゲート電極にはデジタル映像信号が入力され、
前記第５のトランジスタのゲート電極にはサンプリングパルスが入力され、
前期保持回路は、前記マルチプレクス信号と、前記デジタル映像信号と、前記サンプリングパルスとの入力が重複する期間において前記デジタル映像信号の保持を行うことを特徴としている。
【００２７】
本発明の表示装置の駆動回路は、
請求項６または請求項７に記載の表示装置の駆動回路において、
前記プリチャージ信号の入力により第１のトランジスタが導通し、前記保持回路の信号入力部における電位が第１の電源電位をとり、
サンプリングパルスが出力されている期間内にマルチプレクス信号およびデジタル映像信号が入力され、前記第３〜第５のトランジスタが導通し、前記保持回路の信号入力部における電位が第２の電源電位に変化し、
以後、次の帰線期間までの間、前記保持部において第２の電源電位が保持されることを特徴としている。
【００２８】
本発明の表示装置の駆動回路は、
入力されたデジタル映像信号の保持を行う保持回路と、
ＮＡＮＤ回路と、
アナログスイッチとを有し、
前記ＮＡＮＤ回路には、サンプリングパルスと、マルチプレクス信号とが入力され、
前記保持回路には、デジタル映像信号が前記アナログスイッチを介して入力され、
前記アナログスイッチは、前記ＮＡＮＤ回路の出力によって導通、非導通の制御がなされ、
前記アナログスイッチの導通に伴い、前記保持回路への映像信号の書き込みが行われ、
以後、次の帰線期間までの間、前記保持回路において映像信号が保持されることを特徴としている。
【００２９】
本発明の表示装置の駆動回路は、
請求項１乃至請求項９のいずれか１項に記載の表示装置の駆動回路において、前記マルチプレクス信号および前記デジタル映像信号は、共に外部からの直接入力によることを特徴としている。
【００３０】
本発明の表示装置の駆動回路は、
請求項１乃至請求項１０のいずれか１項に記載の表示装置の駆動回路において、
前記デジタル映像信号のパルス幅と、前記マルチプレクス信号のパルス幅は、いずれも前記サンプリングパルスのパルス幅よりも小さいことを特徴としている。
【００３１】
本発明の表示装置の駆動回路は、
請求項１乃至請求項１１のいずれか１項に記載の表示装置の駆動回路において、
前記保持回路における電位の保持は、ループ状に設けられた２個のインバータによる保持回路によってなされることを特徴としている。
【００３２】
本発明の表示装置の駆動回路は、
請求項１乃至請求項１１のいずれか１項に記載の表示装置の駆動回路において、
前記保持回路における電位の保持は、保持容量によってなされることを特徴としている。
【００３３】
の本発明の表示装置の駆動回路によると、
請求項１乃至請求項１３のいずれか１項に記載の表示装置の駆動回路を用いることを特徴とする表示装置の提供が可能となる。
【００３４】
【発明の実施の形態】
[実施の形態１]
図２２に、本発明の一実施形態を示す。図２２は、図１２において、シフトレジスタ（ＳＲ）〜第１のラッチ回路（ＬＡＴ１）〜第２のラッチ回路（ＬＡＴ２）に相当する部分を、２段分書き表したものである。第１段目における第１のラッチ回路（ＬＡＴ１）は、プリチャージ回路２２０１、保持動作選択回路２２０２、保持回路２２０３を有し、保持回路２２０３の出力は、第２のラッチ回路（ＬＡＴ２）に入力される。第１段目における第１のラッチ回路（ＬＡＴ１）は、プリチャージ回路２２０４、保持動作選択回路２２０５、保持回路２２０６を有し、保持回路２２０６の出力は、同様に第２のラッチ回路（ＬＡＴ２）に入力される。
【００３５】
回路の動作について説明する。ここで、第１の電源の電位はＶＤＤ，第２の電源の電位はＶＳＳとする。まず、ある帰線期間中に、プリチャージ信号が入力されることによって、プリチャージ回路２２０１および２２０４が動作し、保持回路２２０３および２２０６の信号入力部の電位をＶＤＤとする。続いて帰線期間が終了し、１段目のシフトレジスタよりサンプリングパルスが出力され、保持動作選択回路２２０２に入力される。また、保持動作選択回路２２０２には、さらにマルチプレクス信号１（ＭＰＸ１）およびデジタル映像信号（Ｄｉｇｉｔａｌ
Ｄａｔａ）も入力される。
【００３６】
保持動作選択回路では、サンプリングパルス、マルチプレクス信号、デジタル映像信号が全て入力されている期間において、保持回路２２０３にデジタル映像信号の書き込みを許可する。保持回路２２０３においては、ここで書き込まれたデジタル映像信号を、水平期間が終了するまで保持する。
【００３７】
次に、２段目において同様の処理が行われる。このとき、保持動作選択回路には、サンプリングパルス、マルチプレクス信号２（ＭＰＸ２）、デジタル映像信号（Ｄｉｇｉｔａｌ Ｄａｔａ）が入力される。つまり、第１段目、第３段目、第５段目・・・、第（２ｍ−１）段目においてはマルチプレクス信号１（ＭＰＸ１）を用い、第２段目、第４段目、第６段目・・・、第（２ｍ）段目においてはマルチプレクス信号２（ＭＰＸ２）を用いる。
【００３８】
続いて、帰線期間中にラッチ信号（Ｌａｔｃｈ Ｐｕｌｓｅ）が入力され、第１のラッチ回路の保持部２２０３、２２０６で保持されていた信号は、一斉に第２のラッチ回路へと転送される。以降、Ｄ／Ａ変換、画素への書き込み等の動作は、従来例に記述したとおりの動作による。
【００３９】
[実施の形態２]
実施の形態１にて示した回路において、プリチャージ回路２２０１、保持動作選択回路２２０２、保持回路２２０３の詳細な構成を含む図を図１に示す。図１ではシフトレジスタ〜第１のラッチ回路〜第２のラッチ回路に相当する１段分のみを示している。
【００４０】
図１（Ａ）（Ｂ）に示す回路は、映像信号保持部１００、プリチャージ用の第１のＴＦＴ１０２（以降、プリチャージＴＦＴと表記する。）、第２のＴＦＴ１０４、第３のＴＦＴ１０５、第４のＴＦＴ１０６を有している。図１（Ａ）では、第１のＴＦＴにはＰチャネル型を用い、第２〜第４のＴＦＴにはＮチャネル型を用いている。ここで、ＴＦＴ１０２が図２２におけるプリチャージ回路２２０１に相当し、ＴＦＴ１０４、１０５、１０６を用いてなる回路が図２２における保持動作選択回路２２０２に相当する。
【００４１】
保持回路１００は、２個のインバータを用いて構成される。１０１は駆動用インバータ、１１０は保持用インバータであり、両者がループを形成するように接続されている。駆動用インバータ１０１への入力が不定となる場合でも、保持用インバータ１１０の出力によって、駆動用インバータ１０１の出力が確定される。
【００４２】
ＴＦＴ１０２のソース領域は第１の電源電位（ここではＶＤＤ）に接続され、ドレイン領域は保持部１００の入力端子に接続されている。ＴＦＴ１０４〜１０６は、第２の電源電位（ここではＧＮＤ）と、保持部１００の入力端子との間に直列配置され、それぞれのゲート電極には、マルチプレクス信号（ＭＰＸ１、ＭＰＸ２）、デジタル映像信号（Ｄｉｇｉｔａｌ Ｄａｔａ）およびサンプリングパルスがそれぞれ入力される。プリチャージＴＦＴ１０２のゲート電極には、プリチャージ用信号（Ｐｒｅ Ｃｈａｒｇｅ）が入力される。
【００４３】
図１（Ａ）に示した第１のラッチ回路の動作について説明する。なお、ここで用いる電位は、信号の振幅に合わせて、高電位側（Ｈｉ電位と表記する）をＶＤＤ、低電位側（Ｌｏ電位と表記する）をＧＮＤとする。また、特別の記述のない限り、デジタル映像信号、サンプリングパルスおよびマルチプレクス信号に関しては、Ｈｉ電位（ＶＤＤ）の時に信号の入力があったものと解釈されたい。
【００４４】
まず、ある帰線期間中に、プリチャージ信号にＬｏを入力する。これによってプリチャージＴＦＴ１０２が導通し、保持部１００の入力端子における電位がＨｉ電位（ＶＤＤ）に引き上げられる。その後、水平期間に入る時にプリチャージ信号はＨｉとなり、プリチャージＴＦＴ１０２は非導通状態に戻る。
【００４５】
次に、水平期間に入ってからの動作の説明に移る。シフトレジスタ回路が動作し、サンプリングパルスが出力されて、Ｎチャネル型ＴＦＴ１０６のゲート電極にＨｉが入力される。このパルスがＨｉ状態となっている期間内に、マルチプレクス信号（ＭＰＸ１）、デジタル映像信号（Ｄｉｇｉｔａｌ Ｄａｔａ）が、Ｎチャネル型ＴＦＴ１０４、１０５のゲート電極にそれぞれ入力される。シフトレジスタからの出力パルス、マルチプレクス信号、デジタル映像信号の３信号が全てＨｉのとき、Ｎチャネル型ＴＦＴ１０４〜１０６が全て導通し、保持部１００の入力端子にＬｏ電位（ＧＮＤ）が入力される。一度Ｌｏ電位（ＧＮＤ）になると、Ｎチャネル型ＴＦＴ１０４〜１０６間が非導通状態に戻った後も、次の帰線期間の開始まで、保持部１００によって保持される。
【００４６】
このとき、保持部１００の入力端子におけるＨｉ電位は、デジタル映像信号の保持動作が行われるまでの間はそのまま保持されている必要がある。よって、図１（Ｂ）に示すように、定電流供給用のＴＦＴ１０３を追加して、電位の保持を保障しても良い。定電流ＴＦＴ１０３には、ここではＰチャネル型を用い、ゲート電極には常にＬｏ（ＧＮＤ）が入力されているようにしている。ただし、デジタル映像信号の保持を阻害しないよう、定電流ＴＦＴ１０３の電流能力が、保持部１００を構成するＴＦＴの電流能力に対して十分に小さくなるように設計することが望ましい。
【００４７】
続いて、帰線期間中にラッチ信号（Ｌａｔｃｈ Ｐｕｌｓｅ）が入力され、第１のラッチ回路の保持部１００で保持されていた信号は、一斉に第２のラッチ回路へと転送される。以降、Ｄ／Ａ変換、画素への書き込み等の動作は、従来例に記述したとおりの動作による。
【００４８】
図２（Ｂ）に、本発明の駆動回路によるシフトレジスタ回路の動作と、デジタル映像信号の入力および保持動作のタイミングについて示す。本発明のラッチ回路においては、シフトレジスタ回路の駆動周波数を、図２（Ａ）に示した従来の回路に対して１／２とし、パルス幅を２倍に広げている。ＳＲ Ｏｕｔ１と表記してあるパルスは、例えば１段目のシフトレジスタ回路から出力されるサンプリングパルスであり、ＳＲ Ｏｕｔ２と表記してあるパルスは、次段のシフトレジスタ回路から出力されるサンプリングパルスである。実際のサンプリングパルスは、タイミングチャート上のサンプリングパルスに対し、２０２で示すような遅延を生ずる。
【００４９】
ここで、従来例においては、第１のラッチ回路における保持動作のタイミングが、サンプリングパルスのタイミングに依存していたため、図２（Ａ）で示すように、遅延が起こると正常にデジタル映像信号の保持を行うことができなくなっていた。したがって、その都度、デジタル映像信号の入力のタイミングの微調整が必要となっていた。
【００５０】
これに対し、前述の動作の説明および図２からわかるように、本発明のラッチ回路における保持動作のタイミングは、サンプリングパルス（ＳＲ Ｏｕｔ＃）、マルチプレクス信号（ＭＰＸ＃）およびデジタル映像信号（Ｄｉｇｉｔａｌ Ｄａｔａ）の３信号により決定される。そして、サンプリングパルスを除く他の信号は、全て外部からの直接入力であるため、ラッチ回路における事実上の保持動作のタイミングは、このマルチプレクス信号とデジタル映像信号との入力タイミングにより決定されるといえる。すなわち、サンプリングパルスの出力に少々の遅延が生じた場合にも、保持動作のタイミングは変化しない（図２（Ｂ）の場合、遅延は２０３で示す長さだけ許される）。
【００５１】
また、外部から入力されるマルチプレクス信号とデジタル映像信号に関しては容易にタイミングを揃えることが出来るため、従来のラッチ回路と比較しても大幅に調整が容易になっている。
【００５２】
この実施形態において、図１に示した本発明のラッチ回路の構成について、各部を構成するＴＦＴ１０２〜１０６の極性は、サンプリングパルス、プリチャージ信号、デジタル映像信号およびマルチプレクス信号等の正負（各パルスがＨｉ電位で出力されるか、Ｌｏ電位で出力されるか）により、本例とは異なる極性のＴＦＴであっても、動作原理は変わらない。
【００５３】
このようなラッチ回路を用いることにより、従来のラッチ回路周辺で問題となっていた、回路から出力される信号の遅延によるタイミングの微調整を必要としない駆動回路を提供することが出来る。加えて、シフトレジスタ回路の駆動周波数は１／２となっているため、信頼性の向上も期待出来る。
【００５４】
さらに、第１のラッチ回路に入力される信号（デジタル映像信号、マルチプレクス信号、サンプリングパルス）に関しては、ＴＦＴ１０４〜１０６が確実に導通するだけの電圧振幅を有していれば良い。よって、ラッチ回路に接続されている電源であるＶＤＤ−ＧＮＤ間の電圧よりも小さい電圧振幅であっても、前述の条件を満足する限りは十分に正常動作が可能であるので、入力信号の振幅を縮小することによる低消費電力化が見込める。
【００５５】
また、本発明のラッチ回路を有する駆動回路は、デジタル映像信号を扱う表示装置であれば、画素部に液晶素子を用いた液晶表示装置（ＬＣＤ：液晶ディスプレイ等）、エレクトロルミネッセンス（ＥＬ）素子を用いたＥＬ表示装置（ＯＬＥＤ：有機ＥＬディスプレイ等）等の表示装置に適用が可能である。
【００５６】
【実施例】
本発明の主旨は、デジタル映像信号の保持のタイミングが、サンプリングパルスの遅延に依存せず、かつ保持のタイミングを容易に外部から制御可能な表示装置の駆動回路を提供する点にある。実施形態に示した一例に限らず、本発明には多種の応用例が挙げられる。以下にその実施例について記す。
【００５７】
[実施例１]
図３に、本発明のラッチ回路を有する駆動回路を用いた表示装置の概略図を示す。中央に画素部３０８が配置されている。画素部の上側には、ソース信号線を制御するための、ソース信号線駆動回路３０１が配置されている。ソース信号線駆動回路３０１は、第１のラッチ回路３０４、第２のラッチ回路３０５、Ｄ／Ａ変換回路３０６、アナログスイッチ３０７等を有する。第１のラッチ回路３０４は、図１で示したような構造を有している。他の構成部分に関しては、従来例と同様で良い。画素部の左右には、ゲート信号線を制御するための、ゲート信号線駆動回路３０２が配置されている。なお、図３においては、ゲート信号線駆動回路３０２は、画素部の左右両側に配置されているが、片側配置でも構わない。ただし、両側配置とした方が、駆動効率、駆動信頼性の面から見て望ましい。
【００５８】
ソース信号線駆動回路３０１に関しては、図４に示すような構成を有している。この駆動回路は、水平方向解像度１０２４画素、４ビット階調表示能力を有する表示装置のソース信号線駆動回路であり、シフトレジスタ回路４０１（ＳＲ）、第１のラッチ回路４０２（ＬＡＴ１）、第２のラッチ回路４０３（ＬＡＴ２）、Ｄ／Ａ変換回路４０４（Ｄ／Ａ）等を有する。なお、図４では、図３におけるアナログスイッチ３０７は図示していない。また、必要に応じて、バッファ回路あるいはレベルシフタ回路等を追加配置しても良い。
【００５９】
第１のラッチ回路４０２には、サンプリングパルスの他に、プリチャージ信号（Ｐｒｅ Ｃｈａｒｇｅ）、マルチプレクス信号（ＭＰＸ１、ＭＰＸ２）、デジタル映像信号（Ｄｉｇｉｔａｌ Ｄａｔａ）等が入力される。また、図４中、ＶＤＤと表記してある配線は信号線ではなく、第１のラッチ回路の電位を帰線期間中にＨｉに引き上げるために供給される電源線である。
【００６０】
マルチプレクス信号（ＭＰＸ１、ＭＰＸ２）は、奇数段目の第１のラッチ回路（図４において、ソース信号線Ｓ0001、Ｓ0003、・・・Ｓ2n-1に書き込まれる映像信号の保持を行う第１のラッチ回路）の保持タイミングの決定にはＭＰＸ１に入力される信号を用い、偶数段目の第１のラッチ回路（図４において、ソース信号線Ｓ0002、Ｓ0004、・・・Ｓ2nに書き込まれる映像信号の保持を行う第１のラッチ回路）の保持タイミングの決定にはＭＰＸ２に入力される信号を用いることで、互いに隣接したパルスの重なり合いが生じないようにしている。
【００６１】
[実施例２]
図１に示した本発明の駆動回路においては、保持部１００は駆動用インバータ１０１と、保持用インバータ１１０とを用いてループを形成し、保持用インバータ１１０を用いて信号の保持を行っていた。この他の方法として、図２０に示すような構成であっても同様の機能を実現することが出来る。
【００６２】
図２０に示すラッチ回路の保持部２０００は、駆動用インバータ２００１と、容量２００２によって構成される。帰線期間中にプリチャージＴＦＴ２００３によって、保持部２０００への入力端子における電位がＨｉ電位（ＶＤＤ）に引き上げられたとき、もしくはサンプリングパルス、デジタル映像信号、マルチプレクス信号の入力によって保持部２０００にＬｏ電位（ＧＮＤ）が入力されて映像信号が保持されるとき、いずれの場合も、容量２００２が電荷の保持をまかなう。
【００６３】
回路の駆動、信号の入力に関しては図１に示した回路と同様で良い。
【００６４】
[実施例３]
本実施例においては、帰線期間におけるプリチャージ動作を省略した場合の回路の構成とその動作について説明する。
【００６５】
図２１に、回路の構成図とタイミングチャートを示す。図２１（Ａ）に示すように、本実施例のラッチ回路は、保持部２１００と、ＮＡＮＤ回路２１０２と、アナログスイッチ２１０３とを有する。ＮＡＮＤ回路２１０２には、サンプリングパルスおよびマルチプレクス信号が入力され、２信号にともにＨｉ電位（ＶＤＤ）の入力があったときに、Ｌｏ電位（ＧＮＤ）を出力する。ＮＡＮＤ出力によって、アナログスイッチ２１０３の導通、非導通が決定される。すなわち、サンプリングパルスとマルチプレクス信号がともにＨｉ入力のとき、アナログスイッチ２１０３が導通し、デジタル映像信号が保持部２１００の駆動用インバータ２１０１に入力される。以後、アナログスイッチが非導通状態となると、デジタル映像信号は、ループ状に接続された保持用インバータ２１１０によって、次の帰線期間までの間保持される。
【００６６】
マルチプレクス信号（ＭＰＸ１、ＭＰＸ２）は、奇数段目の第１のラッチ回路（図４において、ソース信号線Ｓ0001、Ｓ0003、・・・Ｓ2n-1に書き込まれる映像信号の保持を行う第１のラッチ回路）の保持タイミングの決定にはＭＰＸ１に入力される信号を用い、偶数段目の第１のラッチ回路（図４において、ソース信号線Ｓ0002、Ｓ0004、・・・Ｓ2nに書き込まれる映像信号の保持を行う第１のラッチ回路）の保持タイミングの決定にはＭＰＸ２に入力される信号を用いることで、図２１（Ｂ）において、２１２０、２１３０で示すように、隣接したアナログスイッチ２１０３の導通タイミングが同時期に重複しないようにしている。
【００６７】
また、保持部２１００に関しては、実施例２にて示したように、保持用インバータ２１１０に替えて、保持容量を用いて構成しても良い。
【００６８】
各信号の入力のタイミングは他の実施例と同様で良い。この方法により、帰線期間におけるプリチャージ動作を行わずとも、本発明による同様の利点を有するラッチ回路を提供することが出来る。
【００６９】
[実施例４]
本実施例では、表示装置の画素部とその周辺に設けられる本発明の駆動回路部（ソース信号線側駆動回路、ゲート信号線側駆動回路、画素選択信号線側駆動回路）のＴＦＴを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路部に関しては基本単位であるＣＭＯＳ回路を図示することとする。
【００７０】
まず、図５（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[nm]（好ましくは５０〜１００[nm]）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さに積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【００７１】
島状半導体層５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５００３〜５００６の厚さは２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００７２】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８[％]として行う。
【００７３】
次いで、島状半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）、電力密度０．５〜０．８[W/cm2]で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
【００７４】
そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００[nm]の厚さに形成し、第２の導電膜５００９をＷで１００〜３００[nm]の厚さに形成する。
【００７５】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極とするには不向きである。よって、α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
【００７６】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することが出来る。
【００７７】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例で望ましいものとしては、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＷとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＡｌとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＣｕとする組み合わせ等が挙げられる。
【００７８】
次に、レジストによるマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１[Pa]の圧力でコイル型の電極に５００[W]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００[W]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【００７９】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１６（第１の導電層５０１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１６で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
（図５（Ａ））
【００８０】
そして、第１のドーピング処理を行いＮ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜１００[keV]として行う。Ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１１〜５０１６がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２０が形成される。第１の不純物領域５０１７〜５０２０には１×１０20〜１×１０21[atoms/cm3]の濃度範囲でＮ型を付与する不純物元素を添加する。（図５（Ｂ））
【００８１】
次に、図５（Ｃ）に示すように、レジストマスクは除去しないまま、第２のエッチング処理を行う。エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の形状の導電層５０２１〜５０２６（第１の導電層５０２１ａ〜５０２６ａと第２の導電層５０２１ｂ〜５０２６ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２１〜５０２６で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【００８２】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【００８３】
そして、図６（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]のドーズ量で行い、図５（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２１〜５０２６を不純物元素に対するマスクとして用い、第１の導電層５０２１ａ〜５０２６ａの下側の領域の半導体層にも不純物元素が添加されるようにドーピングする。こうして、第２の不純物領域５０２７〜５０３１が形成される。この第２の不純物領域５０２７〜５０３１に添加されたリン（Ｐ）の濃度は、第１の導電層５０２１ａ〜５０２６ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層５０２１ａ〜５０２６ａのテーパー部と重なる半導体層において、第１の導電層５０２１ａ〜５０２６ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。
【００８４】
続いて、図６（Ｂ）に示すように第３のエッチング処理を行う。エッチングガスにＣＨＦ6を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチング処理により、第１の導電層５０２１ａ〜５０２６ａのテーパー部を部分的にエッチングして、第１の導電層が半導体層と重なる領域が縮小される。第３のエッチング処理によって、第３の形状の導電層５０３２〜５０３７（第１の導電層５０３２ａ〜５０３７ａと第２の導電層５０３２ｂ〜５０３７ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第３の形状の導電層５０３２〜５０３７で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【００８５】
第３のエッチング処理によって、第２の不純物領域５０２７〜５０３１においては、第１の導電層５０３２ａ〜５０３７ａと重なる第２の不純物領域５０２７ａ〜５０３１ａと、第１の不純物領域と第２の不純物領域との間の第３の不純物領域５０２７ｂ〜５０３１ｂとが形成される。
【００８６】
そして、図６（Ｃ）に示すように、Ｐチャネル型ＴＦＴを形成する島状半導体層５００４に、第1の導電型とは逆の導電型の第４の不純物領域５０３９〜５０４４を形成する。第３の形状の導電層５０３３ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、Ｎチャネル型ＴＦＴを形成する島状半導体層５００３、５００５、保持容量部５００６および配線部５０３４はレジストマスク５０３８で全面を被覆しておく。不純物領域５０３９〜５０４４にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が２×１０20〜２×１０21[atoms/cm3]となるようにする。
【００８７】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第３の形状の導電層５０３２、５０３３、５０３５、５０３６がゲート電極として機能する。また、５０３４は島状のソース信号線として機能する。５０３７は容量配線として機能する。
【００８８】
レジストマスク５０３８を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、第３の形状の導電層５０３７〜５０４２に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【００８９】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００９０】
次いで、第１の層間絶縁膜５０４５は酸化窒化シリコン膜から１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５０４６を形成する。次いで、コンタクトホールを形成するためのエッチング工程を行う。
【００９１】
そして、駆動回路部において島状半導体層のソース領域とコンタクトを形成するソース配線５０４７、５０４８、ドレイン領域とコンタクトを形成するドレイン配線５０４９を形成する。また、画素部においては、接続電極５０５０、画素電極５０５１、５０５２を形成する（図７（Ａ））。この接続電極５０５０により、ソース信号線５０３４は、画素ＴＦＴと電気的な接続が形成される。なお、画素電極５０５２及び保持容量は隣り合う画素のものである。
【００９２】
以上のようにして、Ｎチャネル型ＴＦＴ、Ｐチャネル型ＴＦＴを有する駆動回路部と、画素ＴＦＴ、保持容量を有する画素部とを同一基板上に形成することができる。本明細書中ではこのような基板をアクティブマトリクス基板と呼ぶ。
【００９３】
本実施例は、ブラックマトリクスを用いることなく、画素電極間の隙間を遮光することができるように、画素電極の端部を信号線や走査線と重なるように配置されている。
【００９４】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を５枚（島状半導体層パターン、第１配線パターン（走査線、信号線、容量配線）、Ｐチャネル領域のマスクパターン、コンタクトホールパターン、第２配線パターン（画素電極、接続電極含む））とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【００９５】
続いて、図７（Ｂ）の状態のアクティブマトリクス基板を得た後、アクティブマトリクス基板上に配向膜５０５３を形成しラビング処理を行う。
【００９６】
一方、対向基板５０５４を用意する。対向基板５０５４にはカラーフィルタ層５０５５〜５０５７、オーバーコート層５０５８を形成する。カラーフィルタ層はＴＦＴの上方で赤色のカラーフィルタ層５０５５と青色のカラーフィルタ層５０５６とを重ねて形成し遮光膜を兼ねる構成とする。少なくともＴＦＴと、接続電極と画素電極との間を遮光する必要があるため、それらの位置を遮光するように赤色のカラーフィルタと青色のカラーフィルタを重ねて配置することが好ましい。
【００９７】
また、接続電極５０５０に合わせて赤色のカラーフィルタ層５０５５、青色のカラーフィルタ層５０５６、緑色のカラーフィルタ層５０５７とを重ね合わせてスペーサーを形成する。各色のカラーフィルタはアクリル樹脂に顔料を混合したもので１〜３[μm]の厚さで形成する。これは感光性材料を用い、マスクを用いて所定のパターンに形成することができる。スペーサーの高さはオーバーコート層５０５８の厚さ１〜４[μm]を考慮することにより２〜７[μm]、好ましくは４〜６[μm]とすることができ、この高さによりアクティブマトリクス基板と対向基板とを貼り合わせた時のギャップを形成する。オーバーコート層５０５８は光硬化型または熱硬化型の有機樹脂材料で形成し、例えば、ポリイミドやアクリル樹脂などを用いる。
【００９８】
スペーサーの配置は任意に決定すれば良いが、例えば図７（Ｂ）で示すように接続電極上に位置が合うように対向基板５０５４上に配置すると良い。また、駆動回路部のＴＦＴ上にその位置を合わせてスペーサーを対向基板５０５４上に配置してもよい。このスペーサーは駆動回路部の全面に渡って配置しても良いし、ソース配線およびドレイン配線を覆うようにして配置しても良い。
【００９９】
オーバーコート層５０５８を形成した後、対向電極５０５９をパターニング形成し、配向膜５０６０を形成した後ラビング処理を行う。
【０１００】
そして、画素部と駆動回路部が形成されたアクティブマトリクス基板と対向基板とをシール剤５０６２で貼り合わせる。シール剤５０６２にはフィラーが混入されていて、このフィラーとスペーサーによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料５０６１を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５０６１には公知の液晶材料を用いれば良い。このようにして図７（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成する。
【０１０１】
なお、上記の行程により作成されるＴＦＴはトップゲート構造であるが、ボトムゲート構造のＴＦＴやその他の構造のＴＦＴに対しても本実施例は容易に適用され得る。
【０１０２】
[実施例５]
本実施例では、本発明のラッチ回路を有する駆動回路を、ＥＬ素子を画素部に用いたＥＬ表示装置に適用し、そのＥＬ表示装置を絶縁体上に一体形成する方法について説明する。但し、説明を簡単にするために、駆動回路部に関しては基本単位であるＣＭＯＳ回路を図示することとする。
【０１０３】
まず、実施例４に従い、図６（Ｃ）の状態まで作成する。第３のドーピング工程の終了後、レジストを剥離してＣＭＯＳ回路部と画素部のＴＦＴが完成する。なお、実施例４においては、画素部には画素ＴＦＴと保持容量とを図示していたが、本実施例においては、図８（Ａ）に示すように、画素部にはスイッチング用ＴＦＴとＥＬ駆動用ＴＦＴとを図示している。ただし、ＴＦＴの形成工程は同様である。
【０１０４】
図８（Ａ）に示すように、第１の層間絶縁膜５１０１を酸化窒化シリコン膜から１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５１０２を形成した後、第１の層間絶縁膜５１０１、第２の層間絶縁膜５１０２、およびゲート絶縁膜５００７に対してコンタクトホールを形成し、各配線（接続配線、信号線を含む）５１０３〜５１０８、５１１０をパターニング形成した後、接続配線５１０８に接する画素電極５１０９をパターニング形成する。
【０１０５】
第２の層間絶縁膜５１０２としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。特に、第２の層間絶縁膜５１０２は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５[μm]（さらに好ましくは２〜４[μm]）とすれば良い。
【０１０６】
コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、各ＴＦＴのソース領域、ドレイン領域およびゲート電極に達するようにそれぞれ形成する。
【０１０７】
また、配線（接続配線、信号線を含む）５１０３〜５１０８、５１１０として、Ｔｉ膜を１００[nm]、Ｔｉを含むアルミニウム膜を３００[nm]、Ｔｉ膜１５０[nm]をスパッタ法で連続形成した３層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。
【０１０８】
また、本実施例では、画素電極５１０９としてＩＴＯ膜を１１０[nm]の厚さに形成し、パターニングを行った。画素電極５１０９を接続配線５１０８と接して重なるように配置することでコンタクトを取っている。また、酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極５１０９がＥＬ素子の陽極となる。（図８（Ａ））
【０１０９】
次に、図８（Ｂ）に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００[nm]の厚さに形成し、画素電極５１０９に対応する位置に開口部を形成して、バンクとして機能する第３の層間絶縁膜５１１１を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまうため、注意が必要である。
【０１１０】
次に、ＥＬ層５１１２および陰極（ＭｇＡｇ電極）５１１３を、真空蒸着法を用いて大気解放しないで連続形成する。なお、ＥＬ層５１１２の膜厚は８０〜２００[nm]（典型的には１００〜１２０[nm]）、陰極５１１３の厚さは１８０〜３００[nm]（典型的には２００〜２５０[nm]）とすれば良い。
【０１１１】
この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、ＥＬ層および陰極を形成する。但し、ＥＬ層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層および陰極を形成するのが好ましい。
【０１１２】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のＥＬ層を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のＥＬ層を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のＥＬ層を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。
【０１１３】
ここではＲＧＢに対応した３種類のＥＬ素子を形成する方式を用いたが、白色発光のＥＬ素子とカラーフィルタを組み合わせた方式、青色または青緑発光のＥＬ素子と蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）に透明電極を利用してＲＧＢに対応したＥＬ素子を重ねる方式などを用いても良い。
【０１１４】
なお、ＥＬ層５１１２としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる４層構造をＥＬ層とすれば良い。
【０１１５】
次に、同じゲート信号線にゲート電極が接続されたスイッチング用ＴＦＴを有する画素（同じラインの画素）上に、メタルマスクを用いて陰極５１１３を形成する。なお本実施例では陰極５１１３としてＭｇＡｇを用いたが、本発明はこれに限定されない。陰極５１１３として他の公知の材料を用いても良い。
【０１１６】
最後に、窒化珪素膜でなるパッシベーション膜５１１４を３００[nm]の厚さに形成する。パッシベーション膜５１１４を形成しておくことで、ＥＬ層５１１２を水分等から保護することができ、ＥＬ素子の信頼性をさらに高めることが出来る。
【０１１７】
こうして図８（Ｂ）に示すような構造のＥＬディスプレイが完成する。なお、本実施例におけるＥＬディスプレイの作成工程においては、回路の構成および工程の関係上、ゲート電極を形成している材料であるＴａ、Ｗによってソース信号線を形成し、ソース、ドレイン電極を形成している配線材料であるＡｌによってゲート信号線を形成しているが、異なる材料を用いても良い。
【０１１８】
ところで、本実施例のＥＬディスプレイは、画素部だけでなく駆動回路部にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてＮｉ等の金属触媒を添加し、結晶性を高めることも可能である。それによって、ソース信号線駆動回路の駆動周波数を１０[MHz]以上にすることが可能である。
【０１１９】
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するＴＦＴを、駆動回路部を形成するＣＭＯＳ回路のＮチャネル型ＴＦＴとして用いる。なお、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、線順次駆動におけるラッチ、点順次駆動におけるトランスミッションゲートなどが含まれる。
【０１２０】
本実施例の場合、Ｎチャネル型ＴＦＴの活性層は、ソース領域、ドレイン領域、ゲート絶縁膜を間に挟んでゲート電極と重なるオーバーラップＬＤＤ領域（ＬOV領域）、ゲート絶縁膜を間に挟んでゲート電極と重ならないオフセットＬＤＤ領域（ＬOFF領域）およびチャネル形成領域を含む。
【０１２１】
また、ＣＭＯＳ回路のＰチャネル型ＴＦＴは、ホットキャリア注入による劣化が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。勿論、Ｎチャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
【０１２２】
その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなＣＭＯＳ回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するＮチャネル型ＴＦＴは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でＬＤＤ領域を形成することが好ましい。このような例としては、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。また駆動回路において、オフ電流を極力低く抑える必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するＮチャネル型ＴＦＴは、ＬOV領域を有していることが好ましい。このような例としては、やはり、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。
【０１２３】
なお、実際には図８（Ｂ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＥＬ素子の信頼性が向上する。
【０１２４】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。このような出荷出来る状態にまでした状態を本明細書中ではＥＬ表示装置という。
【０１２５】
また、本実施例で示す工程に従えば、ＥＬ表示装置の作製に必要なフォトマスクの数を抑えることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが出来る。
【０１２６】
[実施例６]
本発明のラッチ回路を有する駆動回路は、液晶表示装置のみならず、デジタル映像信号を扱う形式のＥＬ表示装置への適用も容易に出来る。図９に、本発明のラッチ回路を有する駆動回路を用いたＥＬ表示装置の概略図を示す。中央に画素部９０６が配置されている。画素部には、ＥＬ素子に電流を供給するための電流供給線９０７が配置されている。画素部の上側には、ソース信号線を制御するための、ソース信号線駆動回路９０１が配置されている。ソース信号線駆動回路９０１は、シフトレジスタ回路９０３、第１のラッチ回路９０４、第２のラッチ回路９０５等を有する。第１のラッチ回路９０４は、図１で示したような構造を有している。他の構成部分に関しては、従来例と同様で良い。画素部の左右には、ゲート信号線を制御するための、ゲート信号線駆動回路９０２が配置されている。なお、図９においては、ゲート信号線駆動回路９０２は、画素部の左右両側に配置されているが、片側配置でも構わない。ただし、両側配置とした方が、駆動効率、駆動信頼性の面から見て望ましい。
【０１２７】
図９に示したＥＬ表示装置のソース信号線駆動回路は、図１８に示すような構成をとる。シフトレジスタ回路１８０１、第１のラッチ回路（ＬＡＴ１）１８０２および第２のラッチ回路（ＬＡＴ２）１８０３の動作は、実施例１に示した液晶表示装置のソース信号線駆動回路のものと同様である。ＥＬ表示装置の場合、ラッチ回路で保持されたデジタル映像信号は、Ｄ／Ａ変換されることなく直接画素部に書き込まれる。
【０１２８】
図１９に、ＥＬ表示装置において多階調表示を行うための方式について示す。例として、ＶＧＡ、４ビット階調のＥＬ表示装置のものを挙げた。
【０１２９】
映像（静止画、動画を問わない）の表示を行う際には、図１９（Ａ）に示すように、１秒間に６０回程度、画面表示の更新が行われており、１９０１で示す１画面分の表示期間を１フレーム期間という。ＥＬ素子は、アナログ量の信号を用いて輝度の表示を行うのが難しいため、デジタル的にＯＮの状態とＯＦＦの状態の２つの状態のみを用いて階調の表現を行う時間階調方式が表示方法の１つとして用いられる。
【０１３０】
図１９（Ｂ）に示すように、１フレーム期間は複数のサブフレーム期間に分割されている。このサブフレーム期間の数は、ｎビットの階調表現を行う際にはｎ個となる。つまり、図１９（Ｂ）の場合、４ビットの階調を表現することができる。１つのサブフレーム期間１９０２は、それぞれアドレス（書き込み）期間１９０３と、サステイン（点灯）期間１９０４とを有し、アドレス期間は、１画面分の画素への書き込みを行う期間であり、Ｔａ１〜Ｔａ４の全ての期間で長さが等しい。対して、サステイン期間は、ｎビット階調表示の場合、Ｔｓ１：Ｔｓ２：・・・：Ｔｓｎ＝２n：２n-1：・・・：２0と、２のべき乗の比の長さとなっている。図１９（Ｂ）の場合は、Ｔｓ１：Ｔｓ２：Ｔｓ３：Ｔｓ４＝８：４：２：１となる。それぞれのサステイン期間を組み合わせて、ＥＬ素子の点灯時間の長さの差を利用して階調表示を行う。例えば、４ビット階調において、最も暗い階調を０、最も明るい階調を１５としたとき、１１の階調を表現する場合には、Ｔｓ１、Ｔｓ３、Ｔｓ４で点灯させる。これにより、点灯期間の和は、８＋２＋１＝１１となり、１５の点灯時間による階調と、１１の点灯時間による階調との間に明るさの差を生ずることが出来る。
【０１３１】
１つのサブフレーム期間を詳細に示したものを図１９（Ｃ）に示す。アドレス期間においては、１画面分の信号の書き込みを、ゲート信号線ごとに順次行う。１９０５で示される期間が、１ゲート信号線選択期間であり、第１列目のゲート信号線を選択して信号の書き込みを行う期間（図１９（Ｃ）で００１で示す期間）から、最終段のゲート信号線を選択して信号の書き込みを行う期間（図１９（Ｃ）で４８０で示す期間）までを、アドレス期間内に行う。その後、１９０６で示すように、サステイン期間に入る。
【０１３２】
さらに、１つのゲート信号線選択期間を詳細に示したものを図１９（Ｄ）に示す。１ゲート信号線選択期間内では、デジタル映像信号を第１のラッチ回路で保持するドットデータサンプリング期間と、第１のラッチ回路に保持されているデジタル映像信号を、第２のラッチ回路に転送するラインデータラッチ期間１９０７に分かれている。ドットデータサンプリング期間においては、ソース信号線１本ごとに書き込む信号の保持が、第１列目（図１９（Ｄ）において、００１で示す期間）から最終列（図１９（Ｄ）において、００１で示す期間）まで、順次行われる。１水平期間分の信号が、第１のラッチ回路から第２のラッチ回路に一斉に転送される。ＥＬ表示装置においては、以上のような方法で映像の表示を行う。このように、ＥＬ表示装置においても、本発明のラッチ回路を有する駆動回路は、特別に表示方法を変えることなく、容易に適用が可能である。
【０１３３】
[実施例７]
図１０（Ａ）は本発明を用いたＥＬ表示装置の上面図であり、図１０（Ａ）をＸ−Ｘ'面で切断した断面図を図１０（Ｂ）に示す。図１０（Ａ）において、４００１は基板、４００２は画素部、４００３はソース信号線側駆動回路、４００４はゲート信号線側駆動回路であり、それぞれの駆動回路は配線４００５、４００６、４００７を経てＦＰＣ４００８に至り、外部機器へと接続される。
【０１３４】
このとき、画素部、好ましくは駆動回路および画素部を囲むようにしてカバー材４００９、密封材４０１０、シーリング材（ハウジング材ともいう）４０１１（図１０（Ｂ）に図示）が設けられている。
【０１３５】
また、図１０（Ｂ）は本実施例のＥＬ表示装置の断面構造であり、基板４００１、下地膜４０１２の上に駆動回路用ＴＦＴ（但し、ここではＮチャネル型ＴＦＴとＰチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している）４０１３および画素部用ＴＦＴ４０１４（但し、ここではＥＬ素子への電流を制御するＥＬ駆動用ＴＦＴだけ図示している）が形成されている。これらのＴＦＴは公知の構造（トップゲート構造あるいはボトムゲート構造）を用いれば良い。
【０１３６】
公知の作製方法を用いて駆動回路用ＴＦＴ４０１３、画素部用ＴＦＴ４０１４が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０１５の上に画素部用ＴＦＴ４０１４のドレインと電気的に接続する透明導電膜でなる画素電極４０１６を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０１６を形成したら、絶縁膜４０１７を形成し、画素電極４０１６上に開口部を形成する。
【０１３７】
次に、ＥＬ層４０１８を形成する。ＥＬ層４０１８は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０１３８】
本実施例では、シャドウマスクを用いて蒸着法によりＥＬ層を形成する。シャドウマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層および青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルタを組み合わせた方式、白色発光層とカラーフィルタを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のＥＬ表示装置とすることもできる。
【０１３９】
ＥＬ層４０１８を形成したら、その上に陰極４０１９を形成する。陰極４０１９とＥＬ層４０１８の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０１８と陰極４０１９を連続成膜するか、ＥＬ層４０１８を不活性雰囲気で形成し、大気解放しないで陰極４０１９を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１４０】
なお、本実施例では陰極４０１９として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０１８上に蒸着法で１［nm］厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００［nm］厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０１９は４０２０で示される領域において配線４００７に接続される。配線４００７は陰極４０１９に所定の電圧を与えるための電源線であり、導電性ペースト材料４０２１を介してＦＰＣ４００８に接続される。
【０１４１】
４０２０に示された領域において陰極４０１９と配線４００７とを電気的に接続するために、層間絶縁膜４０１５および絶縁膜４０１７にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０１５のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０１７のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０１７をエッチングする際に、層間絶縁膜４０１５まで一括でエッチングしても良い。この場合、層間絶縁膜４０１５と絶縁膜４０１７が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０１４２】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜４０２２、充填材４０２３、カバー材４００９が形成される。
【０１４３】
さらに、ＥＬ素子部を囲むようにして、カバー材４００９と基板４００１の内側にシーリング材４０１１が設けられ、さらにシーリング材４０１１の外側には密封材（第２のシーリング材）４０１０が形成される。
【０１４４】
このとき、この充填材４０２３は、カバー材４００９を接着するための接着剤としても機能する。充填材４０２３としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４０２３の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。また充填材４０２３の内部に、酸素を捕捉する効果を有する酸化防止剤等を配置することで、ＥＬ層の劣化を抑えても良い。
【０１４５】
また、充填材４０２３の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１４６】
スペーサーを設けた場合、パッシベーション膜４０２２はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１４７】
また、カバー材４００９としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Fiberglass-Reinforced Plastics）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材４０２３としてＰＶＢやＥＶＡを用いる場合、数十［μm］のアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１４８】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材４００９が透光性を有する必要がある。
【０１４９】
また、配線４００７はシーリング材４０１１および密封材４０１０と基板４００１との隙間を通ってＦＰＣ４００８に電気的に接続される。なお、ここでは配線４００７について説明したが、他の配線４００５、４００６も同様にしてシーリング材４０１１および密封材４０１０の下を通ってＦＰＣ４００８に電気的に接続される。
【０１５０】
なお本実施例では、充填材４０２３を設けてからカバー材４００９を接着し、充填材４０２３の側面（露呈面）を覆うようにシーリング材４０１１を取り付けているが、カバー材４００９およびシーリング材４０１１を取り付けてから、充填材４０２３を設けても良い。この場合、基板４００１、カバー材４００９およびシーリング材４０１１で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2［Torr］以下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。
【０１５１】
[実施例８]
本実施例では、本発明を用いて実施例７とは異なる形態のＥＬ表示装置を作製した例について、図１７（Ａ）、（Ｂ）を用いて説明する。図１０（Ａ）、（Ｂ）と同じ番号のものは同じ部分を指しているので説明は省略する。
【０１５２】
図１７（Ａ）は本実施例のＥＬ表示装置の上面図であり、図１７（Ａ）をＹ−Ｙ'面で切断した断面図を図１７（Ｂ）に示す。
【０１５３】
実施例５に従って、ＥＬ素子の表面を覆ってパッシベーション膜４０２２までを形成する。
【０１５４】
さらに、ＥＬ素子を覆うようにして充填材４０２３を設ける。この充填材４０２３は、カバー材４００９を接着するための接着剤としても機能する。充填材４０２３としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４０２３の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。また充填材４０２３の内部に、酸素を捕捉する効果を有する酸化防止剤等を配置することで、ＥＬ層の劣化を抑えても良い。
【０１５５】
また、充填材４０２３の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１５６】
スペーサーを設けた場合、パッシベーション膜４０２２はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１５７】
また、カバー材４００９としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Fiberglass-Reinforced Plastics）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材４０２３としてＰＶＢやＥＶＡを用いる場合、数十［μm］のアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１５８】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材４００９が透光性を有する必要がある。
【０１５９】
次に、充填材４０２３を用いてカバー材４００９を接着した後、充填材４０２３の側面（露呈面）を覆うようにフレーム材４０２４を取り付ける。フレーム材４０２４はシーリング材（接着剤として機能する）４０２５によって接着される。このとき、シーリング材４０２５としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シーリング材４０２５はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シーリング材４０２５の内部に乾燥剤を添加してあっても良い。
【０１６０】
また、配線４００７はシーリング材４０２５と基板４００１との隙間を通ってＦＰＣ４００８に電気的に接続される。なお、ここでは配線４００７について説明したが、他の配線４００５、４００６も同様にしてシーリング材４０２５の下を通ってＦＰＣ４００８に電気的に接続される。
【０１６１】
なお本実施例では、充填材４０２３を設けてからカバー材４００９を接着し、充填材４０２３の側面（露呈面）を覆うようにフレーム材４０２４を取り付けているが、カバー材４００９、シーリング材４０２５およびフレーム材４０２４を取り付けてから、充填材４０２３を設けても良い。この場合、基板４００１、カバー材４００９、シーリング材４０２５およびフレーム材４０２４で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2［Torr］以下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。
【０１６２】
[実施例９]
本発明を用いたアクティブマトリクス型表示装置には様々な用途がある。本実施例では、本発明の駆動回路を用いた表示装置を組み込んだ半導体装置について説明する。
【０１６３】
このような表示装置には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、プロジェクタ装置等が挙げられる。それらの一例を図１４、図１５および図１６に示す。
【０１６４】
図１４（Ａ）は携帯電話であり、本体２６０１、音声出力部２６０２、音声入力部２６０３、表示部２６０４、操作スイッチ２６０５、アンテナ２６０６から構成されている。本発明は表示部２６０４に適用することができる。
【０１６５】
図１４（Ｂ）はビデオカメラであり、本体２６１１、表示部２６１２、音声入力部２６１３、操作スイッチ２６１４、バッテリー２６１５、受像部２６１６から成っている。本発明は表示部２６１２に適用することができる。
【０１６６】
図１４（Ｃ）はモバイルコンピュータあるいは携帯型情報端末であり、本体２６２１、カメラ部２６２２、受像部２６２３、操作スイッチ２６２４、表示部２６２５で構成されている。本発明は表示部２６２５に適用することができる。
【０１６７】
図１４（Ｄ）はヘッドマウントディスプレイであり、本体２６３１、表示部２６３２、アーム部２６３３で構成される。本発明は表示部２６３２に適用することができる。
【０１６８】
図１４（Ｅ）はテレビであり、本体２６４１、スピーカー２６４２、表示部２６４３、受信装置２６４４、増幅装置２６４５等で構成される。本発明は表示部２６４３に適用することができる。
【０１６９】
図１４（Ｆ）は携帯書籍であり、本体２６５１、表示部２６５２、記憶媒体２６５３、操作スイッチ２６５４、アンテナ２６５５から構成されており、ミニディスク（ＭＤ）やＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）に記憶されたデータや、アンテナで受信したデータを表示するものである。本発明は表示部２６５２に適用することができる。
【０１７０】
図１５（Ａ）はパーソナルコンピュータであり、本体２７０１、映像入力部２７０２、表示部２７０３、キーボード２７０４で構成される。本発明は表示部２７０３に適用することができる。
【０１７１】
図１５（Ｂ）はプログラムを記録した記録媒体を用いるプレーヤーであり、本体２７１１、表示部２７１２、スピーカー部２７１３、記録媒体２７１４、操作スイッチ２７１５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２６１２に適用することができる。
【０１７２】
図１５（Ｃ）はデジタルカメラであり、本体２７２１、表示部２７２２、接眼部２７２３、操作スイッチ２７２４、受像部（図示しない）で構成される。本発明は表示部２７２２に適用することができる。
【０１７３】
図１５（Ｄ）は片眼のヘッドマウントディスプレイであり、表示部２７３１、バンド部２７３２で構成される。本発明は表示部２７３１に適用することができる。
【０１７４】
図１６（Ａ）はフロント型プロジェクタであり、投射装置本体２８０１、表示装置２８０２、光源２８０３、光学系２８０４、スクリーン２８０５で構成されている。なお、投射装置２８０１には単版式のものを用いても良いし、Ｒ、Ｇ、Ｂの光にそれぞれ対応した三板式のものを用いても良い。本発明は表示装置２８０２に適用することができる。
【０１７５】
図１６（Ｂ）はリア型プロジェクタであり、本体２８１１、投射装置本体２８１２、表示装置２８１３、光源２８１４、光学系２８１５、リフレクター２８１６、スクリーン２８１７で構成されている。なお、投射装置２８１３には単版式のものを用いても良いし、Ｒ、Ｇ、Ｂの光にそれぞれ対応した三板式のものを用いても良い。本発明は表示装置２８１３に適用することができる。
【０１７６】
なお、図１６（Ｃ）は、図１６（Ａ）及び図１６（Ｂ）中における投射装置本体２８０１、２８１２の構造の一例を示した図である。投射装置２８０１、２８１２は、光源光学系２８２１、ミラー２８２２、２８２４〜２８２６、ダイクロイックミラー２８２３、プリズム２８２７、表示装置２８２８、位相差板２８２９、投射光学系２８３０で構成される。投射光学系２８３０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であっても良い。また、図１６（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けても良い。
【０１７７】
また、図１６（Ｄ）は、図１６（Ｃ）中における光源光学系２８２１の構造の一例を示した図である。本実施例では、図１６（Ｃ）中における光源光学系２８２１は、図１６（Ｄ）中におけるリフレクター２８３１、光源２８３２、レンズアレイ２８３３、偏光変換素子２８３４、集光レンズ２８３５で構成される。なお、図１６（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けても良い。
【発明の効果】
本発明のラッチ回路を有する駆動回路を表示装置に用いることにより、従来のラッチ回路周辺で問題となっていた、回路から出力される信号の遅延に、映像信号の保持タイミングが依存することによる、表示装置ごとのタイミングの微調整をすることなく、外部から入力する信号の調整のみを考えることによって保持タイミングを決定することが出来る。加えて、シフトレジスタ回路の駆動周波数は１／２となっているため、信頼性の向上も期待出来る。
【図面の簡単な説明】
【図１】 本発明のラッチ回路を含む周辺回路の構成例を示す図。
【図２】 デジタル映像信号の入力と、デジタル映像信号を保持するパルスの遅延との関係を従来と本発明とで比較する図。
【図３】 本発明のラッチ回路を用いて表示装置を構成する場合の表示装置全体の概略図。
【図４】 図３に示した表示装置のソース信号線駆動回路の回路構成例を示す図。
【図５】 液晶表示装置の作成工程例を示す図。
【図６】 液晶表示装置の作成工程例を示す図。
【図７】 液晶表示装置の作成工程例を示す図。
【図８】 ＥＬ表示装置の作成工程例を示す図。
【図９】 本発明のラッチ回路を用いてＥＬ表示装置を構成する場合のＥＬ表示装置全体の概略図。
【図１０】 ＥＬ表示装置の正面図および断面図。
【図１１】 従来のデジタル映像信号入力式の表示装置の全体の概略図。
【図１２】 図１１に示した表示装置のソース信号線駆動回路の回路構成を示す図。
【図１３】 従来のラッチ回路周辺の構成を示す図。
【図１４】 本発明のラッチ回路を含む駆動回路の適用が可能な電子装置の例を示す図。
【図１５】 本発明のラッチ回路を含む駆動回路の適用が可能な電子装置の例を示す図。
【図１６】 本発明のラッチ回路を含む駆動回路の適用が可能な電子装置の例を示す図。
【図１７】 ＥＬ表示装置の正面図および断面図。
【図１８】 ＥＬ表示装置のソース信号線駆動回路の回路構成例を示す図。
【図１９】 ＥＬ表示装置における、時間階調方式を説明するためのタイミングチャートを示す図。
【図２０】 本発明のラッチ回路を含む周辺回路の構成例を示す図。
【図２１】 本発明のラッチ回路を含む周辺回路の構成例およびタイミングチャートを示す図。
【図２２】 本発明のラッチ回路を含む周辺回路の構成例を示す図。
Claims (9)
- 保持回路と、
ソース又はドレインの一方が前記保持回路の入力端に電気的に接続され、他方が第１の配線と電気的に接続された第１のトランジスタと、
前記保持回路の入力端と、第２の配線との間に直列に設けられた第２乃至第４のトランジスタとを有し、
前記第１のトランジスタのゲートには、プリチャージ信号が入力されることによって、前記保持回路の入力端と、前記第１の配線との導通、非導通が制御され、
前記第２のトランジスタのゲートにサンプリングパルスが入力され、前記第３のトランジスタのゲートにマルチプレクス信号が入力され、前記第４のトランジスタのゲートにデジタル映像信号が入力されることによって、前記保持回路の入力端と、前記第２の配線との導通、非導通が制御され、
前記第１のトランジスタは、帰線期間中にオンになることを特徴とする半導体装置。 - 保持回路と、
ソース又はドレインの一方が前記保持回路の入力端に電気的に接続され、他方が第１の配線と電気的に接続された第１のトランジスタと、
前記保持回路の入力端と、第２の配線との間に直列に設けられた第２乃至第４のトランジスタと
ソース又はドレインの一方が前記保持回路の入力端に電気的に接続され、他方が前記第１の配線と電気的に接続され、ゲートが前記第２の配線と電気的に接続された第５のトランジスタとを有し、
前記第１のトランジスタのゲートには、プリチャージ信号が入力されることによって、前記保持回路の入力端と、前記第１の配線との導通、非導通が制御され、
前記第２のトランジスタのゲートにサンプリングパルスが入力され、前記第３のトランジスタのゲートにマルチプレクス信号が入力され、前記第４のトランジスタのゲートにデジタル映像信号が入力されることによって、前記保持回路の入力端と、前記第２の配線との導通、非導通が制御され、
前記第１のトランジスタは帰線期間中にオンになることを特徴とする半導体装置。 - 請求項１又は請求項２において、
前記マルチプレクス信号の一段分のパルス幅は、前記サンプリングパルスの一段分のパルス幅よりも小さく、かつその一段分の出力期間は前記サンプリングパルスの一段分の出力期間に含まれ、
前記デジタル映像信号の一段分のパルス幅は、前記サンプリングパルスの一段分のパルス幅よりも小さく、かつその一段分の出力期間は前記サンプリングパルスの一段分の出力期間に含まれることを特徴とする半導体装置。 - 請求項１乃至請求項３のいずれか一において、
前記保持回路は、一方の出力端が他方の入力端と電気的に接続されるように、ループ状に設けられた２個のインバータを含むことを特徴とする半導体装置。 - 請求項１乃至請求項３のいずれか一において、
前記保持回路は、保持容量を含むことを特徴とする半導体装置。 - 請求項１乃至請求項５のいずれか一において、
前記第１の配線には、第１の電源電位が入力され、前記第２の配線には、前記第１の電源電位とは異なる第２の電源電位が入力されることを特徴とする半導体装置。 - 請求項１乃至請求項６のいずれか一項において、
前記サンプリングパルス、前記マルチプレクス信号及び前記デジタル映像信号の振幅は、前記第１の配線と前記第２の配線との電位差よりも小さいことを特徴とする半導体装置。 - 請求項１乃至請求項７のいずれか一項において、
第２の保持回路を有し、
ラッチ信号に応じて、前記保持回路に保持されている信号が前記第２の保持回路へと転送されることを特徴とする半導体装置。 - 請求項１乃至請求項８のいずれか一に記載の半導体装置と、操作スイッチとを具備したことを特徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001224405A JP4879413B2 (ja) | 2000-07-25 | 2001-07-25 | 半導体装置 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000224479 | 2000-07-25 | ||
| JP2000224479 | 2000-07-25 | ||
| JP2000-224479 | 2000-07-25 | ||
| JP2001224405A JP4879413B2 (ja) | 2000-07-25 | 2001-07-25 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002132233A JP2002132233A (ja) | 2002-05-09 |
| JP2002132233A5 JP2002132233A5 (ja) | 2008-09-04 |
| JP4879413B2 true JP4879413B2 (ja) | 2012-02-22 |
Family
ID=26596652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001224405A Expired - Fee Related JP4879413B2 (ja) | 2000-07-25 | 2001-07-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4879413B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024241134A1 (ja) * | 2023-05-19 | 2024-11-28 | 株式会社半導体エネルギー研究所 | 駆動回路、表示装置及び電子機器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3160171B2 (ja) * | 1994-12-16 | 2001-04-23 | シャープ株式会社 | 走査回路および画像表示装置 |
| JP3403027B2 (ja) * | 1996-10-18 | 2003-05-06 | キヤノン株式会社 | 映像水平回路 |
-
2001
- 2001-07-25 JP JP2001224405A patent/JP4879413B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002132233A (ja) | 2002-05-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4011320B2 (ja) | 表示装置及びそれを用いた電子機器 | |
| US6760005B2 (en) | Driver circuit of a display device | |
| US7952541B2 (en) | Method of driving a display device | |
| JP5917755B2 (ja) | 発光装置、モジュール及び電子機器 | |
| US7301520B2 (en) | Image display device and driver circuit therefor | |
| JP4831872B2 (ja) | 画像表示装置の駆動回路、画像表示装置及び電子機器 | |
| JP2001242827A (ja) | 電子装置 | |
| JP2001242839A (ja) | 半導体表示装置及び電子機器 | |
| JP2000259111A (ja) | 半導体表示装置およびその駆動回路 | |
| JP4202069B2 (ja) | 半導体装置及び表示装置 | |
| JP4236895B2 (ja) | アクティブ型表示装置の駆動方法 | |
| JP5147150B2 (ja) | 発光装置及び電子機器 | |
| JP4879413B2 (ja) | 半導体装置 | |
| JP2001013908A (ja) | 表示装置 | |
| JP2003195838A (ja) | 表示装置及びその駆動方法 | |
| JP3771215B2 (ja) | 電源回路、表示装置及び電子機器 | |
| JP4071082B2 (ja) | 信号線駆動回路及び電子機器 | |
| JP5639988B2 (ja) | 発光装置 | |
| JP4430090B2 (ja) | 表示装置 | |
| JP2004054203A (ja) | 半導体装置 | |
| JP2007041611A (ja) | 信号線駆動回路 | |
| JP2004138918A (ja) | 表示装置を用いた電子機器 | |
| JP2007011408A (ja) | アクティブ型表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080718 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080718 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110831 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110906 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111024 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111129 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111130 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141209 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141209 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |