DE3046524A1

DE3046524A1 - "halbleitervorrichtung und verfahren zu ihrer herstellung"

Info

Publication number: DE3046524A1
Application number: DE19803046524
Authority: DE
Inventors: Mohan G.R. 77031 Houston Tex. Rao
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1979-12-10
Filing date: 1980-12-10
Publication date: 1981-08-27
Anticipated expiration: 2000-12-11
Also published as: US4319263A; JPS56115561A; DE3046524C2

Description

Halbleitervorrichtung und Verfahren zu ihrer Herstellung
Die Erfindung bezieht sich auf eine Halbleitervorrichtung und insbesondere auf zwei in Serie geschaltete N-Kanal-Silizium-Gate-Transistoren sowie auf ein Verfahren zu ihrer Herstellung.
In integrierten MOS-Schaltungen, beispielsweise in Leseverstärkern dynamischer Speichermatrizen, oder in verschiedenen digitalen Verknüpfungsschaltungen sind zwei Transistoren mit ihren Source-Drain-Strecken in Serie geschaltet. Gewöhnlich ist eine zwischen den zwei Transistoren liegende, von diesen gemeinsam benutzte Source/Drain-Zone eine diffundierte N+ -Zone, die unnötigen Platz auf dem Halbleiter-Chip besitzt und eine unerwünschte Überlappungskapazität und Speicherkapazität einführt, die die Arbeitsgeschwindigkeit der Schaltung herabsetzt.
Zur Herstellung von Speicherzellen, die aus einem Transistor bestehen, wird häufig ein Prozeß angewendet, bei dem von polykristallinem Silizium in zwei Lagen Gebrauch gemacht wird. Bei diesem Prozeß wird ein Kondensator durch die erste Lage aus polykristallinem Silizium gebildet, und die Gate-Elektrode des Transistors wird von der zweiten Lage gebildet, die die erste Lage teilweise überlappt. Die Vorteile dieser Struktur sind bisher in einer Serientransistoranordnung nicht ausgenutzt worden.
Mit Hilfe der Erfindung soll eine Halbleitervorrichtung in Form von zwei in Serie geschalteten Transistoren mit kleiner Größe und mit reduzierter Überlappungskapazität und Speicherkapazität geschaffen werden. Ferner sollen zwei in Serie geschaltete Transistoren geschaffen werden, die eine kleine Fläche benötigen und mittels eines Prozesses hergestellt werden, der mit den herkömmlichen N-Kanal-Silizium-Gate-Herstellungsverfahren kompatibel ist.
Nach der Erfindung wird eine Halbleitervorrichtung, beispielsweise ein MOS-Transistorpaar in einer integrierten Schaltung zusammen mit weiteren Transistoren für eine periphere Schaltung geschaffen. Das Transistorpaar weist Gate-Elektroden auf, die von sich überlappenden Schichten aus in zwei Lagen angeordnetem polykristallinen Silizium gebildet sind. Als Source/Drain-Schaltungspunkt zwischen den Serientransistoren wird keine eigene Diffusionszone angewendet, sondern die invertierte Zone unterhalb der Gate-Elektrode eines Transistors bildet die Source- oder Drain-Elektrode des anderen Transistors.
Die Erfindung wird nun anhand der Zeichnung beispielshalber erläutert. Es zeigen: Fig. 1 eine stark vergrößerte Draufsicht auf einen kleinen Teil eines Halbleiter-Chips mit der räumlichen Anordnung eines nach der Erfindung gebildeten Transistorpaars, Fig. 2 ein elektrisches Schaltbild des Transistorpaars von Fig. 1, Fig. 3 einen Schnitt der in Fig. 1 dargestellten Zelle längs der Linie 3-3, Fig. 4a bis 4c Schnitte der Halbleitervorrichtung von Fig. 1 bei aufeinanderfolgenden Stufen des Herstellungsverfahrens längs der Linie 3-3 in Fig. 1, Fig. 5 ein elektrisches Schaltbild eines Leseverstärkers, der unter Verwendung der erfindungsgemäßen Merkmale aufgebaut ist, Fig. 6 eine Draufsicht auf einen kleinen Abschnitt eines Halbleiter-Chips mit der räumlichen Anordnung einer Halbleitervorrichtung gemäß einem weiteren Ausführungsbeispiel der Erfindung, Fig. 7 ein elektrisches Schaltbild der Halbleitervorrichtung von Fig. 6 und Fig. 8 einen Schnitt der in Fig. 6 dargestellten Halbleitervorrichtung längs der Linie 8-8.
In Fig. 1 sind zwei Transistoren 10 und 11 mit den erfindungsgemäßen Merkmalen dargestellt; Fig.. 2 zeigt die zwei Transistoren in einem elektrischen Schaltbild. Der Transistor 10 enthält eine N+-Source-Zone 12 und eine Drain-Zone 13; der Transistor 11 benutzt gemeinsam eine Zone, die als Drain-Zone 13 des Transistors 10 und als Source-Zone des Transistors 11 wirkt, und er enthält eine N+-Drain-Zone 14. Die Gate-Elektroden 15 und 16 sind einzeln an Signaleingänge 17 und 18 angeschlossen. Ein Ausgangspunkt 19 ist an die Drain-Zone 14 angeschlossen, und ein Lastelement 20, beispielsweise ein Transistor, verbindet den Ausgangspunkt mit der positiven Klemme der Versorgungsspannung Vdd. Die Schaltung ist natürlich nur ein Beispiel, da die Erfindung auch bei vielen anderen digitalen Verknüpfungsschaltungen, Flipflops und dergleichen angewendet werden kann.
Nach der Erfindung sind die Gate-Elektroden 15 und 16 getrennt aus polykristallinem Silizium der ersten Lage bzw. der zweiten Lage gebildet, wobei sie durch einen isolierenden Überzug 21 voneinander getrennt sind. Ein Gate-Isolator 22 trennt die Gate-Elektrode 15 von ihrem darunter liegenden induzierten Kanal, und unterhalb der Gate-Elektrode 16 befindet sich ein Gate-Isolator 23.
Typischerweise bestehen die Gate-Isolatoren aus thermisch aufgewachsenem Siliziumoxid. Wenn an die Gate-Elektrode 15 eine positive Spannung angelegt wird, die größer als die Schwellenspannung Vt mit dem typischen Wert von +0,8V ist, dann wird eine unterhalb der Gate-Elektrode liegende Zone 24 invertiert, wodurch ein Kanal entsteht, was bedeutet, daß eine an die Oberfläche angrenzende N-Zone gebildet wird. Der rechte Rand dieser Zone 24 bildet die Source/ Drain-Zone 13 für den anderen Transistor. Wenn an die Gate-Elektrode 16 eine positive Spannung angelegt wird, wird in gleicher Weise eine invertierte Kanalzone 25 geschaffen, wobei der linke Rand dieser invertierten Kanalzone die Source/Drain-Zone 13 des Transistors 10 bildet.
Die Vorteile der in den Figuren 1 bis 3 dargestellten Struktur sind die reduzierte Uberlappungskapazität, die reduzierte Kapazität am Schaltungspunkt 13 und die kleinere Zellengröße. Wenn zur Bildung der Zonen 12 und 14 eine N -Diffusion durchgeführt wird, erfolgt auch eine Diffusion unter das Gate-Oxid 22 oder 23, so daß eine Überlappung zwischen den Außenkanten der Gate-Elektroden 15 und 16 mit den seitlich N -diffundierten Abschnitten der Zonen 12 und 14 entsteht. Wenn die dazwischen liegende Source/Drain-Zone 13 durch den gleichen Diffusionsschritt gebildet würde, wie dies gewöhnlich der Fall ist, würde die gleiche Diffusion in seitlicher Richtung stattfinden, was zu einer zusätzlichen Uberlappungskapazität und zu den sogenannten Kurzkanaleffekten führen würde. Da die Source/Drain-Zone 13 von den Rändern der invertierten Zonen 24 und 25 gebildet wird, tritt diese zusätzliche Überlappungskapazität nicht auf, und die Kurzkanaleffekte sind nicht so bedeutend. Außerdem ist die Kapazität zum Substrat, die zwischen einer diffundierten N -Zone entsprechend der Zone 13 aufgetreten wäre, nicht vorhanden.
Wenn beide Transistoren gesperrt sind, hat die Kapazität der Source/Drain-Zone 13 tatsächlich den Wert Null. An diesem Schaltungspunkt kann nahezu keine Spannung gespeichert werden, so daß die Schaltung schneller arbeiten kann, da der Schaltungspunkt nicht geladen oder entladen werden muß. Außerdem ist der Platz, der gewöhnlich von einer diffundierten Zone 13 zwischen den zwei Gate-Eleltroden 15 und 16 besetzt wird, eliminiert, so daß die Zelle wesentlich kleiner ist.
Anhand der Figuren 4a bis 4c wird nun ein Verfahren zur Herstellung der Festspeichermatrix nach der Erfindung beschrieben. Als Ausgangsmaterial wird eine Scheibe aus p-leitendem, monokristallinen Silizium verwendet. Der in den Figuren dargestellte Abschnitt des Plättchens 30 ist nur ein sehr kleiner Teil der Scheibe mit einer Breite von etwa 25 oder 50 ßm. Nach einer geeigneten Reinigung wird die Scheibe oxidiert, indem sie in einem Ofen Sauerstoff bei erhöhter Temperatur ausgesetzt wird, damit über der gesamten Scheibe eine Oxidschicht 31 mit einer o Dicke von etwa 1000 A entsteht. Über der gesamten Scheibe wird dann eine Schicht 32 aus Siliziumnitrid mit einer o Dicke von etwa 1000 A gebildet, indem die Scheibe in einem CVD-Reaktor einer Atmosphäre aus Dichlorsilan und Ammoniak ausgesetzt wird. Im Anschluß daran wird auf die gesamte Oberfläche der Scheibe ein Photoresistüberzug aufgebracht, der dann durch eine Maske, die das gewünschte Muster aus dickem Feldoxid und darunter liegenden P + -Kanalbegrenzungen definiert, mit ultraviolettem Licht belichtet. Der Photoresistüberzug wird dann entwickelt, wodurch Bereiche zurückbleiben, an denen das Nitrid dann mittels eines Nitridätzmittels abgeätzt wird, worauf der belichtete Teil der Nitridschicht 32 entfernt wird, während jedoch die Oxidschicht 31 zurückbleibt.
Unter Verwendung des Photoresists und des Nitrids als Maske wird die Scheibe nun einer Ionenimplantation unterzogen, damit Kanalbegrenzungszonen erzeugt werden, indem Boratome in die unmaskierten Bereiche 33 des Siliziums eingebracht werden. Die Oxidschicht 31 bleibt während der Implantation an Ort und Stelle, da sie die implantierten Boratome daran hindert, während der anschließenden Wärmebehandlung von der Oberfläche auszudiffundieren. Die Bereiche 33 sind in der fertigen flaibleitervorrichtung nicht in der gleichen Form vorhanden, da ein Teil dieses Scheibenabschnitts beim Feldoxidationsvorgang verbraucht wird. Ublicherweise würde die Scheibe nach der Implantation, jedoch vor dem Aufwachsen des Feldoxids einer Wärmebehandlung unterzogen, wie in der US-PS 4 055 444 beschrieben ist.
Beim nächsten Verfahrensschritt wird das Feldoxid 34 unter Anwendung herkömmlicher thermischer Oxidationsverfahren gebildet. Dadurch wächst eine dicke Feldoxidzone 34, wie Fig. 4b zeigt. Diese Zone ragt in die Siliziumoberfläche, da Silizium bei seiner Oxidation verbraucht wird. Die zurückgebliebenen Teile der Nitridschicht 32 maskieren die Oxidation. Die Dicke der Feldoxidzone 34 beträgt etwa 10000 o 10000 A, wobei etwa die Hälfte über der ursprünglichen Oberfläche und die Hälfte unter dieser Oberfläche liegt.
Die mit Bor dotierte P -Zone 33, die durch die Implantation gebildet worden ist, wird teilweise verbraucht, doch diffundiert sie auch weiter vor der Oxidationsfront her in das Silizium. Dadurch entstehen P + - Feldbegrenzungszonen 35, die viel tiefer als die ursprünglichen Zonen 33 liegen.
Im Anschluß daran wird die verbliebene Nitridschicht 32 mit Hilfe eines Ätzmittels entfernt, das das Nitrid, jedoch nicht das Siliziumoxid angreift; das Oxid 31 wird dann abgeätzt, und das freigelegte Silizium wird gereinigt. Das Gate-Oxid 22 wird durch thermische Oxidation mit einer Dicke von etwa 800 Ä erzeugt. Wie zu erkennen ist, kann das Gate-Oxid 22 mit einer anderen Dicke als das Gate-Oxid 23 durch Aufwachsen erzeugt werden, da sie an verschiedenen Zeitpunkten aufwachsen. An Bereichen der Scheibe, an denen Lastelemente vom Verarmungstyp benötigt werden, wird an diesem Zeitpunkt ein maskierter Ionenimplantationsschritt durchgeführt, obgleich dies für die Erfindung nicht von Bedeutung ist. Auch die Schwellenspannung von Transistoren des Anreicherungstyps kann durch Ionenimplantation eingestellt werden. Auch Fenster fUr Kontakte vom polykristallinen Silizium der ersten Lage zum Silizium können an diesem Zeitpunkt unter Verwendung eines Photoresists gemustert und dann geätzt werden, falls sie erforderlich sind; bei den dargestellten Transistoren werden sie nicht benötigt.
Wie in Fig. 4b dargestellt ist, wird über der gesamten Scheibe in einem Reaktor unter Verwendung herkömmlicher Verfahren eine erste Lage aus polykristallinem Silizium o mit einer Dicke von etwa 5000 A gebildet. Vor dem Mustern wird diese erste Lage aus polykristallinem Silizium mittels einer Nf-Diffusion mit Phosphor dotiert, damit sie stark leitend wird. Die erste Lage aus polykristallinem Silizium wird gemustert, indem eine Photoresistschicht aufgebracht wird, die dann durch eine für diesen Zweck gebildete Maske mit ultraviolettem Licht belichtet und im Anschluß daran entwickelt wird; das polykristalline Silizium und das belichtete Oxid werden dann abgeätzt.
Die Photoresistschicht maskiert bestimmte Bereiche des polykristallinen Siliziums, damit die Gate-Elektrode 15 und die Gate-Elektroden anderer Transistoren auf dem Halb-#eiter-Chip gebildet werden, die für die Erfindung nicht von Bedeutung sind. Das unmaskierte polykristalline Silizium wird abgeätzt, so daß sich die in Fig. 4b dargestellte Struktur ergibt.
Nach der Erfindung wird die Gate-Elektrode 16 nicht mit dem gleichen Vorgang, mit dem die Gate-Elektrode 15 gebildet wird, sondern mit einem eigenen Vorgang gebildet, bei dem polykristallines Silizium aufgebracht wird. Zunächst wird eine thermische Oxidschicht 21 auf der ersten Lage des polykristallinen Siliziums aufgebracht, und das Gate- Oxid 23 wird gemäß Fig. 4c gebildet, indem die Scheibe Dampf oder einer Sauerstoffatmosphäre bei hoher Temperatur ausgesetzt wird, damit die Uberzüge 21 und 23 mit O einer Dicke von etwa 800 A entstehen, wobei auch eine andere Dicke möglich ist, wenn ein anderer Schwellenwert oder eine andere Kenngröße für diesen Transistor im Vergleich zum Transistor 10 gewünscht wird. Der Überzug 21 wirkt als Isolator an der Stelle, wo sich die erste und die zweite Lage aus polykristallinem Silizium überlappen, und er wirkt auch als Ätzsperre bei Mustern der zweiten Lage. Die zweite Lage aus polykristallinem Silizium wird unter Anwendung herkömmlicher Verfahren aufgebracht, damit eine Schicht mit einer Dicke von etwa 5000 A über der gesamten Scheibe entsteht. Diese Schicht wird dann mittels eines Photoresists zur Bildung der Gate-Elektrode 16 sowie von Gate-Elektroden 39 weiterer Transistoren und von Verbindungen in der peripheren Schaltung auf dem Halbleiter-Chip gemustert. Die dünnen thermischen Oxidüberzüge 21 und 23 werden dann mit Ausnahme des Bereichs unter der Gate-Elektrode 16 und der Uberlappung entfernt, indem die zweite Lage aus polykristallinem Silizium als Ätzmaske benutzt wird, so daß sich eine Selbstjustierung ergibt.
Die Scheibe wird nun einer herkömmlichen N + -Diffusion unterzogen, damit die N+-Source- und N+-Drain-Zonen 12 bzw. 14 der Transistoren 10 und 11 sowie weiterer peripherer Transistoren entstehen. Gleichzeitig wird die die Gate-Elektrode 16 enthaltende zweite Lage aus polykristallinem Silizium stark dotiert, damit sie leitend wird. Die sich ergebende Struktur ist in Fig. 3 dargestellt.
Eine dicke (nicht dargestellte) Siliziumoxidschicht wird durch Zersetzung von Silan bei einer niedrigen Temperatur gebildet, damit das Metall vom polykristallinen Silizium getrennt wird; diese Siliziumoxidschicht wird als Mehrlagen -Oxidschicht bezeichnet. Die Mehrlagen-Oxidschicht wird mit Hilfe einer Photoresistoperation gemustert, und es werden Kontaktbereiche für Kontakte zwischen Metall und polykristallinem Silizium und für Kontakte zwischen Metall und Silizium belichtet. Metallkontakte und Zwischenverbindungen werden in verschiedenen Schaltungen eines typischen Halbleiter-Chips benutzt; außerdem werden sie als Kontaktflächen benutzt, mit deren Hilfe die Verbindung zu externen Elektroden hergestellt werden kann. Die Metallkontakte und die Zwischenverbindungen werden in üblicher Weise durch Aufbringen einer dünnen Aluminiumschicht auf der gesamten Scheibenoberfläche und durch Mustern und Anwendung einer Photoresistmaskierungs- und Atzfolge gebildet.
Gewöhnlich wird dann ein Schutzuberzug aus Niedrigtemperaturoxid über der Metallisierung angebracht, worauf die Scheibe geritzt und in einzelne Halbleiter-Chips zerbrochen wird, die dann in Gehäuse eingebaut werden.
In Fig. 5 ist ein Leseverstärker in einer typischen bistabilen Ausführung dargestellt, in dem die zwei in Serie geschalteten Transistoren nach der Erfindung angewendet werden können. Die Ausgangsschaltungspunkte werden dabei an jeweilige Hälften der Spaltenleitungen einer MOS-Direktzugriffsspeichermatrix angeschlossen, die in Fig. 3 der US-PS 4 081 701 dargestellt ist. Außerdem sind die Ausgangspunkte kreuzweise mit den Gate-Elektroden 15 der Treibertransistoren 10 in der jeweils anderen Hälfte verbunden.
Abgesehen von der kleineren Größe bestehen die sich aus der Erfindung ergebenden Vorteile in dieser Schaltung darin, daß die Schaltungspunkte 13 keine Ladung speichern und daß dadurch die Betriebsgeschwindigkeit vergrößert wird.
Eine weitere Ausführungsform der Erfindung ist in den Figuren 6, 7 und 8 dargestellt, die eine Zelle mit drei in Serie geschalteten Transistoren zeigen. Der in der Mitte liegende Transistor 10 wird als Blindkondensator in einer dynamischen RAM-Zellenmatrix benutzt, wie sie in der Zeitschrift "E]ectronics" vom 28. September 1978, Seiten 109 - 116, beschrieben ist. Der Transistor 11 ist der Blindzellen-Zugriffstransistor, an dessen Gate-Elektrode 16 über eine Leitung 18 eine Xdum-Zeilenadressendum leitung angeschlossen ist. Die Gate-Elektrode 41 des dritten Transistors 40 ist über eine Leitung 42 an eine Vorladungs-Taktspannung bPC angeschlossen. Die Gate-Elektrode 15 der Blindzellenkapazität (Transistor 10) ist über die Leitung 17 ständig an eine Vorspannung Vdd von typischerweise +5V angelegt. Die Leitung 19 ist in diesem Fall die Spaltenleitungshälfte, an die (in einem 64K-Bit-RAM) 128 1-Transistor-Speicherzellen angeschlossen sind und die auch an eine Seite eines bistabilen Lese-Differenzverstärkers angeschlossen ist. Das Lastelement 20 ist die Last für den Leseverstärker; sie kann so ausgebildet sein, wie in der US-PS 4 081 701 angegeben ist. Im Betrieb der Schaltung von Fig. 7 nimmt die Taktspannung bPC zunächst den Wert 1 an und entlädt den als Kondensator wirkenden Transistor 10 über den Transistor 40 nach Masse. Dies bedeutet, daß die invertierte Zone 24, die den unteren Belag des Blindzellenkondensators bildet, entladen wird. An diesem Zeitpunkt liegt an der Leitung Xdum ein Signal mit dem Wert "0" Im Anschluß daran geht die Taktspannung OPC auf den Wert "0" oder V über, wobei dann, wenn diese Blindss zellenzeile vom X-Decodierer ausgewählt wird, das Signal an der Leitung 18 den Wert "1" annimmt, wenn das Signal an der Leitung Xdum einen hohen Wert annimmt. Bei gesperrtem Transistor 40 und eingeschaltetem Transistor 11 entlädt sich die Spaltenleitungshälfte 19 geringfügig in die Kapazität des Transistors 10. Typischerweise hat die Blindzellenkapazität etwa ein Drittel der Größe einer Speicherzellenkapazität in der Speicherzellenmatrix. Die Blindzelle auf einer Seite und eine Speicherzelle auf der anderen Seite des Lese-Differenzverstärkers werden gleichzeitig adressiert, und die Blindzellenkapazität zieht die Spannung an der Leitung 19 nach unten auf einen Wert etwa in der Mitte zwischen dem von einer "1 und von einer "0" an der Speicherzellenkapazität erzeugten Wert.
Die Halbleitervorrichtung nach den Figuren 6 bis 8 wird mit Hilfe des gleichen Verfahrens hergestellt, das oben im Zusammenhang mit den Figuren 4a bis 4c erläutert wurde.
Die Gate-Elektrode 41 ist ein Teil der gleichen zweiten Lage aus polykristallinem Silizium, die die Gate-Elektrode 16 bildet, und das Gate-Oxid 23 für den Transistor 40 ist das gleiche Oxid wie für den Transistor 11.
Anstelle der Folge, die in den Figuren 6 und 8 dargestellt ist, bei der die Gate-Elektrode aus polykristallinem Silizium der ersten Lage besteht, können auch die Gate-Elektroden 16 und 41 aus polykristallinem Silizium der ersten Lage bestehen, wobei dann die Gate-Elektrode 15 aus polykristallinem Silizium der zweiten Lage besteht. In diesem Fall würden die Seiten der Gate-Elektrode 15 die Gate-Elektroden 16 und 41 überlappen.
Die Erfindung ist hier im Zusammenhang mit speziellen Ausführungsbeispielen beschrieben worden, doch ist für den Fachmann erkennbar, daß im Rahmen der Erfindung ohne weiteres Anderungen und Abwandlungen möglich sind.

Claims

Patentansprüche Halbleitervorrichtung mit mehreren in Serie geschalteten Transistoren in einer Fläche eines Halbleiterkörpers, wobei jeder Transistor eine Source-Drain-Strecke und eine leitende Gate-Elektrode aufweist und unterhalb der leitenden Gate-Elektrode jedes Transistors eine dünne Inversionsschicht entsteht, wenn eine Gate-Spannunc angelegt wird, die größer als eine Schwellenspannung ist, dadurch gekennzeichnet, daß ein inneres Ende der Source-Drain-Strecke jedes Transistors einstückig mit dem inneren Ende der Source-Drain-Strecke eines benachbarten Transistors über die Inversionsschicht verbunden ist, daß die Source-Zone oder die Drain-Zone jedes Transistors an dem inneren Ende der Source-Drain-Strecken vom Rand der Inversionsschicht unterhalb der Gate-Elektrode des benachbarten Transistors gebildet ist, daß die Gate-Elektrode wenigstens eines der Transistoren benachbart und mit teilweiser überlappung zur Gate-Elektrode eines benachbarten Transistors liegt, von dieser Gate-Elektrode jedoch durch eine Isolierschicht isoliert ist, und daß zwei stark dotierte Zonen in der Fläche des Halbleiterkörpers an den äußeren Enden der Source-Drain-Strecken von zwei der Transistoren die Source- oder Drain-Zonen angrenzend an Ränder der leitenden Gate-Elektroden bilden, wobei zwischen benachbarten Transistoren keine stark dotierten Source- oder Drain-Zonen in der Fläche des Halbleiterkörpers vorhanden sind.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Halbleiterkörper p-leitendes Silizium ist, daß die leitenden Gate-Elektroden aus polykristallinem Silizium bestehen und daß die stark dotierten Zonen n-leitende Zonen sind.
3. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die stark dotierte Source- oder Drain-Zone an den äußeren Enden der Source-Drain-Strecken auf die Ränder der leitenden Gate-Elektroden ausgerichtet sind.
4. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß drei Transistoren vorgesehen sind und daß die leitende Gate-Elektrode des inneren Transistors von den Gate-Elektroden der zwei äußeren Transistoren überlappt wird.
5. Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die leitenden Gate-Elektroden aus polykristallinem Silizium bestehen, daß die Isolierschicht aus thermisch aufgewachsenem Siliziumoxid besteht, daß der Halbleiterkörper aus Silizium eines Leitungstyps besteht und daß die stark dotierten Zonen Zonen des entgegengesetzten Leitungstyps sind.
6. Verfahren zur Herstellung von zwei benachbarten Halbleitervorrichtungen, dadurch gekennzeichnet, daß auf einer Fläche eines Halbleiterkörpers eine erste Schicht gebildet wird, daß diese erste Schicht zur Bildung einer Elektrode einer der Halbleitervorrichtungen gemustert wird, daß auf der Fläche eine zweite Schicht gebildet und so gemustert wird, daß eine Elektrode der anderen Haibleitervorrichtung entsteht, wobei die zweite Schicht die erste Schicht teilweise überlappt, und daß dann in die Fläche ein Störstoffmaterial unter Verwendung der beiden Schichten als Maske eingebracht wird, damit Zonen der Halbleitervorrichtungen entstehen.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Halbleitervorrichtungen Feldeffekttransistoren mit isolierter Gate-Elektrode sind und daß die erste und die zweite Schicht jeweils einen isolierenden Überzug und eine Leiterschicht enthalten.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die Leiterschicht der ersten und zweiten Schichten aus polykristallinem Silizium besteht und daß der isolierende Überzug aus Siliziumoxid besteht.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß der isolierende Überzug im Bereich der teilweisen über lappung zwischen der ersten Schicht und der zweiten Schicht aufgebracht wird.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß beim Einbringen des Störstoffmaterials zur Bildung stark dotierter Zonen in der Fläche ein Diffusionsvorgang durchgeführt wird, wobei das Siliziumoxid unterhalb des polykristallinen Siliziums der ersten und zweiten Schichten als Diffusionsmaske wirkt.
11. Halbleitervorrichtung mit drei in Serie geschalteten Transistoren in einer Fläche eines Halbleiterkörpers, wobei jeder Transistor eine Source-Drain-Strecke und eine leitende Gate-Elektrode aufweist und unterhalb der leitenden Gate-Elektrode jedes Transistors eine dünne Inversionsschicht entsteht, wenn eine Gate-Spannung angelegt wird, die größer als eine Schwellenspannung ist, dadurch gekennzeichnet, daß ein inneres Ende der Source-Drain-Strecke jedes Transistors einstückig mit dem inneren Ende der Source-Drain-Strecke eines benachbarten Transistors über die Inversionsschicht verbunden ist, daß die Source-Zone oder die Drain-Zone jedes Transistors an dem inneren Ende der Source-Drain-Strecken vom Rand der Inversionsschicht unterhalb der Gate-Elektrode des benachbarten Transistors gebildet ist, daß die Gate-Elektrode wenigstens eines der Transistoren benachbart und mit teilweiser Uberlappung zur Gate-Elektrode eines benachbarten Transistors liegt, von dieser Gate-Elektrode jedoch durch eine Isolierschicht isoliert ist, und daß zwei stark dotierte Zonen in der Fläche des Halbleiterkörpers an den äußeren Enden der Source-Drain-Strecken von zwei der Transistoren die Source- oder Drain-Zonen bilden, wobei zwischen benachbarten Transistoren keine stark dotierten Source- oder Drain-Zonen in der Fläche des Halbleiterkörpers vorhanden sind.
12. Halbleitervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die drei Transistoren eine Speicherzelle mit einem ersten, einem zweiten und einem dritten Transistor bilden.
13. Halbleitervorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß der zweite Transistor zwischen dem ersten und dem dritten Transistor liegt und als Speicherkondensator wirkt.
14. lialbleitervorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß an der Gate-Elektrode des zweiten Transistors eine feste Vorspannung liegt, daß an der Gate-Elektrode des ersten Transistors eine Adressierspannung liegt, wobei der erste Transistor als Zugriffstransistor wirkt, und daß an die Gate-Elektrode des dritten Transistors eine Taktspannung angelegt ist, wobei er der Vorentladung des Speicherkondensators dient.
15. Halbleitervorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß der Halbleiterkörper p-leitendes Silizium ist, daß die stark dotierten Zonen n-leitende Zonen sind, daß die leitenden Gate-Elektroden aus polykristallinem Silizium bestehen und daß die isolierende Schicht aus thermisch aufgewachsenem Siliziumoxid besteht.
16. Verfahren zum Herstellen mehrerer benachbarter Halbleiterbauelemente, dadurch gekennzeichnet, daß auf eine Fläche eines Halbleiterkörpers eine erste Schicht aufgebracht und dann zur Bildung einer Elektrode bei wenigstens einer der Halbleitervorrichtungen gemustert wird, daß auf die Fläche eine zweite Schicht aufgebracht und dann zur Bildung einer Elektrode bei wenigstens einer anderen Halbleitervorrichtung gemustert wird, wobei die zweite Schicht die erste Schicht wenigstens teilweise überlappt und von dieser isoliert ist, und daß dann ein Störstoffmaterial in die Fläche unter Verwendung der ersten und der zweiten Schicht als Maske eingebracht wird, damit eine Zone von wenigstens zwei der Halbleiter vorrichtungen entsteht.
17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß die Halbleitervorrichtungen wenigstens drei Feldeffekttransistoren mit isolierter Gate-Elektrode enthalten und daß die erste und die zweite Schicht jeweils eine leitende Schicht enthalten, die die Gate-Elektrode wenigstens eines der Transistoren bildet.
18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß die erste Schicht die Gate-Elektrode eines der Transistoren bildet, daß die zweite Schicht die Gate-Elektroden von zwei Transistoren bildet, wobei der eine Transistor zwischen den zwei Transistoren liegt.
19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß beim Einbringen des Störstoffmaterials zur Erzeugung der stark dotierten Zonen in der Fläche ein Diffusionsvorgang durchgeführt wird, bei dem das Siliziumoxid unterhalb der ersten und zweiten Schicht als Diffusionsmaske wirkt.