[go: up one dir, main page]

DE69230458T2 - Halbleiterkörper, Verfahren zu seiner Herstellung und Halbleiteranordnung mit diesem Körper - Google Patents

Halbleiterkörper, Verfahren zu seiner Herstellung und Halbleiteranordnung mit diesem Körper

Info

Publication number
DE69230458T2
DE69230458T2 DE69230458T DE69230458T DE69230458T2 DE 69230458 T2 DE69230458 T2 DE 69230458T2 DE 69230458 T DE69230458 T DE 69230458T DE 69230458 T DE69230458 T DE 69230458T DE 69230458 T2 DE69230458 T2 DE 69230458T2
Authority
DE
Germany
Prior art keywords
fets
substrate
semiconductor device
insulated gate
nmos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69230458T
Other languages
English (en)
Other versions
DE69230458D1 (de
Inventor
Akira Sudo
Susumu Yoshikawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of DE69230458D1 publication Critical patent/DE69230458D1/de
Application granted granted Critical
Publication of DE69230458T2 publication Critical patent/DE69230458T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0191—Manufacturing their doped wells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Description

  • Diese Erfindung betrifft einen Halbleiterkörper, sein Herstellungsverfahren und eine Halbleitervorrichtung, die den Körper verwendet, und insbesondere einen Halbleiterkörper, der die Leistungsfähigkeit und Charakteristiken aktiver Elemente optimieren kann.
  • In einer Halbleitervorrichtung, in der integrierte CMOS- Schaltungen gepackt sind, sind der n-Kanal-MOSFET (hierin nachfolgend NMOS genannt) und der p-Kanal-MOSFET (hierin nachfolgend PMOS genannt) auf demselben Substrat ausgebildet. Für diesen Typ von Vorrichtung hat es noch keine Substratstruktur gegeben, die zuläßt, daß der NMOS und der PMOS ihre beste Leistungsfähigkeit erreichen.
  • Die zugehörige technische Literatur enthält M. Kinugawa et al., IEDM Tech, Dig. S. 581, 1985, JP-A-63 228 662, JP-A- 60 154 548 und EP-A-0 335 741.
  • Die Charakteristiken bzw. Kennlinien eines MOS-Transistors einschließlich einer Steilheit und einer Zuverlässigkeit hängen von der Oberflächenorientierung des Substrats ab. Somit ist es unmöglich, die Leistungsfähigkeit und die Kennlinien von Halbleiterelementen im heutigen Halbleitersubstrat (Körper) zu optimieren. Das bedeutet, daß CMOS-Halbleitervorrichtungen, die heutige NMOS- und PMOS- Transistoren bilden, noch nicht ihre maximale Leistungsfähigkeit herausgezogen haben.
  • Demgemäß ist es die Aufgabe der vorliegenden Erfindung, einen Halbleiterkörper zu schaffen, der zulassen kann, daß Halbleiterelemente von unterschiedlichen Leitfähigkeitstypen nicht nur gleichzeitig ihre volle Leistungsfähigkeit zeigen, sondern auch Halbleiterelemente mit den optimalen Charakteristiken bzw. Kennlinien in eine Vorrichtung ausbilden, sein Herstellungsverfahren und eine Halbleitervorrichtung, die den Körper verwendet.
  • Zum Erreichen der voranstehenden Aufgabe enthält ein Halbleiterkörper der vorliegenden Erfindung einen Teil mit einer ersten Oberflächenorientierung und einen Teil mit einer zweiten Oberflächenorientierung nahezu parallel zum ersten Teil, wie es in den beigefügten Ansprüchen definiert ist.
  • Weil der Halbleiterkörper den Teil einer ersten Oberflächenorientierung und den Teil einer zweiten Orientierung nahezu parallel zum ersten Teil hat, was Halbleiterelemente von unterschiedlichen Leitfähigkeitstypen in den jeweiligen Teilen der ersten und der zweiten Oberflächenorientierung ausbildet, wird es möglich, die Leistungsfähigkeit jener Halbleiterelemente von unterschiedlichen Leitfähigkeitstypen gleichzeitig zu maximieren.
  • Das in dem Teil der ersten Oberflächenorientierung ausgebildete Halbleiterelement unterscheidet sich von demjenigen in dem Teil der zweiten Oberflächenorientierung in bezug auf die Leistungsfähigkeit und die Kennlinien. Dies macht es möglich, Halbleiterelemente mit den optimalen Kennlinien in eine Halbleitervorrichtung durch Ausbilden des Halbleiterelements entweder im Teil der ersten oder im Teil der zweiten Oberflächenorientierung in Abhängigkeit von den Anforderungen auszubilden.
  • Die so ausgebildete Halbleitervorrichtung hat mehrere Vorteile, wie beispielsweise die verbesserte Leistungsfähigkeit.
  • Ein konkretes Verfahren zum Ausbilden des obigen Halbleiterkörpers besteht zuerst im Vorbereiten eines ersten Halbleitersubstrats, dessen Hauptoberfläche eine erste Oberflächenorientierung hat, und eines zweiten Halbleitersubstrats, dessen Hauptoberfläche eine zweite Oberflächenorientierung hat, und dann im Laminieren der Hauptoberfläche des ersten Halbleitersubstrats zu derjenigen des zweiten Halbleitersubstrats und schließlich im Ausbilden von wenigstens einer Öffnung im ersten Halbleitersubstrat, so daß das zweite Halbleitersubstrat freigelegt werden kann.
  • Ein Aufwachsen einer epitaxialen Halbleiterschicht in der Öffnung läßt zu, daß der Teil der ersten Oberflächenorientierung mit dem Teil der zweiten Oberflächenorientierung nahezu ausgerichtet ist. Bei dem so ausgebildeten Halbleiterkörper wird der Stufenspalt zwischen den Teilen der ersten und der zweiten Oberflächenorientierung abgemildert. Daher hat dieser Körper den Vorteil eines Erleichterns des Verbindens von Halbleiterelementen durch die Verbindungsschicht.
  • Diese Erfindung kann aus der folgenden detaillierten Beschreibung in Zusammenhang mit den beigefügten Zeichnungen vollständiger verstanden werden, wobei:
  • Fig. 1A bis 1F Schnittansichten bei der Herstellungssequenz einer Halbleitervorrichtung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung sind;
  • Fig. 2A bis 2E Schnittansichten bei der Herstellungssequenz einer Halbleitervorrichtung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung sind;
  • Fig. 3A bis 3G Schnittansichten bei der Herstellungssequenz einer Halbleitervorrichtung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung sind;
  • Fig. 4A bis 4F Schnittansichten bei der Herstellungssequenz einer Halbleitervorrichtung gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung sind;
  • Fig. 5A bis 5E Schnittansichten bei der Herstellungssequenz einer Halbleitervorrichtung gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung sind;
  • Fig. 6A bis 6E Schnittansichten bei der Herstellungssequenz einer Halbleitervorrichtung gemäß einem sechsten Ausführungsbeispiel der vorliegenden Erfindung sind;
  • Fig. 7 eine Schnittansicht einer Halbleitervorrichtung gemäß einem siebten Ausführungsbeispiel der vorliegenden Erfindung ist;
  • Fig. 8A bis 8E Schnittansichten bei der Herstellungssequenz einer Halbleitervorrichtung gemäß einem achten Ausführungsbeispiel der vorliegenden Erfindung sind;
  • Fig. 9A bis 9E Schnittansichten bei der Herstellungssequenz einer Halbleitervorrichtung gemäß einem neunten Ausführungsbeispiel der vorliegenden Erfindung sind;
  • Fig. 10 eine Schnittansicht einer Halbleitervorrichtung gemäß einem zehnten Ausführungsbeispiel der vorliegenden Erfindung ist;
  • Fig. 11 ein Blockdiagramm eines Speicherzellenteils eines dynamischen RAM ist;
  • Fig. 12 ein Blockdiagramm eines Speicherzellenteils eines statischen RAM ist;
  • Fig. 13 ein Diagramm der in den Fig. 11 und 12 gezeigten Leseschaltung ist;
  • Fig. 14 ein Schaltungsdiagramm einer statischen Speicherzelle der Fig. 12 ist;
  • Fig. 15 ein weiteres Schaltungsdiagramm der statischen Speicherzelle der Fig. 12 ist;
  • Fig. 16 ein Blockdiagramm eines Speicherzellenteils und eines Zeilendecodierteils des programmierbaren ROM ist;
  • Fig. 17 ein Schaltungsdiagramm des UND-Gatters und des Pegelschiebers der Fig. 16 ist; und
  • Fig. 18 eine perspektivische Ansicht im Querschnitt eines Teils der MOSFETs ist, die einen Speicherzellenteil und einen peripheren Schaltungsteil des programmierbaren ROM der Fig. 16 bilden.
  • Ausführungsbeispiele der vorliegenden Erfindung werden unter Bezugnahme auf die beigefügten Zeichnungen erklärt. Die gleichen Teile sind mit den entsprechenden Bezugszeichen in allen Zeichnungen bezeichnet und ihre wiederholende Erklärung wird weggelassen.
  • Die Fig. 1A bis 1F sind Schnittansichten bei der Herstellungssequenz einer Halbleitervorrichtung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung.
  • Zuerst werden ein Einkristall-Siliziumsubstrat (Wafer) 10, in welchem die (100)-Ebene auf der Hauptoberfläche erscheint und ein Einkristall-Siliziumsubstrat (Wafer) 12, in welchem die (110)-Ebene zur Hauptoberfläche herauskommt, vorbereitet (Fig. 1A).
  • Dann wird das Substrat 10 mit dem Substrat 12 laminiert, um einen Siliziumkörper 20 zu bilden (Fig. 1B). Die Laminierung von jenen zwei Substraten wird beispielsweise durch Planierhafttechniken ausgeführt. Als nächstes wird auf der Hauptoberfläche des Siliziumsubstrats 10 ein Maskenmaterial 14, das beispielsweise aus einem Siliziumoxidfilm hergestellt ist, abgelagert bzw. abgeschieden. Ein Photolack (nicht gezeigt) wird über dem Maskenmaterial 14 angewendet, um eine Photolackschicht auszubilden. Ein Mustern wird auf der Photolackschicht durch das Photoätzverfahren durchgeführt, um ein Fenster in der Photolackschicht herzustellen, um eine Öffnung auszubilden.
  • Das Maskenmaterial 14 wird dann unter Verwendung der Photolackschicht als Maske geätzt. Dies bildet ein Fenster 16 im Maskenmaterial 14 aus, bei dem die Hauptoberfläche des Substrats 10 belichtet wird. Mit dem Maskenmaterial 14 als Maske wird das Substrat 10 geätzt, um eine Öffnung 18 auszubilden, die zuläßt, daß die Hauptoberfläche des Substrats 12 belichtet wird (Fig. 1C).
  • Zum Ermöglichen der Ausbildung der Öffnung 18 vor oder nach dem Laminierungsprozeß der Fig. 1B kann das Substrat 10 poliert werden, um seine Filmdicke zu reduzieren.
  • Als nächstes wird das Maskenmaterial 14 entfernt. Nachdem jene Prozesse beendet worden sind, hat der Siliziumkörper 20 Teile von unterschiedlichen Oberflächenorientierungen: einen Teil, wo die (100)-Ebene belichtet wird, und einen Teil, wo die (110)-Ebene belichtet wird. Da diese Ebenen nahezu parallel zueinander sind, können Halbleiterelemente bei der (100)-Ebene und der (110)-Ebene auf dieselbe Weise wie bei einem normalen Wafer ausgebildet werden (Fig. 1D).
  • Dann werden mit einem Photolack (nicht gezeigt) als Maske p- Typ-Störstellen in das Substrat 10 mit der (100)-Oberflächenorientierung eingeführt. Durch Verwenden eines neuen Photolacks (nicht gezeigt) als Maske werden n-Typ-Störstellen dann in das Substrat 12 mit der (110)-Oberflächenorientierung eingeführt. Als nächstes werden die eingeführten Störstellen aktiviert, um eine p-Typ-Wanne 22 im Substrat 10 und eine n- Typ-Wanne 24 im Substrat 12 auszubilden (Fig. 1E).
  • Dann wird ein NMOS 26 in der p-Typ-Wanne 22 ausgebildet, und ein PMOS 28 wird in der n-Typ-Wanne 24 ausgebildet. Dies vervollständigt die Halbleitervorrichtung des ersten Ausführungsbeispiels (Fig. 1F).
  • Wie es oben beschrieben ist, hat der Siliziumkörper 20 beim ersten Ausführungsbeispiel eine Vielzahl von unterschiedlichen Oberflächenorientierungsteilen, wobei NMOS und PMOS derart ausgebildet werden, daß sie ihre maximale Leistungsfähigkeit erreichen, um dadurch eine Hochleistungs- Halbleitervorrichtung zu schaffen. Als Beispiel ist beim ersten Ausführungsbeispiel ein PMOS im Substrat 10 mit der (100)-Oberflächenorientierung ausgebildet, und ein NMOS ist im Substrat 12 mit der (110)-Oberflächenorientierung ausgebildet.
  • Ein Packen solcher Halbleitervorrichtungen in eine integrierte Schaltung stellt eine integrierte Hochleistungs- Halbleiterschaltungsvorrichtung zur Verfügung.
  • Die Fig. 2A bis 2E sind Schnittansichten bei der Herstellungssequenz einer Halbleitervorrichtung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung.
  • Zuerst werden ein p-Typ-Einkristall-Siliziumsubstrat (Wafer) 30, in welchem die (100)-Ebene zur Hauptoberfläche herauskommt, und ein n-Typ-Einkristall-Siliziumsubstrat (Wafer) 32, in welchem die (110)-Ebene bei der Hauptoberfläche erscheint, vorbereitet (Fig. 2A).
  • Dann wird das Substrat 30 beispielsweise durch Planierungshafttechniken mit dem Substrat 32 laminiert, um einen Siliziumkörper 40 auszubilden (Fig. 25).
  • Als nächstes wird durch dasselbe Verfahren, wie es in Fig. 1C erklärt ist, ein Maskenmaterial 14 mit einem Fenster, das beispielsweise aus einem Siliziumoxidfilm besteht, auf dem p- Typ-Substrat 30 ausgebildet. Mit dem Maskenmaterial 14 als Maske wird das p-Typ-Substrat 30 geätzt, um eine Öffnung 18 herzustellen, die zuläßt, daß die Hauptoberfläche des n-Typ- Substrats 32 am Boden erscheint (Fig. 2C).
  • Dann wird das Maskenmaterial 14 entfernt. Nachdem jene Prozesse beendet worden sind, hat der Siliziumkörper 40 Teile von unterschiedlichen Oberflächenorientierungen: einen Teil mit der (100)-Ebene und einen Teil mit der (110)-Ebene. Weiterhin sind beim vorliegenden Ausführungsbeispiel die Teile von unterschiedlichen Oberflächenorientierungen von unterschiedlichen Leitfähigkeitstypen (Fig. 2D).
  • Als nächstes wird ein NMOS 26 im p-Typ-Substrat 30 ausgebildet, und ein PMOS 28 wird im n-Typ-Substrat 32 ausgebildet. Dies vervollständigt die Halbleitervorrichtung des zweiten Ausführungsbeispiels (Fig. 2E).
  • Beim zweiten Ausführungsbeispiel kann wie beim ersten Ausführungsbeispiel durch Ausbilden des NMOS und des PMOS in den Teilen mit Oberflächenorientierungen, die ermöglichen, daß ihre beste Leistungsfähigkeit erreicht wird, eine Hochleistungs-Halbleitervorrichtung hergestellt werden. Ein Unterschiedlichmachen der Leitfähigkeitstypen der zwei Substrate 30 und 32 erlaubt das Weglassen des Wannenausbildungsprozesses, was die Herstellungsprozesse vereinfacht.
  • Die Fig. 3A bis 3G sind Schnittansichten bei der Herstellungssequenz einer Halbleitervorrichtung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung.
  • Zuerst werden ein Einkristall-Siliziumsubstrat (Wafer) 10, in welchem die (100)-Ebene zur Hauptoberfläche herauskommt, und ein Einkristall-Siliziumsubstrat (Wafer) 12, in welchem die (110)-Ebene bei der Hauptoberfläche erscheint, vorbereitet (Fig. 3A).
  • Dann wird das Substrat 10 beispielsweise durch Planierungshafttechniken mit dem Substrat 12 laminiert, um einen Siliziumkörper 20 auszubilden (Fig. 3B).
  • Als nächstes wird durch dasselbe Verfahren, wie es in Fig. 1C erklärt ist, ein Maskenmaterial 14 auf dem Substrat 10 ausgebildet. Mit dem Maskenmaterial 14 als Maske wird das Substrat 10 geätzt, um eine Öffnung 18 herzustellen, die zuläßt, daß die Hauptoberfläche des Substrats 12 am Boden erscheint (Fig. 3C).
  • Dann wird eine Seitenwand 50, die beispielsweise aus einem Siliziumnitridfilm hergestellt ist, an der Seite der Öffnung 18 ausgebildet. Diese Seitenwand 50 wird beispielsweise durch Ausbilden eines Nitridfilms über den Substraten 10 und 12 und durch Ätzen des Nitridfilms durch RIE oder durch anisotrope Ätztechniken zum Lassen eines Nitridfilms in der Form einer Seitenwand an der Seite der Öffnung 18 erzeugt (Fig. 3D).
  • Als nächstes wird durch Verwenden des Maskenmaterials 14 als Maske eine epitaxiale Siliziumschicht 52 auf dem Substrat 12 aufgewachsen, das am Boden der Öffnung 18 belichtet bzw. freigelegt ist. Die epitaxiale Siliziumschicht 52 wird durch ein selektives epitaxiales Aufwachs-(hierin nachfolgend SEG genannt)-Verfahren ausgebildet, das das Substrat 12 als Kristallkeim bzw. Impfkristall verwendet. Dies läßt zu, daß die Ebene, deren Oberflächenorientierung dieselbe wie diejenige der Hauptoberfläche des Substrats 12 ist, oder die (110)-Ebene bei der Oberfläche der epitaxialen Siliziumschicht 52 erscheint. Hier kann die Oberfläche der epitaxialen Siliziumschicht 52 durch Steuern der Dicke der aufzuwachsenden epitaxialen Siliziumschicht 52 nahezu bündig bzw. ausgerichtet mit der Oberfläche des Substrats 10 ausgebildet werden. Daher hat der Siliziumkörper 20 Teile von unterschiedlichen Oberflächenorientierungen: einen Teil mit der (100)-Ebene und einen Teil mit der (110)-Ebene. Weiterhin können bei dem Körper 20 des vorliegenden Ausführungsbeispiels jene Teile von unterschiedlichen Oberflächenorientierungen ausgerichtet zueinander ausgebildet werden. Das Maskenmaterial 14 wird dann vom Substrat 10 entfernt (Fig. 3E).
  • Dann werden mit einem Photolack (nicht gezeigt) als Maske p- Typ-Störstellen in das Substrat 10 mit der (100)- Oberflächenorientierung eingeführt. Unter Verwendung eines neuen Photolacks (nicht gezeigt) als Maske, werden n-Typ- Störstellen dann in die epitaxiale Siliziumschicht 52 mit der (110)-Oberflächenorientierung eingeführt. Als nächstes werden die eingeführten Störstellen aktiviert, um eine p-Typ-Wanne 22 im Substrat 10 auszubilden, und eine n-Typ-Wanne 24 in der epitaxialen Siliziumschicht 52 (Fig. 3F).
  • Dann wird ein NMOS 26 in der p-Typ-Wanne 22 ausgebildet, und ein PMOS 28 wird in der n-Typ-Wanne 24 ausgebildet. Dies vervollständigt die Halbleitervorrichtung des dritten Ausführungsbeispiels (Fig. 3G).
  • Die Halbleitervorrichtung des dritten Ausführungsbeispiels hat dieselben Effekte wie sie das erste Ausführungsbeispiel durchführt. Sie stellt auch den Siliziumkörper zur Verfügung, der ermöglicht, daß die Teile von unterschiedlichen Oberflächenorientierungen nahezu ausgerichtet bzw. bündig zueinander sind. Als Ergebnis kann mit dem Körper der Fig. 3E der Stufenspalt zwischen den Teilen von unterschiedlichen Oberflächenorientierungen abgemildert werden, was die Verbindung von Halbleiterelementen durch die Verbindungsschicht erleichtert.
  • Die Fig. 4A bis 4F sind Schnittansichten bei der Herstellungssequenz einer Halbleitervorrichtung gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung.
  • Zuerst werden ein p-Typ-Einkristall-Siliziumsubstrat (Wafer) 30, in welchem die (100)-Ebene zur Hauptoberfläche herauskommt, und ein n-Typ-Einkristall-Siliziumsubstrat (Wafer) 32, in welchem die (110)-Ebene bei der Hauptoberfläche erscheint, vorbereitet (Fig. 4A).
  • Dann wird das p-Typ-Substrat 30 beispielsweise durch Planierungshafttechniken mit dem n-Typ-Substrat 32 laminiert, um einen Siliziumkörper 40 auszubilden (Fig. 4B).
  • Als nächstes wird durch dasselbe Verfahren, wie es in Fig. 1C erklärt ist, ein Maskenmaterial 14 auf dem Substrat 30 ausgebildet. Mit dem Maskenmaterial 14 als Maske wird das Substrat 30 geätzt, um eine Öffnung 18 herzustellen, die zuläßt, daß die Hauptoberfläche des Substrats 32 am Boden erscheint (Fig. 4C).
  • Dann wird eine Seitenwand 50, die beispielsweise aus einem Siliziumnitridfilm hergestellt ist, an der Seite der Öffnung 18 auf dieselbe Weise ausgebildet, wie es in Fig. 3D erklärt ist (Fig. 4D).
  • Als nächstes wird durch dasselbe Verfahren, wie es in Fig. 3E beschrieben ist, d. h. durch das SEG-Verfahren, unter Verwendung des Maskenmaterials 14 als Maske, eine n-Typ- Epitaxial-Siliziumschicht 54 auf dem Substrat 12 aufgewachsen, das am Boden der Öffnung 18 freigelegt ist. Nachdem jene Prozesse beendet sind, hat der Siliziumkörper 40 Teile von unterschiedlichen Oberflächenorientierungen: einen Teil mit der (100)-Ebene und einen Teil mit der (110)-Ebene. Weiterhin sind bei dem Körper 40 des vorliegenden Ausführungsbeispiels jene Teile von unterschiedlichen Oberflächenorientierungen von unterschiedlichen Leitfähigkeitstypen und können miteinander bündig ausgebildet sein. Das Maskenmaterial 14 wird dann vom Substrat 30 entfernt (Fig. 4E).
  • Dann wird ein NMOS 26 im p-Typ-Substrat 30 ausgebildet, und ein PMOS 28 wird in der n-Typ-Epitaxialschicht 54 ausgebildet. Dies vervollständigt die Halbleitervorrichtung des vierten Ausführungsbeispiels (Fig. 4F).
  • Die Halbleitervorrichtung des vierten Ausführungsbeispiels stellt den Siliziumkörper 40 zur Verfügung, der ermöglicht, daß die Teile von unterschiedlichen Oberflächenorientierungen von unterschiedlichen Leitfähigkeitstypen sind und nahezu bündig zueinander sind. Dies macht es möglich, den Stufenspalt zwischen den Teilen von unterschiedlichen Oberflächenorientierungen abzumildern, was die Verbindung von Halbleiterelementen durch die Verbindungsschicht erleichtert. Weiterhin macht es der Aufbau von Teilen mit unterschiedlicher Oberflächenorientierung, die von unterschiedlichen Leitfähigkeitstypen sind, möglich, den Wannenausbildungsprozeß wegzulassen.
  • Die Fig. 5A bis 5E sind Schnittansichten bei der Herstellungssequenz einer Halbleitervorrichtung gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung.
  • Zuerst wird ein Siliziumkörper 20 mit Teilen von unterschiedlichen Oberflächenorientierungen durch das in den Fig. 1A bis 1D erklärte Verfahren ausgebildet (Fig. 5A).
  • Mit einem Photolack (nicht gezeigt) als Maske werden p-Typ- Störstellen in Substrate 10 und 12 eingeführt, um p-Typ- Wannen 22&sub1; und 22&sub3; im Substrat 10 und eine p-Typ-Wanne 22&sub2; im Substrat 12 auszubilden. Dann werden unter Verwendung eines neuen Photolacks (nicht gezeigt) als Maske n-Typ-Störstellen in die Substrate 10 und 12 eingeführt, um eine n-Typ-Wanne 24&sub1; im Substrat 10 und eine p-Typ-Wanne 24&sub2; im Substrat 12 auszubilden (Fig. 5B).
  • Als nächstes wird ein Feldoxidfilm 60, der als Elemententrennbereich dient, auf den Substraten 10 und 12 durch LOCOS-Techniken ausgebildet (Fig. 5C).
  • Dann unterziehen sich die Oberflächen mit freigelegtem Silizium der Substrate 10 und 12 beispielsweise einer thermischen Oxidation, um Gate-Oxidfilme 62(100) und 62(110) auszubilden (Fig. 5D). Da der Teil mit der (100)- Oberflächenorientierung sich von demjenigen mit der (110)- Oberflächenorientierung in bezug auf ein Oxidationsverhältnis unterscheidet, resultiert dies in dem Unterschied in bezug auf die Filmdicke zwischen dem Oxidfilm 62(100) auf dem Substrat 10 und dem Oxidfilm 62(110) auf dem Substrat 12. Wenn die Dicke des Oxidfilms auf der (100)-Ebene TOX(100) ist, und diejenige des Oxidfilms auf der (110)-Ebene TOX(110), ist, wird ihre Beziehung folgendermaßen ausgedrückt:
  • TOX(100) < TOX(110) (1)
  • Dann wird beispielsweise eine Polysiliziumschicht auf jedem der Gate-Oxidfilme 62(100) und 62(110) ausgebildet, und die resultierenden Schichten werden einem Mustern unterzogen, um Gate-Elektroden 64&sub1; bis 64&sub4; auszubilden. Unter Verwendung eines Photolacks (nicht gezeigt), der Gate-Elektroden 64&sub1; und 64&sub4; und des Feldoxidfilms 60 als Maske werden n-Typ- Störstellen in p-Typ-Wannen 22&sub1; bis 22&sub3; eingeführt, um eine diffundierte n-Typ-Schicht 66 auszubilden, damit sie der Source/Drain des NMOS wird. Danach werden unter Verwendung eines neuen Photolacks (nicht gezeigt), der Gate-Elektroden 64&sub2; und 64&sub3; und des Feldoxidfilms 60 als Maske p-Typ- Störstellen in n-Typ-Wannen 24&sub1; bis 24&sub2; eingeführt, um eine diffundierte p-Typ-Schicht 68 auszubilden, damit sie der Source/Drain des PMOS wird. Auf diese Weise werden NMOS 26(100) und 26(110) in den p-Typ-Wannen 22&sub1; bis 22&sub3; ausgebildet, und werden PMOS 28(100) und 28(110) in den n-Typ-Wannen 24&sub1; und 24&sub2; ausgebildet. Dies vervollständigt die Halbleitervorrichtung des fünften Ausführungsbeispiels (Fig. 5E).
  • Wie es oben beschrieben ist, können ein NMOS und ein PMOS jeweils in Teilen von unterschiedlichen Oberflächenorientierungen ausgebildet werden.
  • Die Fig. 6A bis 6E sind Schnittansichten bei der Herstellungssequenz einer Halbleitervorrichtung gemäß einem sechsten Ausführungsbeispiel der vorliegenden Erfindung.
  • Zuerst wird ein Siliziumkörper 40 mit Teilen von unterschiedlichen Oberflächenorientierungen und von unterschiedlichen Leitfähigkeitstypen durch das in den Fig. 2A bis 2D erklärte Verfahren ausgebildet (Fig. 6A).
  • Mit einem Photolack (nicht gezeigt) als Maske werden p-Typ- Störstellen in das n-Typ-Substrat 32 eingeführt, um eine p- Typ-Wanne 22 im n-Typ-Substrat 32 auszubilden. Dann werden unter Verwendung eines neuen Photolacks (nicht gezeigt) als Maske n-Typ-Störstellen in das p-Typ-Substrat 30 eingeführt, um eine n-Typ-Wanne 24 in dem p-Typ-Substrat 30 auszubilden (Fig. 6B).
  • Als nächstes wird ein Feldoxidfilm 60, der als Elemententrennbereich dient, auf dem p-Typ-Substrat 30 und dem n-Typ-Substrat 32 durch LOCOS-Techniken ausgebildet (Fig. 6C).
  • Dann machen die Oberflächen mit freigelegtem Silizium des p- Typ-Substrats 30 und des n-Typ-Substrats 32 beispielsweise eine thermische Oxidation durch, um Gate-Oxidfilme 62(100) und 62(110) auszubilden (Fig. 6D). Wie es in Fig. 5D gezeigt ist, gibt es auch die Beziehung zwischen der Dicke TOX(100) des Oxidfilms 62(100), der auf einem Teil mit der (100)- Oberflächenorientierung ausgebildet ist, und der Dicke TOX(110) des Oxidfilms 62(110), der auf einem Teil mit der (110)- Oberflächenorientierung ausgebildet ist, wie es durch den Ausdruck (1) dargestellt ist.
  • Auf dieselbe Weise, wie es in Fig. 5E erklärt ist, wird ein NMOS 26(100) im p-Typ-Substrat 30, ein NMOS 26(110) in der p- Typ-Wanne 22, ein PMOS 28(100) in der n-Typ-Wanne 24 und ein PMOS 28(110) im n-Typ-Substrat 32 ausgebildet. Dies vervollständigt die Halbleitervorrichtung des sechsten Ausführungsbeispiels (Fig. 6E).
  • Wie es oben beschrieben ist, können ein NMOS und ein PMOS in den Teilen von jeweils unterschiedlichen Oberflächenorientierungen und von unterschiedlichen Leitfähigkeitstypen ausgebildet werden.
  • Fig. 7 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einem siebten Ausführungsbeispiel der vorliegenden Erfindung.
  • Wie es in Fig. 7 gezeigt ist, kann ein p-Typ-Siliziumsubstrat 30&sub1; mit einem p-Typ-Siliziumsubstrat 30&sub2; laminiert werden, um einen Siliziumkörper 42 der p-Typ-Leitfähigkeit mit Teilen unterschiedlicher Oberflächenorientierung auszubilden, und dann kann eine n-Typ-Wanne 24&sub1; bei dem p-Typ-Substrat 30&sub1; mit der (100)-Ebene freigelegt ausgebildet werden, und eine n- Typ-Wanne 24&sub2; bei dem p-Typ-Substrat 30&sub2; mit der (110)-Ebene freigelegt, und schließlich können ein NMOS 26(100), ein NMOS 26(110), ein PMOS 28(100) und ein PMOS 28(110) ausgebildet werden.
  • Der p-Typ-Körper 42 wird durch das in den Fig. 1A bis 1D beschriebene Verfahren ausgebildet, und insbesondere durch Herstellen der Substrate 10 und 12 vom p-Typ.
  • Die Fig. 8A bis 8E sind Schnittansichten bei der Herstellungssequenz einer Halbleitervorrichtung gemäß einem achten Ausführungsbeispiel der vorliegenden Erfindung.
  • Zuerst wird ein Siliziumkörper 20 mit Teilen von unterschiedlichen Oberflächenorientierungen nahezu bündig zueinander durch das unter Bezugnahme auf die Fig. 3A bis 3A erklärte Verfahren ausgebildet (Fig. 8A).
  • Mit einem Photolack (nicht gezeigt) als Maske werden p-Typ- Störstellen in das Substrat 10 und die epitaxiale Siliziumschicht 52 eingeführt, um p-Typ-Wannen 22&sub1; und 22&sub3; im Substrat 10 und eine p-Typ-Wanne 22&sub2; in der epitaxialen Siliziumschicht 52 auszubilden. Dann werden unter Verwendung eines neuen Photolacks (nicht gezeigt) als Maske n-Typ- Störstellen in das Substrat 10 und die epitaxiale Siliziumschicht 52 eingeführt, um eine n-Typ-Wanne 24&sub1; im Substrat 10 und eine p-Typ-Wanne 24&sub2; in der epitaxialen Siliziumschicht 52 auszubilden (Fig. 8B).
  • Als nächstes wird ein Feldoxidfilm 60, der als Elemententrennbereich dient, auf dem Substrat 10 und auf der epitaxialen Siliziumschicht 52 durch LOCOS-Techniken ausgebildet (Fig. 8C). Hier wird zwischen dem Substrat 10 und der epitaxialen Siliziumschicht 52 ein Siliziumnitridfilm 50 mit einer Filmdicke von W ausgebildet, der das Substrat 10 von der epitaxialen Siliziumschicht 52 isoliert. Deshalb ist es nicht nötig, den Feldoxidfilm 60 zu diesem Bereich einzuführen.
  • Darin machen die Oberflächen mit freigelegtem Silizium des Substrats 10 und der epitaxialen Siliziumschicht 52 beispielsweise eine thermische Oxidation durch, um Gate- Oxidfilme 62(100) und 62(100), auszubilden (Fig. 8D). Wie es in Fig. 5D erklärt ist, gibt es die Beziehung zwischen der Dicke TOX(100) des Oxidfilms 62(100) auf dem Substrat mit der (100)- Oberflächenorientierung und der Dicke TOX(110) des Oxidfilms 62(110) auf der epitaxialen Siliziumschicht 52 mit der (110)- Oberflächenorientierung, wie es durch den Ausdruck (1) dargestellt ist.
  • Auf dieselbe Weise wie es in Fig. 5E erklärt ist, wird ein NMOS 26(100) in jeder der p-Typ-Wannen 22&sub1; und 22&sub3; ausgebildet, ein NMOS 26(110) in der p-Typ-Wanne 22&sub2;, ein PMOS 28(100) in der n-Typ-Wanne 24&sub1; und ein PMOS 28(110) in der n-Typ-Wanne 24&sub2;. Dies vervollständigt die Halbleitervorrichtung des achten Ausführungsbeispiels (Fig. 8E).
  • Wie es oben beschrieben ist, können unter Verwendung des Siliziumkörpers 20, wo Teile unterschiedlicher Oberflächenorientierung nahezu bündig zueinander sind, ein NMOS und ein PMOS jeweils in den Teilen von unterschiedlichen Oberflächenorientierungen ausgebildet werden.
  • Die Fig. 9A bis 9E sind Schnittansichten bei der Herstellungssequenz einer Halbleitervorrichtung gemäß einem neunten Ausführungsbeispiel der vorliegenden Erfindung.
  • Zuerst wird ein Siliziumkörper 40 mit Teilen von unterschiedlichen Oberflächenorientierungen und von unterschiedlichen Leitfähigkeitstypen nahezu bündig zueinander durch das in den Fig. 4A bis 4E erklärte Verfahren ausgebildet (Fig. 9A).
  • Mit einem Photolack (nicht gezeigt) als Maske werden p-Typ- Störstellen in die n-Typ-Epitaxial-Siliziumschicht 54 eingeführt, um eine p-Typ-Wanne 22 auszubilden. Dann werden unter Verwendung eines neuen Photolacks (nicht gezeigt) als Maske n-Typ-Störstellen in das p-Typ-Substrat 30 eingeführt, um eine n-Typ-Wanne 24 auszubilden (Fig. 9B).
  • Als nächstes wird ein Feldoxidfilm 60, der als Elemententrennbereich dient, auf dem p-Typ-Substrat 30 und der n-Typ-Epitaxial-Siliziumschicht 54 durch LOCOS-Techniken ausgebildet (Fig. 9C). Da ein Siliziumnitridfilm 50 mit einer Filmdicke von W zwischen dem p-Typ-Substrat 30 und der Epitaxial-Siliziumschicht 54 ausgebildet wird, ist es nicht nötig, den Feldoxidfilm 60 zu diesem bestimmten Teil einzuführen, wie es in Fig. 80 erklärt ist.
  • Dann machen die Oberflächen mit freigelegtem Silizium des p- Typ-Substrats 30 und der n-Typ-Epitaxial-Siliziumschicht 54 beispielsweise eine thermische Oxidation durch, um Gate- Oxidfilme 62(100) und 62(110) auszubilden (Fig. 9D). Wie es in Fig. 5D erklärt ist, gibt es die Beziehung zwischen der Dicke TOX(100) des Oxidfilms 62(100) und der Dicke TOX(110) des Oxidfilms 62(110), wie es durch den Ausdruck (1) dargestellt ist.
  • Auf dieselbe Weise, wie es in Fig. 5E erklärt ist, wird ein NMOS 26(100) im p-Typ-Substrat 30 ausgebildet, ein NMOS 26(110) in der p-Typ-Wanne 22, ein PMOS 28(100) in der n-Typ-Wanne 24 und ein PMOS 28(110) in der n-Typ-Epitaxial-Siliziumschicht 54. Dies vervollständigt die Halbleitervorrichtung des neunten Ausführungsbeispiels (Fig. 9E).
  • Wie es oben beschrieben ist, können unter Verwendung des Siliziumkörpers 40, wo Teile unterschiedlicher Oberflächenorientierung von unterschiedlichen Leitfähigkeitstypen nahezu bündig zueinander sind, ein NMOS und ein PMOS jeweils in den Teilen von unterschiedlichen Leitfähigkeitstypen ausgebildet werden.
  • Fig. 10 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einem zehnten Ausführungsbeispiel der vorliegenden Erfindung.
  • Wie es in Fig. 10 gezeigt ist, kann ein p-Typ- Siliziumsubstrat 30&sub1; mit einem p-Typ-Siliziumsubstrat 30&sub2; laminiert werden, und dann kann man eine p-Typ-Epitaxial- Siliziumschicht 56 auf dem Substrat 30&sub2; aufwachsen lassen, um einen Siliziumkörper 42 der p-Typ-Leitfähigkeit mit Teilen unterschiedlicher Oberflächenorientierung auszubilden, die nahezu bündig zueinander sind, und schließlich können ein NMOS 26(100), ein NMOS 26(110), ein PMOS 28(100) und ein PMOS 28(110) im resultierenden Körper ausgebildet werden.
  • Als nächstes wird ein Beispiel zum Anwenden der Halbleitervorrichtungen, die bei den ersten bis zehnten Ausführungsbeispielen beschrieben sind, auf eine praktische Vorrichtung erklärt.
  • Fig. 11 ist ein typisches Blockdiagramm eines Speicherzellenteils eines dynamischen RAM (hierin nachfolgend DRAM genannt), und Fig. 12 ist ein typisches Blockdiagramm eines Speicherzellenteils eines statischen RAM (hierin nachfolgend SRAM genannt).
  • Wie es in den Fig. 11 und 12 gezeigt ist, sind dynamische Speicherzellen 100 oder statische Speicherzellen 102 an den Schnittstellen von Wortleitungen WL&sub0; bis WL&sub3; und Bitleitungen BL&sub0;, BL&sub0;- (das Zeichen - bedeutet, daß das invertierte Signal zugeführt wird), und ein BL&sub1;, BL&sub1;- verbunden. Die Bitleitungspaare BL&sub0;, BL&sub0;- und BL&sub1;, BL&sub1;- des DRAM und des SRAM sind allgemein mit einer Leseschaltung 104 verbunden, die eine Differentialverstärkung des Datensignals durchführt, das durch das Bitleitungspaar fließt.
  • Fig. 13 ist ein Diagramm, das eine praktische Schaltungskonfiguration der in den Fig. 11 und 12 gezeigten Leseschaltung 104 zeigt.
  • Wie es in Fig. 13 gezeigt ist, sind der Drain des PMOS 106 und derjenige des NMOS 108 mit der Bitleitung BL&sub0; verbunden, die ein Teil des Bitleitungspaars ist und mit welcher das Gate des PMOS 110 und dasjenige des NMOS 112 auch verbunden sind. Der Drain des PMOS 110 und derjenige des NMOS 112 sind mit der Bitleitung BL&sub0;- verbunden, die der andere Teil des Bitleitungspaars ist und mit welcher das Gate des PMOS 106 und dasjenige des NMOS 108 auch verbunden sind. Die Source- Anschlüsse der PMOS 106 und 110 sind jeweils mit einer Leistungsversorgung mit hohem Potential VCC verbunden. Die Source-Anschlüsse der NMOS 108 und 112 sind mit einer Leistungsversorgung niedrigen Potentials, wie beispielsweise der Erde GND, über den Strompfad eines NMOS 114 verbunden, der beim Empfangen des Lesesignals LESEN an seinem Gate die Leseschaltung 104 umschaltet.
  • Mit der so aufgebauten Leseschaltung 104 ermöglicht ein Entzerren der Leistung des PMOS mit derjenigen des NMOS eine Verbesserung in bezug auf die Leistungsfähigkeit der Leseschaltung 104. Unter Berücksichtigung der Tatsache, daß bei heutigen MOSFETs die Leistungsfähigkeit des NMOS derjenigen des PMOS überlegen ist, ist es die beste Weise zum Verbessern der Leitungsfähigkeit des PMOS, um den PMOS und den NMOS in bezug auf die Leistung anzugleichen.
  • Im Hinblick auf diesen Punkt kann dadurch, daß man die PMOS 106 und 110 des PMOS 28(110) unter Verwendung der bei den ersten bis zehnten Ausführungsbeispielen erklärten Halbleitervorrichtungen die Leistungsfähigkeit verbessert werden. Ein Aufbauen der NMOS 108 und 112 des NMOS 26(100) ermöglicht die Angleichung des PMOS und des NMOS in bezug auf die Leistungsfähigkeit.
  • Fig. 14 ist ein Diagramm, das eine erste praktische Schaltungskonfiguration der in Fig. 12 gezeigten statischen Speicherzelle 102 zeigt.
  • Wie es in Fig. 14 gezeigt ist, ist der Drain des NMOS 116 mit einer Leistungsversorgung hohen Potentials VCC über einen Widerstand 117 verbunden, sowie mit dem Gate des NMOS 118. Der Source-Anschluß des NMOS 116 ist mit einer Leistungsversorgung niedrigen Potentials, wie beispielsweise der Erde GND verbunden. Der Drain-Anschluß des NMOS 118 ist mit der Leistungsversorgung hohen Potentials VCC über einen Widerstand 19 verbunden, und sein Source-Anschluß ist mit der Erde GND und dem Gate-Anschluß des NMOS 116 verbunden. Diese NMOS 116 und 118, die Widerstände 117 und 119 bilden eine Latch-Schaltung, die die Daten für eine darauffolgende Anwendung zwischenspeichert. Der Drain-Anschluß des NMOS 116 ist mit der Bitleitung BL&sub0; über den Strompfad eines Datenübertragungstransistors NMOS 120 verbunden.
  • Gleichermaßen ist der Drain-Anschluß des NMOS 118 mit der Bitleitung BL&sub0;- über den Strompfad eines Datenübertragungstransistors NMOS 122 verbunden. Der Gate- Anschluß jedes der NMOS 120 und 122 ist mit der Wortleitung WL verbunden.
  • Mit der so aufgebauten statischen Speicherzelle 102 wird durch Erhöhen des Verhältnisses &beta;T/&beta;D der Treiberkapazität &beta;T der Datenübertragungstransistoren oder der NMOS 120 und 122 zu der Treiberkapazität &beta;T der Datentreibertransistoren oder die NMOS 116 und 118 die Stabilität der Speicherzelle 102 verbessert.
  • Insbesondere werden unter Verwendung der Halbleitervorrichtungen, die in den fünften bis zehnten Ausführungsbeispielen erklärt sind, die NMOS 120 und 122 (die Datenübertragungstransistoren) aus dem NMOS 26(110) hergestellt, was einen dickeren Gate-Oxidfilm zur Verfügung stellt, während die NMOS 116 und 118 (die Datentreibertransistoren) aus dem NMOS 26(100) aufgebaut sind, was einen dünneren Gate-Oxidfilm zur Verfügung stellt. Mit diesem Aufbau erzeugt ein Unterschied in bezug auf die Gate- Oxidfilmdicke einen Unterschied in bezug auf die Treiberkapazität des MOSFET, wodurch das Verhältnis &beta;T/&beta;D erhöht wird.
  • Fig. 15 ist ein Diagramm, das eine zweite praktische Schaltungskonfiguration der in Fig. 12 gezeigten statischen Speicherzelle 102 zeigt.
  • Wie es in Fig. 15 gezeigt ist, bilden die NMOS 116 und 118 und die PMOS 121 und 123 eine Latch-Schaltung, die die Daten für eine darauffolgende Anwendung zwischenspeichert.
  • Mit einer Zelle einer solchen CMOS-Schaltungskonfiguration ist es dadurch, daß man den Elemententrennbereich kleiner macht, der den PMOS-Ausbildungsbereich vom NMOS- Ausbildungsbereich trennt, möglich, die Fläche pro Zelle effizient zu reduzieren.
  • Insbesondere sind unter Verwendung der bei den dritten, vierten, achten, neunten und zehnten Ausführungsbeispielen erklärten Halbleitervorrichtungen die NMOS 116 und 118 und die PMOS 121 und 123 jeweils in Teilen unterschiedlicher Oberflächenorientierung ausgebildet.
  • Mit der Vorrichtung einer solchen Konfiguration wird der NMOS-Ausbildungsbereich (wie beispielsweise die p-Typ-Wanne 22 oder das p-Typ-Siliziumsubstrat 30) vom PMOS- Ausbildungsbereich (wie beispielsweise der n-Typ-Wanne 24 oder der n-Typ-Epitaxialschicht 54) durch den Siliziumnitridfilm 50 getrennt. Das bedeutet, daß ein Verwenden des Nitridfilms 50 als den Elemententrennbereich die Größe des Bereichs kleiner als diejenige macht, die beispielsweise durch LOCOS-Techniken ausgebildet wird, wodurch die Zellenfläche bzw. der Zellenbereich reduziert wird. Dies stellt einen Vorrichtungsaufbau zur Verfügung, der beispielsweise für einen statischen RAM hoher Kapazität geeignet ist.
  • Der Effekt eines Feinermachens des Elemententrennbereichs kann nicht nur mit der statischen Speicherzelle sondern auch mit Vorrichtungen von anderen CMOS-Schaltungsanordnungen erhalten werden.
  • Derselbe Effekt wird natürlich erhalten, wenn der Siliziumnitridfilm 50 Elemente desselben Leitfähigkeitstyps voneinander trennt, wie beispielsweise den NMOS auf der (100)-Ebene vom NMOS auf der (110)-Ebene oder den PMOS auf der (100)-Ebene vom PMOS auf der (110)-Ebene, zusätzlich zum Trennen der Elemente, wie beispielsweise des NMOS und des PMOS, der CMOS-Schaltung.
  • Ein Anwenden der Speicherzelle der Fig. 15 auf die vorliegende Erfindung liefert beispielsweise den folgenden Aufbau.
  • Unter Berücksichtigung des Unterschieds in bezug auf die Leistungsfähigkeit zwischen dem NMOS und dem PMOS in der Latch-Schaltung bestehen die NMOS 116 und 118 aus dem NMOS 26(100) und sind die PMOS 121 und 123 aus dem PMOS 28(110) hergestellt.
  • Datenübertragungs-NMOS 120 und 122 sind aus dem NMOS 26(110) hergestellt, was einen dickeren Gate-Oxidfilm zur Verfügung stellt, was die Zellenstabilität berücksichtigt.
  • Fig. 16 ist ein typisches Blockdiagramm eines Speicherzellenteils und eines Zeilendecodiererteils eines programmierbaren ROM (hierin nachfolgend PROM genannt).
  • Gegenwärtig enthalten PROMs EPROMs, die Daten elektrisch schreiben und sie durch Strahlung von ultravioletten Strahlen löschen, und EEPROMs, die die Daten elektrisch schreiben und löschen.
  • In solchen PROMs wird, wenn die Daten geschrieben oder gelöscht werden, das Potential der Wortleitung und der Bitleitung erhöht.
  • Beispielsweise sind in Fig. 16, die hauptsächlich die Verbindung der Speicherzellen 130 zu dem Zeilendecodierer 132 zeigt, Pegelschieber 134 zwischen den Ausgängen UND-Gattern 133, die den Zeilendecodierer 132 bilden, und den Wortleitungen WL&sub0; bis WL&sub3; vorgesehen, um das Potential der Wortleitungen WL&sub0; bis WL&sub3; für eine Aktivierung zu erhöhen.
  • Fig. 17 ist ein Diagramm, das eine praktische Schaltungskonfiguration des UND-Gatters 133 und des Pegelschiebers 134 der Fig. 16 zeigt.
  • Wie es in Fig. 17 gezeigt ist, ist das UND-Gatter 133 auf eine derartige Weise aufgebaut, daß der Source-Anschluß und der Drain-Anschluß des PMOS 140 jeweils mit dem Source- Anschluß und dem Drain-Anschluß des PMOS 142 verbunden sind, und ein NAND-Gatter, das aus NMOS 144 und 146 besteht, deren Strompfade zueinander in Reihe geschaltet sind, ist zwischen dem gemeinsamen Drain-Anschluß und der Leistungsversorgung niedrigen Potentials, wie beispielsweise der Erde GND, angeschlossen, und dann wird die Ausgabe des NAND-Gatters durch einen Inverter invertiert, der aus einem PMOS 148 und einem NMOS 150 hergestellt ist. Ein Adressensignal A&sub0; wird zu den Gate-Anschlüssen des PMOS 142 und des NMOS 146 zugeführt, und ein Adressensignal A&sub1; zu den Gate-Anschlüssen des PMOS 140 und des NMOS 144.
  • Der Pegelschieber 134 ist wie folgt aufgebaut. Der Source- Anschluß eines PMOS 152 ist mit der Leistungsversorgung hohen Potentials VCC oder einem Anschluß Vsw verbunden, zu welchem ein Programmpotential VPP selektiv zugeführt wird, und sein Drain-Anschluß ist mit dem Drain-Anschluß eines NMOS 154 verbunden. Der PMOS 152 hat auch seinen Gate-Anschluß mit dem Drain-Anschluß eines PMOS 156 verbunden, so wie mit dem Drain-Anschluß eines NMOS 158 und der Wortleitung WL&sub3;. Der NMOS 154 hat seinen Source-Anschluß mit den Drain-Anschlüssen des PMOS 148 und des NMOS 150 des NAND-Gatters 13 verbunden, und seinem Gate-Anschluß wird die Leistungsversorgung hohen Potentials VCC zugeführt. Der Gate-Anschluß des PMOS 156 ist mit den Drain-Anschlüssen des PMOS 152 und des NMOS 154 verbunden. Der NMOS 158 hat seinen Gate-Anschluß mit dem Source-Anschluß des NMOS 154 verbunden, und seinen Source- Anschluß mit einer Leistungsversorgung niedrigen Potentials, wie beispielsweise der Erde GND, verbunden.
  • Mit dem Pegelschieber 134 des obigen Aufbaus schaltet der NMOS 158 auf ein Empfangen eines Signals hohen Pegels (VCC) vom NAND-Gatter 133 hin ein. Dies veranlaßt, daß der PMOS 152 einschaltet, was die Wortleitung WL&sub3; zum niedrigen Pegel bringt. Gegensätzlich dazu schaltet der NMOS 158 auf ein Empfangen eines Signals niedrigen Pegels vom NAND-Gatter 133 hin aus. Dies veranlaßt, daß der NMOS 154 einschaltet, was veranlaßt, daß der PMOS 156 einschaltet, was die Wortleitung WL&sub3; zum hohen Pegel (VCC oder VPP) bringt.
  • MIT dem so aufgebauten Pegelschieber kann es einen Fall geben, wo eine sehr hohe Spannung, d. h. VPP (12 bis 20 V) an die PMOS 152 und 156 und die NMOS 154 und 158, die diese Schaltung bilden, angelegt wird. Aus diesem Grund ist es wünschenswert, daß diese MOSFETs aus MOSFETs mit hohen Durchbruchspannungen hergestellt sein sollten.
  • Gegensätzlich ist es zum Erhöhen der Integration wünschenswert, daß die PMOS 140, 142 und 148 und die NMOS 144, 146 und 150, die den Zeilendecodierer 133 bilden, aus MOSFETs mit einem feineren Aufbau hergestellt sein sollten. Ein Feinermachen des MOSFET erzeugt das Problem eines Erniedrigens der Durchbruchspannung. Folglich wird erwartet, daß ein Aufbauen des Zeilendecodierers 133 und des Pegelschiebers 134 aus MOSFETs derselben Konfiguration den PROM davon abhält, eine größere Kapazität zu haben.
  • Demgemäß werden insbesondere unter Verwendung der in den fünften bis zehnten Ausführungsbeispielen erklärten Halbleitervorrichtungen die PMOS 152 und 156 und die NMOS 154 und 158 aus dem NMOS 26(110) und dem PMOS 28(110) hergestellt, was einen dickeren Gate-Oxidfilm zur Verfügung stellt, und die PMOS 140, 142 und 148 und die NMOS 144, 146 und 150 werden aus dem NMOS 26(100) und dem PMOS 28(100) mit dem dünneren Gate-Oxidfilm aufgebaut. Dies macht es möglich, den Zeilendecodierer 133 der MOSFETs herzustellen, dessen Gate- Oxidfilm für einen feineren Aufbau dünn genug ist, und den Pegelschieber 134 der MOSFETs herzustellen, deren dicker Gate-Oxidfilm eine hohe Durchbruchspannung zur Verfügung stellt.
  • Fig. 18 ist eine perspektivische Ansicht im Querschnitt eines Teils des MOSFET, der einen Speicherzellenteil und einen peripheren Schaltungsteil des PROM der Fig. 16 bildet.
  • Wie es in Fig. 18 gezeigt ist, ist es bekannt, daß in einem PROM-Speicher, und insbesondere in einem EEPROM, ein erster Gate-Isolierfilm zwischen der Floating-Gate-Elektrode 160 und dem p-Typ-Substrat 30&sub1; dünn genug gemacht ist, um ein Tunnel- Isolierfilm zu werden.
  • Insbesondere unter Verwendung der Halbleitervorrichtung, die in den fünften bis zehnten Ausführungsbeispielen erklärt sind, wird eine Speicherzelle 130 auf dem p-Typ-Substrat 30&sub1; mit der (100)-Oberflächenorientierung ausgebildet, und die MOSFETs (der PMOS 26(110) und der NMOS 28(110)), die die peripheren Schaltungsteile des Zeilendecodierers bilden, und andere werden beispielsweise auf der p-Typ-Epitaxial- Siliziumschicht 56 mit der (110)-Oberflächenorientierung ausgebildet.
  • Mit einem solchen Aufbau kann ein Gate-Isolierfilm so ausgebildet werden, daß der Gate-Oxidfilm 62(100) sich vom Gate-Oxidfilm 62(110) in bezug auf die Filmdicke unterscheiden kann. Dies macht es möglich, einen Gate-Isolierfilm so dünn auszubilden, daß ein Tunnelphänomen von Elektroden bei der Speicherzelle 130 stattfindet, und bei dem peripheren Schaltungsteil, um einen Gate-Isolierfilm dick genug zu machen, um zu verhindern, daß ein Tunnelphänomen während der normalen Schaltungsoperation auftritt.
  • Die vorliegende Erfindung ist nicht auf die bislang beschriebenen Ausführungsbeispiele beschränkt, sondern kann noch auf andere Weise ohne vom Gegenstand der beigefügten Ansprüche abzuweichen, ausgeführt oder verkörpert werden. Beispielsweise kann der Siliziumnitridfilm 50, der so ausgebildet ist, daß die Epitaxial-Siliziumschichten 52, 54 und 56, die auf dem Substrat 12 oder 32 ausgebildet sind, durch die Kristallorientierungen des Substrats 10 oder 30 während ihres Aufwachsens weniger beeinflußt werden, aus anderen Isolierfilmen hergestellt werden, wie beispielsweise einem Siliziumoxidfilm.
  • Weiterhin ist es möglich, die Oberflächenorientierung der Substrate 10 und 30 und diejenige der Substrate 12 und 32 umzukehren, d. h. den Substraten 10 und 30 die (100)- Oberflächenorientierung und den Substraten 12 und 32 die (100)-Oberflächenorientierung zuzuteilen. Die Oberflächenorientierung ist nicht auf (100) und (110) beschränkt. Andere Oberflächenorientierungen, wie beispielsweise (111), können verwendet werden, und zwar unter Berücksichtigung der Kennlinien eines aktiven Elements, das herzustellen ist, der Oxidationsrate und von anderen.
  • Es ist auch möglich, drei Substrate von unterschiedlichen Oberflächenorientierungen zu verwenden, um einen Halbleiterkörper mit drei Oberflächenorientierungsteilen auszubilden, wie beispielsweise (100), (110) und (111).
  • Zusätzlich können andere Halbleitermaterialien anstelle von Silizium verwendet werden.
  • Weiterhin ist es natürlich möglich, andere aktive Elemente auszubilden, wie beispielsweise Bipolartransistoren, zusätzlich zu MOSFETs, auf dem Siliziumkörper mit unterschiedlichen Oberflächenorientierungsteilen der vorliegenden Erfindung. Beispielsweise dann, wenn in den Kennlinien eines Bipolartransistors eine Oberflächenorientierungsabhängigkeit gefunden wird, kann ein Bipolartransistor in jedem Teil mit der Oberflächenorientierung ausgebildet werden, die die optimalen Kennlinien sicherstellt. Dies ist auch innerhalb des Schutzumfangs der vorliegenden Erfindung.
  • Wie es bislang erklärt ist, ist es mit der vorliegenden Erfindung möglich, einen Halbleiterkörper zur Verfügung zu stellen, der zulassen kann, daß Halbleiterelemente von unterschiedlichen Leitfähigkeitstypen nicht nur ihre volle Leistungsfähigkeit zeigen, sondern auch Halbleiterelemente mit den optimalen Kennlinien in eine Vorrichtung auszubilden, sein Herstellungsverfahren und eine Halbleitervorrichtung, die den Körper verwendet.

Claims (12)

1. Einkristall-Halbleiterkörper (20, 40), der aus einem ersten Halbleitersubstrat (10) besteht, dessen Oberfläche entweder eine einer ersten Kristallorientierung von (100) oder einer zweiten Kristallorientierung von (110) hat, und einem zweiten Halbleitersubstrat (12), dessen Oberfläche entweder eine der ersten Kristallorientierung von (100) oder der zweiten Kristallorientierung von (110) hat, wobei das erste und das zweite Halbleitersubstrat (10, 12) miteinander laminiert sind und jeweils unterschiedliche Oberflächenorientierungen haben, wobei das erste Halbleitersubstrat (10) mit wenigstens einer Öffnung (18) versehen ist, die die Oberfläche des zweiten Halbleitersubstrats (12) nahezu parallel zu der Oberfläche des ersten Halbleitersubstrats (10) freilegt.
2. Einkristall-Halbleiterkörper nach Anspruch 1, dadurch gekennzeichnet, daß die Öffnung (18) mit einer Epitaxialschicht (52) mit dem zweiten Substrat als Impfkristall versehen ist; und die Oberflächen mit unterschiedlichen Kristallorientierungen auf derselben Ebene angeordnet sind.
3. Halbleitervorrichtung mit einem Einkristall- Halbleiterkörper nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß
erste FETs mit isoliertem Gate (26, 26(100), 28(100)) in der Oberfläche mit der ersten Kristallorientierung von (100) ausgebildet sind; und
zweite FETs mit isoliertem Gate (28, 28(110), 26(110)) in der Oberfläche mit der zweiten Kristallorientierung von (110) ausgebildet sind.
4. Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß
die ersten FETs mit isoliertem Gate (26, 26(100)) nur einen n-Kanal-Typ-FET (26) enthalten; und
die zweiten FETs mit isoliertem Gate (28, 28(110)) jeweils nur einen p-Kanal-Typ-FET (28) enthalten.
5. Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß
die ersten FETs mit isoliertem Gate (26, 26(100), 28(100)) einen n-Kanal-Typ-FET (26(100)) und einen p- Kanal-Typ-FET (28(100)) enthalten; und
die zweiten FETs mit isoliertem Gate (28, 28(110), 26(110)) einen n-Kanal-Typ-FET (26(110)) und einen p- Kanal-Typ-FET (28(110)) enthalten.
6. Halbleitervorrichtung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß
n-Kanal-Typ-FETs (108, 112), die eine Leseschaltung bilden, durch die ersten FETs mit isoliertem Gate ausgebildet sind; und
p-Kanal-Typ-FETs (106, 110), die die Leseschaltung bilden, durch die zweiten FETs mit isoliertem Gate ausgebildet sind.
7. Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß
FETs, die eine hohe Treiberkapazität benötigen, durch die ersten FETs mit isoliertem Gate ausgebildet sind; und
FETs, die eine niedrige Treiberkapazität benötigen, die niedriger als die hohe Treiberkapazität ist, durch die zweiten FETs mit isoliertem Gate ausgebildet sind.
8. Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß
FETs, die die hohe Treiberkapazität benötigen, n- Kanal-Typ-FETs (116, 118) sind, die eine Latch-Schaltung einer statischen Speicherzelle (102) bilden; und
FETs, die die niedrige Treiberkapazität benötigen, FETs (120, 122) sind, die Datenübertragungs-Transistoren der statischen Speicherzelle (102) bilden.
9. Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß
FETs, die eine hohe Durchbruchsspannung benötigen, durch die zweiten FETs mit isoliertem Gate ausgebildet sind; und
FETs, die eine niedrige Durchbruchsspannung benötigen, die niedriger als die hohe Durchbruchsspannung ist, durch die ersten FETs mit isoliertem Gate ausgebildet sind.
10. Halbleitervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß
FETs, die die hohe Durchbruchsspannung benötigen, FETs (152, 154, 156 und 158) sind, die einen Pegelschieber (134) bilden; und
FETs, die die niedrige Durchbruchsspannung benötigen, FETs (140, 142, 144, 146, 148 und 150) sind, die eine Logikschaltung eines Decodierers (132) bilden.
11. Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß
FETs, die den dünnen Gate-Isolierfilm benötigen, durch die ersten FETs mit isoliertem Gate ausgebildet sind; und
FETs, die einen dicken Gate-Isolierfilm benötigen, der dicker als der dünne Gate-Isolierfilm ist, durch die zweiten FETs mit isoliertem Gate ausgebildet sind.
12. Halbleitervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß
FETs, die den dünnen Gate-Isolierfilm benötigen, Speicherzellen sind; und
FETs, die den dicken Gate-Isolierfilm benötigen, periphere Schaltungen sind.
DE69230458T 1991-10-01 1992-10-01 Halbleiterkörper, Verfahren zu seiner Herstellung und Halbleiteranordnung mit diesem Körper Expired - Lifetime DE69230458T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3253899A JP3017860B2 (ja) 1991-10-01 1991-10-01 半導体基体およびその製造方法とその半導体基体を用いた半導体装置

Publications (2)

Publication Number Publication Date
DE69230458D1 DE69230458D1 (de) 2000-01-27
DE69230458T2 true DE69230458T2 (de) 2000-07-13

Family

ID=17257635

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69230458T Expired - Lifetime DE69230458T2 (de) 1991-10-01 1992-10-01 Halbleiterkörper, Verfahren zu seiner Herstellung und Halbleiteranordnung mit diesem Körper

Country Status (5)

Country Link
US (1) US5384473A (de)
EP (1) EP0535681B1 (de)
JP (1) JP3017860B2 (de)
KR (1) KR960008733B1 (de)
DE (1) DE69230458T2 (de)

Families Citing this family (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2605597B2 (ja) * 1993-09-09 1997-04-30 日本電気株式会社 半導体装置の製造方法
US5698893A (en) * 1995-01-03 1997-12-16 Motorola, Inc. Static-random-access memory cell with trench transistor and enhanced stability
US5994188A (en) * 1996-04-15 1999-11-30 Delco Electronics Corporation Method of fabricating a vertical power device with integrated control circuitry
KR100223915B1 (ko) * 1996-10-22 1999-10-15 구본준 반도체 소자의 구조 및 제조방법
US6518628B1 (en) 1997-05-15 2003-02-11 Siemens Aktiengesellschaft Integrated CMOS circuit configuration, and production of same
KR100344818B1 (ko) * 1997-09-24 2002-11-18 주식회사 하이닉스반도체 반도체소자및그의제조방법
JP4521542B2 (ja) * 1999-03-30 2010-08-11 ルネサスエレクトロニクス株式会社 半導体装置および半導体基板
US6483171B1 (en) * 1999-08-13 2002-11-19 Micron Technology, Inc. Vertical sub-micron CMOS transistors on (110), (111), (311), (511), and higher order surfaces of bulk, SOI and thin film structures and method of forming same
US6861326B2 (en) * 2001-11-21 2005-03-01 Micron Technology, Inc. Methods of forming semiconductor circuitry
US6967351B2 (en) * 2001-12-04 2005-11-22 International Business Machines Corporation Finfet SRAM cell using low mobility plane for cell stability and method for forming
JP4265882B2 (ja) * 2001-12-13 2009-05-20 忠弘 大見 相補型ｍｉｓ装置
US20050013996A1 (en) * 2002-03-08 2005-01-20 Hatfield Stephen F. Hot melt pressure sensitive adhesives for disposable articles
KR100450683B1 (ko) * 2002-09-04 2004-10-01 삼성전자주식회사 Ｓｏｉ 기판에 형성되는 에스램 디바이스
US6902962B2 (en) * 2003-04-04 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-on-insulator chip with multiple crystal orientations
JP4700264B2 (ja) * 2003-05-21 2011-06-15 財団法人国際科学振興財団 半導体装置
US7329923B2 (en) * 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US6821826B1 (en) * 2003-09-30 2004-11-23 International Business Machines Corporation Three dimensional CMOS integrated circuits having device layers built on different crystal oriented wafers
CN100361302C (zh) * 2003-10-29 2008-01-09 国际商业机器公司 混合衬底、集成半导体结构以及它们的制备方法
US7319258B2 (en) * 2003-10-31 2008-01-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip with<100>-oriented transistors
US20050116290A1 (en) * 2003-12-02 2005-06-02 De Souza Joel P. Planar substrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallization of stacked template layers
US20050224797A1 (en) * 2004-04-01 2005-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS fabricated on different crystallographic orientation substrates
US7208815B2 (en) * 2004-05-28 2007-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS logic gate fabricated on hybrid crystal orientations and method of forming thereof
US7291886B2 (en) * 2004-06-21 2007-11-06 International Business Machines Corporation Hybrid substrate technology for high-mobility planar and multiple-gate MOSFETs
US7094634B2 (en) * 2004-06-30 2006-08-22 International Business Machines Corporation Structure and method for manufacturing planar SOI substrate with multiple orientations
DE102004031708B4 (de) * 2004-06-30 2008-02-07 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Herstellen eines Substrats mit kristallinen Halbleitergebieten unterschiedlicher Eigenschaften
US7186622B2 (en) * 2004-07-15 2007-03-06 Infineon Technologies Ag Formation of active area using semiconductor growth process without STI integration
JP2006040911A (ja) * 2004-07-22 2006-02-09 Renesas Technology Corp 半導体装置及びその製造方法
US7253034B2 (en) * 2004-07-29 2007-08-07 International Business Machines Corporation Dual SIMOX hybrid orientation technology (HOT) substrates
US7348658B2 (en) * 2004-08-30 2008-03-25 International Business Machines Corporation Multilayer silicon over insulator device
WO2006038305A1 (ja) 2004-10-01 2006-04-13 Tadahiro Ohmi 半導体装置およびその製造方法
US7439542B2 (en) * 2004-10-05 2008-10-21 International Business Machines Corporation Hybrid orientation CMOS with partial insulation process
CN100423265C (zh) * 2004-10-15 2008-10-01 中国科学院上海微系统与信息技术研究所 三维互补金属氧化物半导体晶体管的制备方法
DE102004064248B3 (de) * 2004-11-30 2015-05-07 Advanced Micro Devices, Inc. Substrat mit kristallinen Halbleitergebieten mit unterschiedlichen Eigenschaften
DE102004057764B4 (de) * 2004-11-30 2013-05-16 Advanced Micro Devices, Inc. Verfahren zur Herstellung eines Substrats mit kristallinen Halbleitergebieten mit unterschiedlichen Eigenschaften, die über einem kristallinen Vollsubstrat angeordnet sind und damit hergestelltes Halbleiterbauelement
DE102004060961B4 (de) * 2004-12-17 2010-06-02 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Hybridhalbleitersubstrats über einer vergrabenen Isolierschicht
US7298009B2 (en) * 2005-02-01 2007-11-20 Infineon Technologies Ag Semiconductor method and device with mixed orientation substrate
US7268377B2 (en) * 2005-02-25 2007-09-11 International Business Machines Corporation Structure and method of fabricating a hybrid substrate for high-performance hybrid-orientation silicon-on-insulator CMOS devices
US6972478B1 (en) * 2005-03-07 2005-12-06 Advanced Micro Devices, Inc. Integrated circuit and method for its manufacture
US7288821B2 (en) * 2005-04-08 2007-10-30 International Business Machines Corporation Structure and method of three dimensional hybrid orientation technology
US7605429B2 (en) * 2005-04-15 2009-10-20 International Business Machines Corporation Hybrid crystal orientation CMOS structure for adaptive well biasing and for power and performance enhancement
US20090072243A1 (en) * 2005-04-18 2009-03-19 Kyoto University Compound semiconductor device and method for fabricating compound semiconductor
US7291539B2 (en) 2005-06-01 2007-11-06 International Business Machines Corporation Amorphization/templated recrystallization method for hybrid orientation substrates
US20060272574A1 (en) * 2005-06-07 2006-12-07 Advanced Micro Devices, Inc. Methods for manufacturing integrated circuits
US7432149B2 (en) * 2005-06-23 2008-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS on SOI substrates with hybrid crystal orientations
US7611937B2 (en) * 2005-06-24 2009-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. High performance transistors with hybrid crystal orientations
US7382029B2 (en) * 2005-07-29 2008-06-03 International Business Machines Corporation Method and apparatus for improving integrated circuit device performance using hybrid crystal orientations
US7250656B2 (en) * 2005-08-19 2007-07-31 International Business Machines Corporation Hybrid-orientation technology buried n-well design
US7737532B2 (en) * 2005-09-06 2010-06-15 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid Schottky source-drain CMOS for high mobility and low barrier
US7605447B2 (en) * 2005-09-22 2009-10-20 International Business Machines Corporation Highly manufacturable SRAM cells in substrates with hybrid crystal orientation
JP2007134593A (ja) * 2005-11-11 2007-05-31 Fujio Masuoka 半導体装置およびその製造方法
US7288458B2 (en) * 2005-12-14 2007-10-30 Freescale Semiconductor, Inc. SOI active layer with different surface orientation
US8530355B2 (en) * 2005-12-23 2013-09-10 Infineon Technologies Ag Mixed orientation semiconductor device and method
US20070145367A1 (en) * 2005-12-27 2007-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuit structure
US7754560B2 (en) 2006-01-10 2010-07-13 Freescale Semiconductor, Inc. Integrated circuit using FinFETs and having a static random access memory (SRAM)
US7723805B2 (en) * 2006-01-10 2010-05-25 Freescale Semiconductor, Inc. Electronic device including a fin-type transistor structure and a process for forming the electronic device
US7709303B2 (en) * 2006-01-10 2010-05-04 Freescale Semiconductor, Inc. Process for forming an electronic device including a fin-type structure
US7414877B2 (en) * 2006-01-23 2008-08-19 Freescale Semiconductor, Inc. Electronic device including a static-random-access memory cell and a process of forming the electronic device
US20070190795A1 (en) * 2006-02-13 2007-08-16 Haoren Zhuang Method for fabricating a semiconductor device with a high-K dielectric
US7754587B2 (en) * 2006-03-14 2010-07-13 Freescale Semiconductor, Inc. Silicon deposition over dual surface orientation substrates to promote uniform polishing
US7456055B2 (en) 2006-03-15 2008-11-25 Freescale Semiconductor, Inc. Process for forming an electronic device including semiconductor fins
US7419866B2 (en) * 2006-03-15 2008-09-02 Freescale Semiconductor, Inc. Process of forming an electronic device including a semiconductor island over an insulating layer
US7396407B2 (en) * 2006-04-18 2008-07-08 International Business Machines Corporation Trench-edge-defect-free recrystallization by edge-angle-optimized solid phase epitaxy: method and applications to hybrid orientation substrates
JP4143096B2 (ja) 2006-04-25 2008-09-03 株式会社東芝 Ｍｏｓ型半導体装置及びその製造方法
DE102006019835B4 (de) * 2006-04-28 2011-05-12 Advanced Micro Devices, Inc., Sunnyvale Transistor mit einem Kanal mit Zugverformung, der entlang einer kristallographischen Orientierung mit erhöhter Ladungsträgerbeweglichkeit orientiert ist
WO2008005026A1 (en) * 2006-07-07 2008-01-10 International Business Machines Corporation Method and apparatus for improving integrate circuit device performance using hydrid crystal orientations
US7595232B2 (en) * 2006-09-07 2009-09-29 International Business Machines Corporation CMOS devices incorporating hybrid orientation technology (HOT) with embedded connectors
US7750406B2 (en) * 2007-04-20 2010-07-06 International Business Machines Corporation Design structure incorporating a hybrid substrate
KR101461206B1 (ko) * 2007-05-17 2014-11-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
EP2065921A1 (de) 2007-11-29 2009-06-03 S.O.I.T.E.C. Silicon on Insulator Technologies Verfahren zur Herstellung eines Halbleitersubstrats mit Bereichen verschiedener Kristallorientierung
US9059282B2 (en) 2007-12-03 2015-06-16 Infineon Technologies Ag Semiconductor devices having transistors along different orientations
US8211786B2 (en) * 2008-02-28 2012-07-03 International Business Machines Corporation CMOS structure including non-planar hybrid orientation substrate with planar gate electrodes and method for fabrication
FR2935539B1 (fr) * 2008-08-26 2010-12-10 Commissariat Energie Atomique Circuit cmos tridimensionnel sur deux substrats desalignes et procede de realisation
TWI406362B (zh) * 2009-11-19 2013-08-21 Univ Nat United A complementary gold - oxygen - semi - crystal system method for increasing the mobility of holes in PMOS element region
US20120080777A1 (en) * 2010-09-30 2012-04-05 Toshiba America Electronic Components, Inc. Triple oxidation on dsb substrate
US8815699B2 (en) * 2012-11-07 2014-08-26 Globalfoundries Inc. Fabrication of reverse shallow trench isolation structures with super-steep retrograde wells
US10062693B2 (en) * 2016-02-24 2018-08-28 International Business Machines Corporation Patterned gate dielectrics for III-V-based CMOS circuits
US10593600B2 (en) 2016-02-24 2020-03-17 International Business Machines Corporation Distinct gate stacks for III-V-based CMOS circuits comprising a channel cap
US9871050B1 (en) 2016-08-10 2018-01-16 Globalfoundries Inc. Flash memory device
US12176348B2 (en) 2021-11-30 2024-12-24 International Business Machines Corporation Self-aligned hybrid substrate stacked gate-all-around transistors

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3476991A (en) * 1967-11-08 1969-11-04 Texas Instruments Inc Inversion layer field effect device with azimuthally dependent carrier mobility
US3612960A (en) * 1968-10-15 1971-10-12 Tokyo Shibaura Electric Co Semiconductor device
US3634737A (en) * 1969-02-07 1972-01-11 Tokyo Shibaura Electric Co Semiconductor device
US3603848A (en) * 1969-02-27 1971-09-07 Tokyo Shibaura Electric Co Complementary field-effect-type semiconductor device
JPS60154548A (ja) * 1984-01-24 1985-08-14 Fujitsu Ltd 半導体装置の製造方法
US4768076A (en) * 1984-09-14 1988-08-30 Hitachi, Ltd. Recrystallized CMOS with different crystal planes
JPS6292361A (ja) * 1985-10-17 1987-04-27 Toshiba Corp 相補型半導体装置
JPS63228662A (ja) * 1987-03-18 1988-09-22 Toshiba Corp 相補型ｍｏｓ半導体装置の製造方法
JP2685819B2 (ja) * 1988-03-31 1997-12-03 株式会社東芝 誘電体分離半導体基板とその製造方法

Also Published As

Publication number Publication date
DE69230458D1 (de) 2000-01-27
JP3017860B2 (ja) 2000-03-13
EP0535681A2 (de) 1993-04-07
KR930009103A (ko) 1993-05-22
EP0535681B1 (de) 1999-12-22
EP0535681A3 (en) 1996-01-17
US5384473A (en) 1995-01-24
KR960008733B1 (en) 1996-06-29
JPH0594928A (ja) 1993-04-16

Similar Documents

Publication Publication Date Title
DE69230458T2 (de) Halbleiterkörper, Verfahren zu seiner Herstellung und Halbleiteranordnung mit diesem Körper
DE3876865T2 (de) Elektrisch loeschbarer und programmierbarer nur-lese-speicher.
DE69132305T2 (de) EPROM-Matrix mit virtueller Erdung
DE69522412T2 (de) Nichtflüchtiger Halbleiterspeicher
DE112006001771B4 (de) SRAM-Bauelemente unter Verwendung von zugverspannten Verformungsschichten und zugehöriges Verfahren
DE69231356T2 (de) Nichtflüchtige Speicherzelle und Anordnungsarchitektur
DE60109887T2 (de) Einmalig programmierbare nichtflüchtige Halbleiterspeicheranordnung und Verfahren zu deren Herstellung
DE68919545T2 (de) Nichtflüchtige Speichereinrichtung, die in einem weiten Bereich des Spannungspegels der Leistungsquelle stabil arbeitet.
DE2939290C2 (de)
DE69839034T2 (de) Halbleiter-Speicher-Vorrichtung und Verfahren zu deren Herstellung
DE2552644C2 (de) Integrierter Halbleiter-Festspeicher und Verfahren zu seiner Herstellung
DE3851204T2 (de) Herstellungsverfahren einer integrierten Halbleiterschaltungsanordnung.
DE3033333A1 (de) Elektrisch programmierbare halbleiterspeichervorrichtung
DE3019850A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE102008011797A1 (de) MuGFET-SRAM mit mehreren Anschlussmöglichkeiten
WO2006087044A1 (de) Integrierte schaltungsanordnung mit feldeffekttransistor, insbesondere mit tunnel-feldeffekttransistor
DE10123514A1 (de) Halbleiter-Speicherbaustein
DE69216728T2 (de) Hochstabile statische Speichereinrichtung mit Metalloxid-Halbleiter-Feldeffekttransistoren
EP0024311A2 (de) Verfahren zum Herstellen eines hochintegrierten Festwertspeichers
DE10151209A1 (de) Halbleiterelement und Verfahren zu dessen Ansteuerung
DE10338986A1 (de) SRAM-Bauelement
DE4114359C2 (de) Halbleiterspeichereinrichtung und Verfahren zu deren Herstellung
DE2823854C3 (de) Integrierte Halbleiterspeichervorrichtung
DE69020461T2 (de) Halbleiterspeichergerät und Verfahren zu dessen Herstellung.
DE69332966T2 (de) Halbleiterspeicherbauelement

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
R071 Expiry of right

Ref document number: 535681

Country of ref document: EP