[go: up one dir, main page]

DE3106202A1 - Integrierte halbleiterschaltungsanordnung und verfahren zu ihrer herstellung - Google Patents

Integrierte halbleiterschaltungsanordnung und verfahren zu ihrer herstellung

Info

Publication number
DE3106202A1
DE3106202A1 DE19813106202 DE3106202A DE3106202A1 DE 3106202 A1 DE3106202 A1 DE 3106202A1 DE 19813106202 DE19813106202 DE 19813106202 DE 3106202 A DE3106202 A DE 3106202A DE 3106202 A1 DE3106202 A1 DE 3106202A1
Authority
DE
Germany
Prior art keywords
gate electrode
polycrystalline silicon
silicon layer
forming
mis
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19813106202
Other languages
English (en)
Other versions
DE3106202C2 (de
Inventor
Kazuhiro Kodaira Tokyo Komori
Yasunobu Kosa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of DE3106202A1 publication Critical patent/DE3106202A1/de
Application granted granted Critical
Publication of DE3106202C2 publication Critical patent/DE3106202C2/de
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

BESCHREIBUNG
Die Erfindung betrifft eine integrierte Halbleiterschaltung, insbesondere einen EPROM (elektrisch programmierbarer Festwertspeicher), sowie ein Verfahren zu ihrer Herstellung.
Die meisten üblichen EPROMs haben einen Speicherfeldbereich, bestehend aus einer Vielzahl von Metall-Isolator-Halbleiter-Speichertransistoren oder MIS-Speichertransistoren/ die jeweils eine auf der Hauptfläche eines Halbleitersubstrats ausgebildete Floating-Gate-Elektrode zum Speichern von Ladungen und eine auf der Gate-Elektrode ausgebildete Steuer-Gateelektrode besitzen; ferner ist eine Peripherieschaltung vorgesehen, die aus einer Eingabe-Ausgabe-Schaltung und einer Decodierschaltung besteht, die eine Vielzahl von MIS-Transistoren oder Peripherie-Transistoren besitzt, welche an der Peripherie des Speicherfeldbereiches angeordnet sind." Bei einem EPROM sind die Voraussetzungen zur Herstellung der Gate-Elektroden der Speichertransistoren und der Peripherietransistoren entscheidende Faktoren, um stabile Arbeitseigenschaften zu erhalten und eine höhe Integrationsdichte zu realisieren. Gemäß der Erfindung soll den Bedingungen zur Herste.i lung von Gate-Elektroden besondere Aufmerksamkeit geschenkt werden
Aufgabe der Erfindung ist es somit, eine integrierte Halbleiterschaltung, die stabile Eigenschaften und eine besonders günstige Anordnung für eine hohe Integrationsdichte besitzt, sowie ein Verfahren zur Herstellung von derartigen integrierten Halbleiterschaltungen anzugeben.
Die erfindungsgemäße integrierte Halbleiterschaltung zeichnet sich dadurch aus, daß sie MIS-Speichertransistoren, die jeweils eine Floating-Gate-Elektrode und eine auf der Floating-Gate-Elektroäe ausgebildete Steuer-Gate-Elektrode
130049/0665
besitzen, und MIS-Transistoren oder Peripherie-Transistoren aufweist, die jeweils an der Peripherie der MIS-Speichertransistoren ausgebildet sind und eine Gate-Elektrode besitzen, indem man in derselben Leitungsschicht wie die Floating-Gate-Elektrode ein Muster ausbildet.
Die Erfindung wird nachstehend anhand der Beschreibung von Ausführungsbeispielen und unter Bezugnahme auf die beiliegende Zeichnung näher erläutert. Die' Zeichnung zeigt in Figur 1 eine schematische Draufsicht eines erfindungsgemäßen EPROMs;
Figur 2 bis 15 Schnitt zur Erläuterung der schrittweisen
Herstellung einer erfindungsgemäßen EPROM-Anordnung; Figur 16 einen Teilschnitt einer erfindungsgemäßen EPROM-Anordnung gemäß einer anderen Ausführungsform; und in Figur 17 und 18 Teilschnitte eines Anreicherungs-MIS-Trarisistors mit hoher Spannungsfestigkeit gemäß einer anderen Ausführungsform der Erfindung.
Zunächst soll auf Figur 1 Bezug genommen werden, die schematisch eine erfindungsgemäße EPROM-Anordnung zeigt. Dabei bezeichnet das Bezugszeichen 1 ein Halbleitersubstrat bzw. eine Halbleiterpille, die aus Einkristall-Silizium besteht. Ein Speicherfeldbereich 2, der aus einer Vielzahl von Speichertransistoren der oben angegebenen Stuktur besteht und in Form einer Matrix angeordnet ist, ist auf einem Teil der Hauptfläche dieses Halbleitersubstrats 1 ausgebildet. An der Peripherie dieses Speicherfeldteiles 2 sind eine Eingangsschaltung 3, eine Ausgangsschaltung 4, eine Decodierschaltung 5 und eine andere Logikschaltung 6 angeordnet, die aus Verarmungs-MIS-Transistoren, Anreicherungs-MIS-Transistoren, Anreicherungs-MIS-Transistoren mit einem Aufbau hoher Spannungsfestigkeit usw. bestehen.
Als nächstes soll das Herstellungsverfahren für eine derartige EPROM-Anordnung unter Bezugnahme auf die Schnitte in Figur 2 bis 15 näher erläutert werden, wobei jeweils schrittweise die Herstellung der EPROM-Anordnung erläutert wird.
1 3 0 0 4 9/0 66 S
(a) Bei der Anordnung nach Figur 2 wird die Oberfläche eines P-leitenden Einkristall-Siliziumsubstrats 10 durch Wärmeeinwirkung oxidiert, um eine 100 ran dicke Schicht 11 aus Siliziumdioxid SiO- herzustellen. Auf der Oberfläche dieses SiO2-Filmes wird eine Siliziumnitrid (Si-JSI4) Schicht 12 mit einer Dicke von etwa 150 nm ausgebildet.
(b) Wie aus Figur 3 ersichtlich, wird der Si3N4-FiIm 12 selektiv durch Ätzen entfernt, indem man einen Photoresistfilm 13 als Maske verwendet, um einen P -leitenden Kanalstopper in der Oberfläche des Substrats 10 auszubilden, der als Isoliertrennteil arbeiten soll. Anschließend wird eine P-Typ bestimmende Verunreinigung, wie z.B. eine Borverunreinigung, durch Ionenimplantation durch den SiO^-Film 11 in das Substrat 10 eingeführt, um dadurch P -leitende Kanalstopper 14a, 14b, 14c und 14d herzustellen. Die P -Kanalstopper verhindern, daß sich die Oberfläche des Substrats zum N-Typ ändert.
(c) Wie in Figur 4 dargestellt, wird nach dem Entfernen des Photoresistfilmes 13 das Substrat 10 in einer oxidierenden Atmosphäre beheizt. Aufgrund dieser Wärmebehandlung wird die Oberfläche des Substrats 10 in den Teilen, wo kein Si3N4 gebildet ist, d.h. den P+-Kanalstoppern 14a, 14b, 14c und 14d, oxidiert, um dadurch einen ungefähr 1200 nm dicken SiO2-FiIm zur Isolierungstrennung herzustellen, der nachstehend auch als FeId-SiO2-FiIm bezeichnet wird und die Bezugszeichen 15a, 15b, 15c und 15d trägt.
(d) Wie in Figur 5 dargestellt, werden der Si3N4-FiIm 12 und der darunter liegende SiO2-FiIm 11 vollständig entfernt, um die Oberfläche des Substrats 10 freizulegen, und die so freigelegte Oberfläche des Substrats 10 wird dann in der Wärme oxidiert, um dadurch ungefähr 80 nm dicke Gate-SiO2-Filme 16a, 16b, 16c und 16d zu bilden. Dann wird Bor in die Oberfläche des Substrats 10 durch die Gate-SiO2-Filme 16a, 16b, 16c und 16d durch Ionenimplantation eingeleitet,, um die Schwellwertspannungspegel des Speichertransistors und des
130049/0665
Peripherietransistors und insbesondere die des Anreicherungs-Transistors auf gewünschte Spannungswerte zu steuern. In diesem Falle beträgt die Implantationsenergie ungefähr 70 keV. Außerdem wird, da die Feld-SiO2-Filme 15a, 15b, 15c und 15d in der oben beschriebenen Weise mit ausreichender Dicke ausgebildet sind, Bor nicht in die Oberfläche des Substrats 10 eingeleitet, das unmittelbar unter dem FeId-SiO2 -FiIm liegt. Dementsprechend ist die Ausbildung eines Photoresistfilmes bei diesem Schritt überhaupt nicht erforderlich.
(e) Wie in Figur 6 dargestellt, wird unter Verwendung eines Photoresistfilmes 17 als Maske eine N-Typ bestimmende Verunreinigung, wie z.B. eine Phosphorverunreinigung, durch ein Ionenimplantationsverfahren in einen Teil der Oberfläche des Substrats 10 eingeleitet, wo der Verarmungs-MIS-Transistor herzustellen ist, sowie in einen Teil der Oberfläche des Substrats 10, wo der Anreicherungs-MIS-Transistor mit einer hohen Spannungsfestigkeit auszubilden ist, und zwar durch die Gate-SiO2-Filme 16c, 16d, um dadurch einen N -leitenden Kanalbereich 18 bzw. einen N -leitenden Bereich 19 herzustellen.
Die Ionenimplantationsenergie beträgt zweckmäßigerweise etwa 120 keV. Die Oberflächenverunreinigungskonzentration beträgt
12 2
in diesen Bereichen 18 und 19 ungefähr 10 Atome/cm .
(f) Wie in Figur 7 dargestellt, wird unter Verwendung eines Photoresistfilmes 20 als Maske Bor durch ein Ionenimplantationsverfahren in einen Teil der Oberfläche des Substrats 10 eingeleitet, wo der Speichertransistor herzustellen ist, und zwar durch den Gate-SiO2-Film 16a, um dadurch einen P leitenden Bereich 191 herzustellen. Die Ionenimplantationsenergie beträgt geeigneterweise etwa 70 keV. Die Oberflächen- Verunreinigungskonzentration des so hergestellten P -lei-
12 2
tenden Bereiches 191 beträgt ungefähr 10 Atome/cm . Dieser P -leitende Bereich 191 wird ausgebildet, um die Schreibgeschwindigkeitseigenschaften der EPROM-Anordnung zu erhöhen.
(g) Wie in Figur 8 dargestellt," wird nach dem Entfernen des Photoresistfilmes 20 eine 350 nm dicke polykristalline
1 30049/0665
Siliziumschicht 21 mit einem chemischen Gasphasenabscheidungsverfahren oder CVD-Verfahren hergestellt um die Floating-Gate-Elektrode des Speichertransistors, die Gate-Elektrode des Peripherietransistors und eine erforderliche Verdrahtungsschicht herzustellen. Diese polykristalline Silizium-Schicht 21 wird selektiv geätzt (Ausbildung eines Musters) unter Verwendung eines Photoresistfilmes 22 als Maske, um dadurch die Gate-Elektroden G1, G2, G3 des Peripherietransistors und die Verdrahtungsschicht L1 herzustellen (vgl.
Figur 8). Die Existenz irgendeiner die elektrische Leitfähigkeit bestimmenden Verunreinigung ist in der polykristallinen Siliziumschicht 21, in den Gate-Elektroden G1, G2 und G3 und in der Verdrahtungsschicht L1 nicht erlaubt. Wenn irgendeine Verunreinigung in der polykristallinen Siliziumschicht 21 vorhanden ist, bevor die Musterbildung oder Ätzung dieser Schicht erfolgt, so wird eine Verschlechterung beim Schritt des Aufbringens des Photoresistfilmes 22, beim Schritt des selektiven Entfernens des Photoresistfilmes 22 und beim Schritt der Musterausbildung der polykristallinen Siliziumschicht 21 auftreten und dadurch in nachteiliger Weise das Speichervermögen des Speichertransistors beeinträchtigen. Die oben dargelegte Anordnung wird verwendet, um dieses Problem zu verhindern,
(h) Wie in Figur 9 dargestellt, wird nach dem Entfernen des Photoresistfilmes 22 eine Phosphorverunreinigung in die polykristalline Siliziumschicht 21, in die Gate-Elektroden G1, G2 und G3 und in die Verdrahtungsschicht L1 eingeleitet, so daß die Schichten und Elektroden mit geringem Widerstand ausgelegt werden. Danach wird das Substrat einer Wärmebehandlung in oxidierender Atmosphäre unterworfen. Infolgedessen werden die Oberflächen der polykristallinen Siliziumschicht 21, der Gate-Elektroden G1, G2 und G3 und der Verdrahtungsschicht L1 oxidiert, so daß 160 nm dicke SiO2-Filme 23a, 23b, 23c, 23d, 23e auf diesen Schichten und Elektroden ausgebildet werden. Diese SiO„-Filme fungieren als Zwischen-
0^9/0665
schichtisolator.
(i) Eine zweite polykristalline Siliziumschicht 24 wird mit einem CVD-Verfahren auf dem Substrat 10 in dem in Figur dargestellten Zustand ausgebildet. Diese polykristalline Siliziumschicht 24 hat eine Dicke von ungefähr 360 nm. Außerdem ist in dieser polykristallinen Siliziumschicht 24 keine den elektrischen Leitfähigkeitstyp bestimmende Verunreinigung vorhanden. Anschließend wird, wie in Figur 10 dargestellt, die polykristalline Siliziumschicht 21, der SiO--Film 23a, die polykristalline Siliziumschicht 21 und der Gate-SiO^-Film 16a nacheinander und selektiv geätzt (Musterbildung) unter Verwendung eines Photoresistfilmes 25 als Maske, um dadurch die Steuer-Gate-Elektroden CGI, CG2 und Floating-Gate-Elektrode FG1, FG2 des Speichertransistors herzustellen.
(j) Wie in Figur 11 dargestellt, wird nach dem Entfernen des Photoresistfilmes 25 Phosphor in die polykristalline Siliziumschicht 24 und in die Steuer-Gate-Elektroden CG1 , CG"2 eingeleitet. Unter Verwendung eines Photoresistfilmes 26, der neu als Maske hergestellt worden ist, wird die polykristalline Siliziumschicht 24 selektiv geätzt und als Muster ausgebildet, um dadurch Verdrahtungsschichten L2, L3 für die gegenseitige Verbindung zwischen den Peripherietransistoren und einer Offset-Gate-Elektrode G4 des MIS-Transistors mit hoher Spannungsfestigkeit herzustellen. Die weiter freiliegenden SiO2-Filme 23b, 23c, 23e und Gate-SiO^-Filme 16b, 16c, 16d werden vollständig geätzt.
(k) Wie in Figur 12 dargestellt, wird nach dem Entfernen des Photoresistfilmes 26 Phosphor auf die freiliegende Oberfläche des Substrats 10 aufgebracht und eine Ausdehnungsdiffusion durchgeführt, um dadurch Source-Bereiche S1, S2, S3, S4 und Drain-Bereiche D1, D2, D3, D4 auszubilden. Die Tiefe dieser Bereiche beträgt 1 pm, und die Oberflächen-
15 2
Verunreinigungskonzentration.macht 10 Atome/cm aus.
Außerdem werden die Oberflächen der Gate-Elektroden (CGI,
130049/0665
CG2, G1, G2, G3, G4), der Verdrahtungsschichten (L2,L3) der Source-Bereiche (S1, S2, S3, S4) und der Drain-Bereiche (D1, D2, D3, D4), die frei liegen, bei einer niedrigen Temperatur von 80O0C, bei der sich diese Bereiche nicht ausdehnen, in oxidierender Atmosphäre oxidiert. Die Dicke der 2 27a, 27b, die auf den Oberflächen dieser Elektroden, Verdrahtungsschichten und Bereiche ausgebildet werden, beträgt etwa 120 nm.
(1) Wie in Figur 13 dargestellt, wird unter Verwendung eines Photoresistfilmes 2 8 als Maske der SiO2-FiIm 27b auf dem Source-Bereich und dem Drain-Bereich selektiv geätzt, (m) Wie in Figur 14 dargestellt, wird nach dem Entfernen des Photoresistfilmes 28 ein Phosphosilikatglasfilm oder PSG-FiIm 29 auf dem Substrat 10 ausgebildet. Die Dicke dieses PSG-Filmes 29 beträgt ungefähr 600 nm. Unter Verwendung eines Photoresistfilmes 30 als Maske wird der PSG-FiIm 29 selektiv geätzt, um dadurch Kontaktlöcher H1, H2, H3, H4, H5, H6, H7 herzustellen.
(n) Wie in Figur 15 dargestellt, wird nach dem Entfernen des Photoresistfilmes 30 Aluminium auf das Substrat 10 gedampft. Dieses Aluminium wird als Muster ausgebildet, um damit eine Verdrahtungsschicht 21 zu bilden. Obwohl in der Zeichnung nicht dargestellt, werden die Gateelektroden G3, G4 des Anreicherungs-MIS-Transistors mit hoher Spannungsfestigkeit gegenseitig mit der erwähnten Aluminium-Verdrahtungsschicht verbunden.
Wie oben dargelegt, werden mit dem erfindungsgemäßen Verfahren Speichertransistoren Ql, Q2, ein Anreicherungs-MIS-Transistor QE1 als Peripherietransistor, ein Verarmungs-MIS-Transistor QD und ein Anreicherungs-MIS-Transistor Qg2 111^t hoher Spannungsfestigkeit hergestellt.
Als nächstes soll die Wirkung und der Effekt der Erfindung näher erläutert werden.
(1) Wie sich aus der oben beschriebenen Ausfuhrungsform ergibt, werden die Floating-Gate-Elektrode und die Gate-Elek-
trode des Peripherietransistors durch Musterbildung der polykristallinen Siliziumschicht (Leitungsschicht)' der ersten Schicht hergestellt. Dementsprechend liefert die Erfindung eine EPROM-Anordnung mit stabileren Eigenschaften im Vergleich zu einer EPROM-Anordnung, die eine Peripherietransistorstruktur besitzt, bei der die zweite polykristalline Siliziumschicht als Gate-Elektrode dient, welche dieselbe ist wie z.B. die Steuer-Gate-Elektrode des Speichertransistors. Bei der oben beschriebenen Struktur unterliegt nämlich die Verunreinigung, wie z.B. Phosphor, die in der ersten polykristallinen Siliziumschicht enthalten ist und zur Herstellung der Floating-Gate-Elektrode des Speichertransistors aufgebracht wird, einer Ausdiffundierung während der Herstellung des Gate-Oxidfilmes des Speichertransistors und kommt in das Substrat des Peripheriegransistors. Aus diesem Grunde tritt eine Varianz bei der Schwellwertspannung V^ zwischen den resultierenden vielen Peripherietransistoren auf. Bei der Transistorstruktur gemäß der Erfindung wird andererseits dieses Problem ausgeräumt, da die Gate-Elektrode von der ersten polykristallinen Siliziumschicht gebildet wird.
(2) Da die Gate-Elektrode des Peripherietransistors durch die erste polykristalline Siliziumschicht gebildet wird, wird die Verbindung zwischen den Transistoren in der zweiten polykristallinen Siliziumschicht erleichtert, und somit ist es möglich, eine EPROM-Anordnung mit einer Struktur hoher Integrationsdichte zu erhalten. Beispielsweise ist es möglich/ eine Anzahl von Strukturen auszubilden, bei der die Verdrahtungsschicht L1 die Verdrahtungsschicht L2 in der Peripherieschaltung kreuzt, wie es in Figur 15 dargestellt ist.
(3) Das polykristalline Silizium wird speziell für die Gate-Elektrode und die Verdrahtungsschichten verwendet. Dieses polykristalline Silizium hat eine hohe Adhäsion zum Isolierfilm, z.B. zum SiO9-FiIm, und bildet keine Schnitteile speziell an den Schrittbereichen des SiO2-Filmes. Außerdem kann das polykristalline Silizium leicht in einen
130049/0665
Film umgewandelt werden, wenn es in oxidierender Atmosphäre oxidiert wird. Dementsprechend kann die Isolierung zwischen den Verdrahtungen mit diesem SiCU-Film leicht erreicht werden.
(4) Wie beim Schritt (e) erläutert, wird in der ersten polykristallinen Siliziumschicht die Verunreinigung (Phosphor) in die erste polykristalline Siliziumschicht des den Speichertransistor bildenden Teiles, in die Gate-Elektrode des Peripherietransistors und in die Verdrahtungsschicht nach der Herstellung der Gate-Elektrode des Peripherietransistors und der Verdrahtungsschicht implantiert. Mit anderen Worten, die erste polykristalline Siliziumschicht wird einer Phosphorbehandlung unterworfen. Da die Phosphorbehandlung nicht im Stadium der Behandlung der ersten polykrsitallinen Siliziumschicht durchgeführt wird, welche zum Zwecke der Herstellung der Gate-Elektrode des Peripherietransistors und der Verdrahtungsschicht vorgenommen wird, wird die erste polykristalline Siliziumschicht bei dem den Speichertransistor bildenden Teil nicht leicht verunreinigt. Infolgedessen wird ein stabiler SiO2-FiIm auf der Oberfläche dieser polykristallinen Siliziumschicht hergestellt und führt somit zu einem Speichertransistor mit einem stabilen Speichervermögen.
(5) Insbesondere bei der Ausbildung des .Anreicherungs-MIS-Transistors Qg2 hoher Spannungsfestigkeit kann die Offset-Gate-Elektrode hergestellt werden, ohne die Anzahl von Mannstunden zur Speziellen Herstellung zu erhöhen. Außerdem kann der N~-leitende Bereich gleichzeitig mit der Herstellung des Kanalbereiches des Verarmungs-MIS-Transistors ausgebildet werden. Es ist somit möglich, ohne weiteres den Anreicherungs-MIS-Transistor Qg- hoher Spannungsfestigkeit zu erhalten. Als nächstes sollen abgewandelte Ausführungsformen gemäß der Erfindung näher erläutert werden.
(E1) Der Kontaktbereich zwischen dem Sourcebereich S (Drain-Bereich D) und der Verdrahtungsschicht 31 im Speichertransistor oder Peripherietransistor kann in Form der Struktur
130049/0 665
ausgebildet werden,wie sie in Figur 16 dargestellt ist. Da der dicke FeId-SiO2-FiIm 15 unterhalb des PSG-Filmes 29 vorhanden ist, kann das Kontaktloch des PSG-Filmes 29 mit ausreichender Toleranz ausgebildet werden.
(E2) Im Peripherie-Transistorbereich kann eine Integration hoher Dichte der EPROM-Anordnung realisiert werden, indem man die Elektroden des Source-Bereiches und des Drain-Bereiches unter Verwendung der zweiten polykristallinen Siliziumschicht ausdehnt. In diesem Falle ist der Photoresist-Verarbeitungsschritt zur selektiven Freilegung des Substrats 10 unmittelbar vor dem bereits genannten Verfahrensschritt (g) erforderlich.
(E3) Die Gate-Struktur G3, G4 der Gate-Elektroden des Anreicherungs-MIS-Transistors QE2 kann von der Art sein, wie es in Figur 17 und 18 dargestellt ist. In diesen Figuren der Zeichnung ist die Offset-Elektrode G4 durch Musterbildung der zweiten polykristallinen Siliziumschicht ausgebildet. (E4) Die zweite polykristalline Siliziumschicht kann'durch eine Leitungsschicht ersetzt werden, die aus einem metallisehen Material, wie z.B. Molybdän, besteht. Da Molybdän ein Metall mit einem hohen Schmelzpunkt ist, kann es die Rolle einer Verunreinigungsmaske bei der Herstellung des Source-Drain-Bereiches spielen. Die Verdrahtungsschicht, die aus einem derartigen metallischen Material gebildet wird, hat einen niedrigeren Flächenwiderstand als eine Verdrahtungsschicht, die aus polykristallinem Silizium besteht, was die Schaltgeschwindigkeit der EPROM-Anordnung verbessern kann.
130049/0665

Claims (5)

  1. F'AT Γ N TA N WA LT E
    SCHIFF ν. FÜNER STREHL SC H Ü BEL-HO PF EBBINGHAUS FINCK
    MARIAHILFPLATZ 2 & 3, MÜNCHEN 9O 3106202
    POSTADRESSE: POSTFACH 95 O1 6O, D-80OO MÖNCHEN Θ5
    HITACHI, LTD. 19. Februar 19 81
    DEA-25 237
    Integrierte HalbleiterschaTtungsanordnung und Verfahren zu ihrer Herstellung
    " PATENTANSPRÜCHE
    Integrierte Halbleiterschaltungsanordnung, gekennzeichnet durch einen MIS-Speichertransistorteil mit einer Floating-Gateeleketrode und einer Steuer-Gateelektrode auf der Floating-Gateelektrode; und durch einen MIS-Transistorbereich mit einer Gateelektrode, die curch Musterbildung derselben Leitungsschicht wie die Floating-Gateeleketrode an der Peripherie des MIS-Speichertransistorteiles ausgebildet ist.
  2. 2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß sämtliche Gate-Elektroden aus einer polykristallinen Siliziumschicht bestehen.
    1300 49/0665
  3. 3. Verfahren zur Herstellung einer integrierten Halbleiterschaltungsanordnung, gekennzeich-net durch folgende Verfahrensschritte:
    gleichzeitiges Herstellen von ersten und zweiten Gate-Isolierfilmen in einem Teil bzw. einem anderen Teil der Hauptfläche eines HalbleiterSubstrats vom ersten Leitungstyp; Herstellen einer Leitungsschicht auf den ersten und zweiten Gate-Isolierfilmen und Ausbilden eines Musters in der Leitungsschicht zur Herstellung von ersten und zweiten Gateelektroden; Herstellen eines Isolierfilmes auf der ersten Gateelektrode; Herstellen einer dritten Gateelektrode auf dem Isolierfilm der ersten Gateelektrode; und
    Einleiten einer einen zweiten Leitfähigkeitstyp bestimmenden Verunreinigung in das Substrat, welche die entgegengesetzte Leitfähigkeit wie der erste Leitfähigkeitstyp besitzt, um dadurch Source- und Drainbereiche herzustellen.
  4. 4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die erste Gateelektrode und die dritte Gateelektrode als Floating-Gateelektrode bzw. Steuer-Gateelektrode eines Speichertransistorteiles ausgebildet werden und daß die zweite Gateelektrode als Gateelektrode eines Peripherietransistorteiles ausgebildet wird.
  5. 5. Verfahren nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß sämtliche Gateelektroden aus
    «■-
    einer polykristallinen Siliziumschicht hergestellt werden.
    130049/066$
DE19813106202 1980-02-20 1981-02-19 Integrierte halbleiterschaltungsanordnung und verfahren zu ihrer herstellung Granted DE3106202A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1898380A JPS56116670A (en) 1980-02-20 1980-02-20 Semiconductor integrated circuit device and manufacture thereof

Publications (2)

Publication Number Publication Date
DE3106202A1 true DE3106202A1 (de) 1981-12-03
DE3106202C2 DE3106202C2 (de) 1992-10-15

Family

ID=11986826

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19813106202 Granted DE3106202A1 (de) 1980-02-20 1981-02-19 Integrierte halbleiterschaltungsanordnung und verfahren zu ihrer herstellung

Country Status (3)

Country Link
US (3) US4373249A (de)
JP (1) JPS56116670A (de)
DE (1) DE3106202A1 (de)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3542939A1 (de) * 1984-12-05 1986-06-12 Mitsubishi Denki K.K., Tokio/Tokyo Halbleiter-speicherbauelement
EP0255159A2 (de) * 1986-07-25 1988-02-03 STMicroelectronics S.r.l. Verfahren zum Herstellen von Strukturen, einschliesslich nichtflüchtiger Speicherzellen vom EEPROM-Typ, mit selbstausrichtenden Siliziumschichten und dazugehörige Transistoren
EP0399881A2 (de) * 1989-05-20 1990-11-28 Fujitsu Limited Halbleiteranordnung mit zwei leitenden Schichten und Verfahren zu ihrer Herstellung
EP1069614A2 (de) * 1999-07-14 2001-01-17 Texas Instruments Incorporated Herstellungsverfahren eines integrierten Schaltkreises

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56120166A (en) * 1980-02-27 1981-09-21 Hitachi Ltd Semiconductor ic device and manufacture thereof
US4490900A (en) * 1982-01-29 1985-01-01 Seeq Technology, Inc. Method of fabricating an MOS memory array having electrically-programmable and electrically-erasable storage devices incorporated therein
JPS594170A (ja) * 1982-06-30 1984-01-10 Mitsubishi Electric Corp 半導体装置の製造方法
JPS5974677A (ja) * 1982-10-22 1984-04-27 Ricoh Co Ltd 半導体装置及びその製造方法
DE3316096A1 (de) * 1983-05-03 1984-11-08 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von speicherzellen mit einem ein schwebendes gate aufweisenden mos-feldeffekttransistor
US4769340A (en) * 1983-11-28 1988-09-06 Exel Microelectronics, Inc. Method for making electrically programmable memory device by doping the floating gate by implant
US5352620A (en) * 1984-05-23 1994-10-04 Hitachi, Ltd. Method of making semiconductor device with memory cells and peripheral transistors
US4663645A (en) * 1984-05-23 1987-05-05 Hitachi, Ltd. Semiconductor device of an LDD structure having a floating gate
IT1213249B (it) * 1984-11-26 1989-12-14 Ates Componenti Elettron Processo per la fabbricazione distrutture integrate includenti celle di memoria non volatili con strati di silicio autoallineati ed associati transistori.
US4598460A (en) * 1984-12-10 1986-07-08 Solid State Scientific, Inc. Method of making a CMOS EPROM with independently selectable thresholds
US4646425A (en) * 1984-12-10 1987-03-03 Solid State Scientific, Inc. Method for making a self-aligned CMOS EPROM wherein the EPROM floating gate and CMOS gates are made from one polysilicon layer
US4590665A (en) * 1984-12-10 1986-05-27 Solid State Scientific, Inc. Method for double doping sources and drains in an EPROM
JPH0763075B2 (ja) * 1985-07-19 1995-07-05 株式会社日立製作所 半導体集積回路装置
US4774202A (en) * 1985-11-07 1988-09-27 Sprague Electric Company Memory device with interconnected polysilicon layers and method for making
JPH0644631B2 (ja) * 1987-05-29 1994-06-08 株式会社東芝 半導体装置及びその製造方法
JPS6465873A (en) * 1987-09-07 1989-03-13 Oki Electric Ind Co Ltd Manufacture of semiconductor element
US5057448A (en) * 1988-02-26 1991-10-15 Hitachi, Ltd. Method of making a semiconductor device having DRAM cells and floating gate memory cells
US5086008A (en) * 1988-02-29 1992-02-04 Sgs-Thomson Microelectronics S.R.L. Process for obtaining high-voltage N channel transistors particularly for EEPROM memories with CMOS technology
US5445980A (en) * 1988-05-10 1995-08-29 Hitachi, Ltd. Method of making a semiconductor memory device
US5153144A (en) * 1988-05-10 1992-10-06 Hitachi, Ltd. Method of making tunnel EEPROM
US5008212A (en) * 1988-12-12 1991-04-16 Chen Teh Yi J Selective asperity definition technique suitable for use in fabricating floating-gate transistor
FR2642900B1 (fr) * 1989-01-17 1991-05-10 Sgs Thomson Microelectronics Procede de fabrication de circuits integres a transistors de memoire eprom et a transistors logiques
US5183773A (en) * 1989-04-13 1993-02-02 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device including such input protection transistor
DE3924062C2 (de) * 1989-07-21 1993-11-25 Eurosil Electronic Gmbh EEPROM-Halbleitereinrichtung mit Isolierzonen für Niedervolt-Logikelemente
JP2509717B2 (ja) * 1989-12-06 1996-06-26 株式会社東芝 半導体装置の製造方法
US5010028A (en) * 1989-12-29 1991-04-23 Texas Instruments Incorporated Method of making hot electron programmable, tunnel electron erasable contactless EEPROM
US5234853A (en) * 1990-03-05 1993-08-10 Fujitsu Limited Method of producing a high voltage MOS transistor
US5188976A (en) * 1990-07-13 1993-02-23 Hitachi, Ltd. Manufacturing method of non-volatile semiconductor memory device
TW301782B (de) * 1991-08-16 1997-04-01 Gold Star Electronics
EP0595250B1 (de) * 1992-10-27 1999-01-07 Nec Corporation Verfahren zur Herstellung eines nicht-flüchtigen Halbleiter-Speicherbauteils
US5677215A (en) * 1993-11-17 1997-10-14 Lg Semicon Co., Ltd. Method of fabricating a nonvolatile semiconductor memory device
DE4340592C2 (de) * 1993-11-29 2002-04-18 Gold Star Electronics Verfahren zum Herstellen eines nichtflüchtigen Halbleiterspeichers und einen nach diesem Verfahren hergestellten Halbleiterspeicher
US5798968A (en) * 1996-09-24 1998-08-25 Sandisk Corporation Plane decode/virtual sector architecture
US6208003B1 (en) * 1997-09-26 2001-03-27 Nippon Steel Corporation Semiconductor structure provided with a polycide interconnection layer having a silicide film formed on a polycrystal silicon film
KR100262457B1 (ko) * 1998-05-04 2000-08-01 윤종용 반도체 장치의 오픈 드레인 입출력단 구조 및 그 제조방법
US6399432B1 (en) * 1998-11-24 2002-06-04 Philips Semiconductors Inc. Process to control poly silicon profiles in a dual doped poly silicon process
JP3922341B2 (ja) * 2001-01-11 2007-05-30 セイコーエプソン株式会社 不揮発性メモリトランジスタを有する半導体装置の製造方法
JP2005026380A (ja) * 2003-06-30 2005-01-27 Toshiba Corp 不揮発性メモリを含む半導体装置及びその製造方法
US8154131B2 (en) * 2005-06-14 2012-04-10 Cufer Asset Ltd. L.L.C. Profiled contact

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2129181A1 (de) * 1970-06-15 1971-12-23 Intel Corp Festkörper-Speichervorrichtung mit schwebender Gate-Elektrode
US4142926A (en) * 1977-02-24 1979-03-06 Intel Corporation Self-aligning double polycrystalline silicon etching process

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3930067A (en) * 1966-04-16 1975-12-30 Philips Corp Method of providing polycrystalline layers of elementtary substances on substrates
JPS5134268B2 (de) * 1972-07-13 1976-09-25
JPS5263686A (en) * 1975-11-20 1977-05-26 Toshiba Corp Non-voltatile semiconductor memory device
US4183040A (en) * 1976-02-09 1980-01-08 International Business Machines Corporation MOS RAM with implant forming peripheral depletion MOSFET channels and capacitor bottom electrodes
US4075045A (en) * 1976-02-09 1978-02-21 International Business Machines Corporation Method for fabricating FET one-device memory cells with two layers of polycrystalline silicon and fabrication of integrated circuits containing arrays of the memory cells charge storage capacitors utilizing five basic pattern deliberating steps
US4013489A (en) * 1976-02-10 1977-03-22 Intel Corporation Process for forming a low resistance interconnect in MOS N-channel silicon gate integrated circuit
US4151021A (en) * 1977-01-26 1979-04-24 Texas Instruments Incorporated Method of making a high density floating gate electrically programmable ROM
US4123300A (en) * 1977-05-02 1978-10-31 International Business Machines Corporation Integrated circuit process utilizing lift-off techniques
US4178674A (en) * 1978-03-27 1979-12-18 Intel Corporation Process for forming a contact region between layers of polysilicon with an integral polysilicon resistor
JPS54137984A (en) * 1978-04-18 1979-10-26 Sharp Corp Manufacture of floating gate mos semiconductor device
JPS54139495A (en) * 1978-04-21 1979-10-29 Hitachi Ltd Manufacture of semiconductor memory
US4326329A (en) * 1978-05-18 1982-04-27 Texas Instruments Incorporated Method of making a contact programmable double level polysilicon MOS read only memory
US4180826A (en) * 1978-05-19 1979-12-25 Intel Corporation MOS double polysilicon read-only memory and cell
US4273805A (en) * 1978-06-19 1981-06-16 Rca Corporation Passivating composite for a semiconductor device comprising a silicon nitride (Si1 3N4) layer and phosphosilicate glass (PSG) layer
JPS5591877A (en) * 1978-12-30 1980-07-11 Fujitsu Ltd Manufacture of semiconductor device
US4302766A (en) * 1979-01-05 1981-11-24 Texas Instruments Incorporated Self-limiting erasable memory cell with triple level polysilicon
DE2918888C2 (de) * 1979-05-10 1984-10-18 Siemens AG, 1000 Berlin und 8000 München MNOS-Speicherzelle und Verfahren zu ihrem Betrieb sowie zu ihrer Herstellung
JPS56120166A (en) * 1980-02-27 1981-09-21 Hitachi Ltd Semiconductor ic device and manufacture thereof
JPS577162A (en) * 1980-06-17 1982-01-14 Toshiba Corp Nonvolatile semiconductor memory and manufacture therefor
JPS5963763A (ja) * 1982-10-05 1984-04-11 Fujitsu Ltd 半導体装置の製造方法
US4458407A (en) * 1983-04-01 1984-07-10 International Business Machines Corporation Process for fabricating semi-conductive oxide between two poly silicon gate electrodes

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2129181A1 (de) * 1970-06-15 1971-12-23 Intel Corp Festkörper-Speichervorrichtung mit schwebender Gate-Elektrode
US4142926A (en) * 1977-02-24 1979-03-06 Intel Corporation Self-aligning double polycrystalline silicon etching process
US4142926B1 (de) * 1977-02-24 1983-03-08

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
US-Z: IEEE Journal of Solid. State Circuits, Vol. SL-6, No. 5, Oktober 1971, Seite 301 bis 306 *
US-Z: IEEE Transactions on Electron Devices, Vol. ED-24, No. 5, May 1977, Seiten 600 bis 606 *
US-Z: IEEE Transactions on Electron Devices, Vol. EX-26, No. 11, November 1979, Seiten 1754 bis 1759 *

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3542939A1 (de) * 1984-12-05 1986-06-12 Mitsubishi Denki K.K., Tokio/Tokyo Halbleiter-speicherbauelement
US4707717A (en) * 1984-12-05 1987-11-17 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
EP0255159A2 (de) * 1986-07-25 1988-02-03 STMicroelectronics S.r.l. Verfahren zum Herstellen von Strukturen, einschliesslich nichtflüchtiger Speicherzellen vom EEPROM-Typ, mit selbstausrichtenden Siliziumschichten und dazugehörige Transistoren
EP0255159A3 (en) * 1986-07-25 1989-11-15 Sgs-Thomson Microelectronics S.R.L. Process for making structures including e2prom nonvolatile memory cells with self-aligned layers of silicon and associated transistors
EP0399881A2 (de) * 1989-05-20 1990-11-28 Fujitsu Limited Halbleiteranordnung mit zwei leitenden Schichten und Verfahren zu ihrer Herstellung
EP0399881A3 (de) * 1989-05-20 1991-01-30 Fujitsu Limited Halbleiteranordnung mit zwei leitenden Schichten und Verfahren zu ihrer Herstellung
US5468664A (en) * 1989-05-20 1995-11-21 Fujitsu Limited Method of making semiconductor device with alignment marks
EP1069614A2 (de) * 1999-07-14 2001-01-17 Texas Instruments Incorporated Herstellungsverfahren eines integrierten Schaltkreises
EP1069614A3 (de) * 1999-07-14 2007-12-12 Texas Instruments Incorporated Herstellungsverfahren eines integrierten Schaltkreises

Also Published As

Publication number Publication date
US4373249A (en) 1983-02-15
JPS56116670A (en) 1981-09-12
US4818718A (en) 1989-04-04
US4764479A (en) 1988-08-16
DE3106202C2 (de) 1992-10-15

Similar Documents

Publication Publication Date Title
DE3106202A1 (de) Integrierte halbleiterschaltungsanordnung und verfahren zu ihrer herstellung
DE2933849C2 (de)
DE3788172T2 (de) MIS integrierte Schaltung, wie eine EPROM-Speicherzelle, und Verfahren zu deren Herstellung.
DE2814973C2 (de) Verfahren zur Herstellung eines Speicher-Feldeffekttransistors
DE2734694A1 (de) Isolierschicht-feldeffekttransistor mit kleiner kanallaenge und verfahren zu seiner herstellung
DE2700873A1 (de) Verfahren zur herstellung von komplementaeren isolierschicht-feldeffekttransistoren
DE4208537C2 (de) MOS-FET-Struktur und Verfahren zu deren Herstellung
DE3813665A1 (de) Transistor mit ueberlappendem gate/drain und doppelschicht-gatestrukturen
DE2911132A1 (de) Verfahren zur bildung einer kontaktzone zwischen schichten aus polysilizium
EP0049392A2 (de) Verfahren zum Herstellen einer monolithisch integrierten Zwei-Transistor-Speicherzelle in MOS-Technik
DE3442037A1 (de) Verfahren zur herstellung einer integrierten halbleiterschaltung
DE3437512A1 (de) Integrierte halbleiterschaltung und verfahren zu ihrer herstellung
DE19501557A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE3588129T2 (de) Verbesserungen von Verfahren zum Herstellen von Chips mit einer integrierten Schaltung und auf diese Art hergestellte Chips
DE3334153A1 (de) Verfahren zur herstellung einer halbleitereinrichtung
DE2915024A1 (de) Halbleiterbauelement
DE2921010A1 (de) Verfahren zur herstellung von sowie strukturen fuer vlsi-schaltungen mit hoher dichte
DE2902368A1 (de) Komplementaer-mos-inverter
DE2922015A1 (de) Verfahren zur herstellung einer vlsi-schaltung
DE3540422C2 (de) Verfahren zum Herstellen integrierter Strukturen mit nicht-flüchtigen Speicherzellen, die selbst-ausgerichtete Siliciumschichten und dazugehörige Transistoren aufweisen
DE2922016A1 (de) Vlsi-schaltungen
DE3543937C2 (de)
DE2723374A1 (de) Halbleiterstruktur mit mindestens einem fet und verfahren zu ihrer herstellung
DE3142448C2 (de) MOS-Transistor und Verfahren zu seiner Herstellung
DE3124283A1 (de) Halbleiteranordnung und verfahren zu dessen herstellung

Legal Events

Date Code Title Description
OR8 Request for search as to paragraph 43 lit. 1 sentence 1 patent law
8105 Search report available
8128 New person/name/address of the agent

Representative=s name: STREHL, P., DIPL.-ING. DIPL.-WIRTSCH.-ING. SCHUEBE

8110 Request for examination paragraph 44
D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee