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JP2005026380A - 不揮発性メモリを含む半導体装置及びその製造方法 - Google Patents

不揮発性メモリを含む半導体装置及びその製造方法 Download PDF

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JP2005026380A JP2003188889A JP2003188889A JP2005026380A JP 2005026380 A JP2005026380 A JP 2005026380A JP 2003188889 A JP2003188889 A JP 2003188889A JP 2003188889 A JP2003188889 A JP 2003188889A JP 2005026380 A JP2005026380 A JP 2005026380A
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政孝 竹渕
Fumitaka Arai
史隆 荒井
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Abstract

【課題】論理回路の性能を向上させることが可能な不揮発性メモリを含む半導体装置及びその製造方法を提供することにある。
【解決手段】第２のゲート電極膜４４を論理回路３９，４１、４３のゲート電極膜及び不揮発性メモリ４７における制御ゲート電極膜に適用することにより、第２のゲート電極膜形成後の熱処理が比較的少なくなり、論理回路を構成するトランジスタの微細化により適した構造になる。
【選択図】 図１３

Description

【０００１】
【発明の属する技術分野】
本発明は不揮発性メモリを含む半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、不揮発性メモリとしてＮＡＮＤ型フラッシュメモリやＮＯＲ型フラッシュメモリが知られており、広く使われている。近年では、ＮＡＮＤ型フラッシュメモリとＮＯＲ型フラッシュメモリの両方の特長を兼ね備えたフラッシュメモリも提案されている。
【０００３】
更に、上述のような様々なフラッシュメモリ回路と論理回路等を一つのチップにして、システムオンチップと呼ばれる複数機能を混載したＬＳＩの需要も高まっている。
【０００４】
フラッシュメモリと論理回路を混載したＬＳＩを構成する場合、フラッシュメモリを構成するメモリ素子の構造は、通常使われるＭＯＳトランジスタとは異なる。即ち、メモリ素子においては、複数のゲート電極が、それぞれ異なるゲート絶縁膜を介して積層された構造になる。
【０００５】
また、製造工程においても通常使われるＭＯＳトランジスタとは異なる部分が存在する。これは構造に起因するものだけではなく、例えば、フラッシュメモリのゲート絶縁膜と論理回路のゲート絶縁膜はそれぞれ異なる性能が求められる。従って、フラッシュメモリ及び論理回路のそれぞれ必要とされる性能を満足し、かつ、整合性を取った素子構造及びそれを実現する製造工程を組み上げることが必要である。
【０００６】
このため、不揮発性メモリ回路と論理回路とを混載したＬＳＩにおいては、ゲート構造を３層の多結晶シリコン膜により構成し、また、それぞれの多結晶シリコン膜の不純物ドーピング条件を替える等の工夫が行われている。
【０００７】
（例えば、特許文献１参照。）。
【０００８】
【特許文献１】
特開２００２−６４１５７号公報（第１６頁、図１３）
【０００９】
【発明が解決しようとする課題】
上述のように、フラッシュメモリと論理回路を混載したＬＳＩを構成する場合、その素子構造及び製造工程の整合を取ることによって、より性能の優れたＬＳＩを形成出来る。
【００１０】
しかし、今後のフラッシュメモリと論理回路を混載したＬＳＩにおいては、更に、論理回路の動作速度等の性能向上が求められるため、論理回路の微細化により適した素子構造及び製造方法が求められている。
【００１１】
本発明はこのような事情に鑑みてなされたもので、その目的は論理回路の動作速度等の性能を向上させることが可能な不揮発性メモリを含む半導体装置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記の課題を解決するため、本発明の第１の発明は、半導体装置として、半導体基体と、前記半導体基体上に、下から順に積層された、第１のゲート絶縁膜、第１のゲート電極膜、第２のゲート絶縁膜、及び第２のゲート電極膜からなる第１のゲートと、前記第１のゲートを挟むように、前記半導体基体に形成されたソース及びドレイン領域とを備えたＭＯＳトランジスタを少なくとも一つ有する不揮発性メモリセルと、前記不揮発性メモリセルから離れて前記半導体基体上に、下から順に積層された、第３のゲート絶縁膜及び前記第２のゲート電極膜からなる第２のゲートと、前記第２のゲートを挟むように、前記半導体基体に形成されたソース及びドレイン領域を備えた第２のＭＯＳトランジスタを複数有する論理回路とを具備することを特徴とする。
【００１３】
また、本発明の第２の発明は、半導体装置として、半導体基体と、前記半導体基体上に、下から順に積層された、第１のゲート絶縁膜、第１のゲート電極膜、第２のゲート絶縁膜、第２のゲート電極膜、及び第３のゲート電極膜からなる第１のゲートと、前記第１のゲートを挟むように、前記半導体基体に形成されたソース及びドレイン領域を備えた第１のＭＯＳトランジスタを少なくとも一つ有する不揮発性メモリセルと、前記不揮発性メモリセルから離れて前記半導体基体上に下から順に積層された、第３のゲート絶縁膜、第２のゲート電極膜、及び第３のゲート電極膜のからなる第２のゲートと、前記第２のゲートを挟むように、前記半導体基体に形成されたソース及びドレイン領域を備えた第２のＭＯＳトランジスタを複数有する論理回路とを具備していることを特徴とする。
【００１４】
また、本発明の第３の発明は、半導体基体の素子形成予定領域を囲むように素子分離領域を形成する工程と、前記素子形成予定領域に第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に第１のゲート電極膜を形成する工程と、前記素子形成予定領域のうち、不揮発性メモリセルを形成する領域における前記第１のゲート電極膜及び前記第１のゲート絶縁膜を選択的にパターニングする工程と、パターニングされた前記第１のゲート電極膜上に第２のゲート絶縁膜を形成する工程と、前記素子形成予定領域のうち、論理回路を形成する領域における前記第２のゲート絶縁膜、前記第１のゲート電極膜、及び前記第１のゲート絶縁膜を剥離する工程と、前記論理回路を形成する領域における前記半導体基体上に、第３のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜及び前記第３のゲート絶縁膜上に、第２のゲート電極膜を形成する工程と、前記不揮発性メモリセルを形成する領域における前記第２のゲート電極膜、前記第２のゲート絶縁膜、及び前記第１のゲート電極膜と、前記論理回路を形成する領域における前記第２のゲート電極膜とを選択的にパターニングする工程と、パターニングされた前記第２のゲート電極膜をマスクにして、前記半導体基体表面に不純物を導入してソース及びドレイン領域を形成する工程とを有することを特徴とする。
【００１５】
また、本発明の第４の発明は、半導体装置の製造方法として、半導体基体の素子形成予定領域を囲むように素子分離領域を形成する工程と、前記素子形成予定領域に第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に第１のゲート電極膜を形成する工程と、前記素子形成予定領域のうち、不揮発性メモリセルを形成する領域における前記第１のゲート電極膜及び前記第１のゲート絶縁膜を選択的にパターニングする工程と、パターニングされた前記第１のゲート電極膜に第２のゲート絶縁膜を形成する工程と、前記素子形成予定領域のうち、論理回路を形成する領域における前記第２のゲート絶縁膜、前記第１のゲート電極膜、及び前記第１のゲート絶縁膜を選択的に剥離する工程と、前記論理回路を形成する領域の前記半導体基体上に、第３のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜及び前記第３のゲート絶縁膜上を含め、前記半導体基体上に第２のゲート電極膜を形成する工程と、前記不揮発性メモリセルを形成する領域における前記第２のゲート電極膜及び前記第２のゲート絶縁膜を選択的にパターニングする工程と、パターニングされた前記第２のゲート電極膜上に第３のゲート電極膜を形成する工程と、前記不揮発性メモリセルを形成する領域における前記第３のゲート電極膜、前記第２のゲート電極膜、前記第２のゲート絶縁膜、及び前記第１のゲート電極膜と、前記論理回路を形成する領域の前記第３のゲート電極膜及び前記第２のゲート電極膜とを選択的にパターニングする工程と、パターニングされた前記第３のゲート電極膜及び前記第２のゲート電極膜をマスクにして、前記半導体基体表面に不純物を導入してソース及びドレイン領域を形成する工程とを有することを特徴とする。
【００１６】
本発明によれば、論理回路のゲート電極膜並びに不揮発性メモリの制御ゲート電極膜を第２のゲート電極膜或いは第２のゲート電極膜と第３のゲート電極膜との積層膜によって構成することにより、論理回路を構成するトランジスタの更なる微細化を可能にし、論理回路の性能向上に寄与する不揮発性メモリを有する半導体装置を提供できる。
【００１７】
【発明の実施の形態】
以下、本発明の実施例を、図面を参照して説明する。
【００１８】
（第１の実施の形態）
本発明による第１の実施の形態は、不揮発性メモリとして２つの第１のＭＯＳトランジスタでメモリセルが構成されたフラッシュメモリである。また、第１のＭＯＳトランジスタは第１のゲート絶縁膜であるトンネル絶縁膜、第１のゲート電極膜である浮遊ゲート電極膜、第２のゲート絶縁膜であるインターゲート絶縁膜、及び第２のゲート電極膜である制御ゲート電極膜とを積層した第１のゲートを有する。
【００１９】
一方、周辺回路等も含めた論理回路には、第２のＭＯＳトランジスタで構成された相補型ＭＯＳ論理回路が含まれている。第２のＭＯＳトランジスタは、第３のゲート絶縁膜と第２のゲート電極膜が積層された第２のゲートを有する。
【００２０】
また、第３のゲート絶縁膜の膜厚はトランジスタの電源電圧に対応して３種類有る。即ち、最大膜厚の第３のゲート絶縁膜は高電圧トランジスタに、中間膜厚の第３のゲート絶縁膜は中電圧トランジスタに、及び最小膜厚の第３のゲート絶縁膜は低電圧トランジスタに、それぞれ形成される。更に、不揮発性メモリにおける第２のゲート絶縁膜の膜厚は、最大膜厚の第３のゲート絶縁膜と中間膜厚の第３のゲート絶縁膜との間におく。
【００２１】
図１は本発明による第１の実施の形態における不揮発性メモリのブロック図である。不揮発性メモリ１０はメモリセルアレイ１１、カラムデコーダ１２、センスアンプ１３、ロウデコーダ１４、１５及びソース線ドライバ１６を備えている。
【００２２】
メモリセルアレイ１１はマトリックス状に配置された複数個のメモリセルＭＣを有している。それぞれのメモリセルは、互いに電流経路が直列に接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴを有している。そして、メモリセルトランジスタＭＴのソース領域が選択トランジスタＳＴのドレイン領域に接続されている。また、カラム方向で隣接するメモリセルＭＣは選択トランジスタのソース領域、あるいはメモリセルトランジスタＭＴのドレイン領域を共有している。
【００２３】
ロウ方向におけるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬに共通して接続され、同じように、選択トランジスタＳＴのゲートは、セレクトゲート線ＳＧに共通して接続されている。また、カラム方向におけるメモリセルＭＣのメモリセルトランジスタＭＴのドレインはビット線に共通して接続されている。更に、メモリセルＭＣの選択トランジスタＳＴのソースはソース線ＳＬに共通して接続され、それらがソース線ドライバ１６に接続される。
【００２４】
図１に示したメモリセルアレイ１１の一部の領域を平面の模式図として図２に示す。半導体基体であるシリコン基板２０に、素子分離領域２１ａによって区分けされた長方形の素子領域２１が形成されている。その素子領域２１に直交して複数の素子領域２１を跨ぐようにして、第１のゲート電極膜であるワード線１４ａ、１４ｂ及びセレクトゲート線１５ａ、１５ｂが形成されている。
【００２５】
ワード線１４ａ、１４ｂと素子領域２１が交差する部分にメモリセルトランジスタが形成され、一方、セレクトゲート線１５ａ、１５ｂと素子領域２１が交差する部分に選択トランジスタが形成されている。また、ワード線１４ａ、１４ｂと素子領域２１が交差する部分にはメモリセルトランジスタごとに分離された第２のゲート電極膜である浮遊ゲート電極膜（図示せず）が形成されている。
【００２６】
素子領域２１には、ワード線１４ａ、１４ｂとセレクトゲート線１５ａ、１５ｂを挟むようにしてコンタクトプラグ２２が形成され、それらを接続するように図示しないビット線が素子領域２１に沿って形成されている。２つのコンタクトプラグ２２に挟まれたメモリセルトランジスタと選択トランジスタによって一つのメモリセル１１ａが形成されている。
【００２７】
図３乃至図１３は本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図である。各図の上側に示した各図の（ａ）は、本実施の形態における不揮発性メモリの製造方法を工程順に示す断面図であり、各図の下側に示した各図の（ｂ）は、本実施の形態における相補型ＭＯＳ論理回路の製造方法を工程順に示す断面図である。また、図１３（ａ）及び（ｂ）は本発明による半導体装置の第１の実施の形態を示している。
【００２８】
工程の進行が判るように、各図（ａ）の不揮発性メモリの断面は、以下のようにする。図３（ａ）乃至図５（ａ）は、図２のＸ−Ｘ断面を拡大して示し、図６（ａ）乃至図１３（ａ）は、図２のＹ−Ｙ断面を拡大して示す。
【００２９】
一方、各図（ｂ）の相補型ＭＯＳ回路の断面は、特に断面方向を変えずに示す。従って、図３（ｂ）乃至図１３（ｂ）は同一の断面である。
【００３０】
先ず、図３（ａ）及び（ｂ）に示すように、半導体基体としてＰ型のシリコン基板３０を用意する。続いて、素子分離工程に入る。図示しないシリコン酸化膜、シリコン窒化膜等をシリコン基板３０上に積層しリソグラフィ法、ドライエッチング法等を用い、マスクを形成する。次に、マスクされていないシリコン基板３０の領域に、ドライエッチング法により溝を形成する。続いて、溝も含めたシリコン基板３０の全面にＣＶＤ法を用いてシリコン酸化膜を形成し、続いてＣＭＰ法、エッチング法等を用い、表面を平坦化しながらシリコン基板３０の溝に形成されたシリコン酸化膜を残存させ、素子分離領域３１とする。
【００３１】
Ｐ型のシリコン基板３０を使用しているため、図３（ａ）の不揮発性メモリ領域については、通常はウェル形成を行わないが、特に必要であればイオン注入法等を用い、Ｐ型ウェルを形成する。また、Ｎ型ウェルを先ず形成し、その上にＰ型ウェルを積層する二重ウェル構造としても良い。なお、図３（ｂ）の相補型ＭＯＳ論理回路領域におけるウェル形成については後述する。
【００３２】
次に不揮発性メモリのゲート構造の形成工程に入る。この工程では、先ず、図４（ａ）及び（ｂ）に示すように第１のゲート絶縁膜３２となるシリコン酸化膜を熱酸化法により、例えば１０ｎｍ程度形成する。
【００３３】
更に、ＣＶＤ法により、第１のゲート電極膜３３となる燐添加多結晶シリコン膜或いはアモルシリコン膜を８０ｎｍ程度形成する。また、ＣＶＤ時に燐添加しない場合は、その後、イオン注入法等を用い多結晶シリコン膜或いはアモルシリコン膜に燐等の導電型を与える不純物をドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度導入する。続いて、図４（ｂ）の相補型ＭＯＳ論理回路領域上にマスクとなる膜を全面に形成し、図４（ａ）の不揮発性メモリ領域に関し、リソグラフィ法、ドライエッチング法等を用い、多結晶シリコン膜或いはアモルシリコン膜及びシリコン酸化膜をパターニングする。
【００３４】
これにより、第１のゲート絶縁膜３２及び第１のゲート電極膜３３が形成される。なお、第１のゲート絶縁膜３２が不揮発性メモリにおけるトンネル絶縁膜になり、第１のゲート電極膜３３が浮遊ゲート電極膜となる。
【００３５】
次に図５（ａ）及び（ｂ）に示すように、第２の絶縁膜３４を形成する。第２の絶縁膜３４は積層構造として形成されており、例えば、以下のようにする。即ち、ＣＶＤ法を用い、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を同一の膜形成装置のなかで連続して形成し、全体の膜厚は、例えば１５ｎｍ程度とする。第２の絶縁膜３４が不揮発性メモリのインターゲート絶縁膜である。
【００３６】
以上により、不揮発性メモリ領域におけるメモリセルのゲート構造の形成工程が、第２のゲート電極膜形成工程を残してほぼ終了した。一方、相補型ＭＯＳ論理回路領域においても図４（ｂ）及び図５（ｂ）に示すように膜は形成されるが、相補型ＭＯＳ論理回路のゲート構造には用いられず、後述するように剥離される。
【００３７】
続いて、トランジスタ形成工程を説明する。図５（ａ）の工程まで終了した不揮発性メモリ領域における、図２に示した平面の模式図のＹ−Ｙ断面を図６（ａ）に示す。図に示されるように、素子領域上の長手方向では、シリコン基板３０の上に、第１の絶縁膜３２、第１のゲート電極膜３３及び第２のゲート絶縁膜３４が積層された構造になっている。これ以降、図１３まではＹ−Ｙ断面を用いて説明する。
【００３８】
一方、相補型ＭＯＳ論理回路領域の断面は、これまでと同じであり、以降も変わらない。従って、図６（ｂ）は図５（ｂ）と同様の図である。
【００３９】
続いて、図７（ａ）に示すように、不揮発性メモリ領域をマスク膜３５であるレジスト膜或いは絶縁膜等で覆う。一方、図７（ｂ）に示すように、相補型ＭＯＳ論理回路上においては、第２の絶縁膜３４及び第１のゲート電極膜３３を、ドライエッチング法、ウェットエッチング法等を用いて全面剥離する。相補型ＭＯＳ論理回路領域のシリコン基板３０上には第１の絶縁膜３２が残存する。
【００４０】
更に、リソグラフィ法、イオン注入法等を用い、相補型ＭＯＳ論理回路領域にＰ型ウェル領域３６及びＮ型ウェル領域３７を、図７（ｂ）に示すように、それぞれ形成する。その後、第１の絶縁膜３２を、ドライエッチング法、ウェットエッチング法等を用いて剥離する。
【００４１】
次に、相補型ＭＯＳ論理回路領域のシリコン基板３０上に、膜厚の異なる３種類の第３のゲート絶縁膜を形成する。第３のゲート絶縁膜はすべてシリコン酸化膜である。図８（ｂ）に示すように、熱酸化法により、３種類の第３のゲート絶縁膜の中で、最大膜厚の第３のゲート絶縁膜３８を、例えば１６ｎｍ程度形成する。この最大膜厚の第３のゲート絶縁膜３８が相補型ＭＯＳ回路における高電圧トランジスタのゲート酸化膜の基本部分になる。
【００４２】
次に、図９（ｂ）に示すように、相補型ＭＯＳ論理回路領域における高電圧トランジスタ３９上の最大膜厚の第３のゲート絶縁膜３８を残し、他領域の最大膜厚の第３のゲート絶縁膜３８を、ウェットエッチング法等を用いて剥離する。続いて、熱酸化法を用い、中間膜厚の第３のゲート絶縁膜４０を、例えば９ｎｍ程度形成する。この中間膜厚の第３のゲート絶縁膜４０が相補型ＭＯＳ論理回路における中電圧トランジスタ４１のゲート酸化膜の基本部分になる。この酸化工程によって、最大膜厚の第３のゲート絶縁膜３８も成長し、若干、膜厚が厚くなる。更に、高電圧トランジスタ３９上の第３のゲート絶縁膜３８及び中電圧トランジスタ４１上における中間膜厚の第３のゲート絶縁膜４０を残し、他領域の中間膜厚の第３のゲート絶縁膜４０を、ウェットエッチング法等を用いて剥離する。
【００４３】
次に、図１０（ｂ）に示すように、熱酸化法により、最小膜厚の第３のゲート絶縁膜４２を３ｎｍ程度形成する。この最小膜厚の第３のゲート絶縁膜４２が相補型ＭＯＳ論理回路における低電圧トランジスタ４３のゲート酸化膜になる。この酸化工程によって、他の第３のゲート絶縁膜３８、４０も成長し、若干、膜厚が厚くなる。例えば、最大膜厚の第３のゲート絶縁膜３８は１８ｎｍ程度、中間膜厚の第３のゲート絶縁膜４０は１１ｎｍ程度、及び最小膜厚の第３のゲート絶縁膜４２は３ｎｍ程度である。また、不揮発性メモリにおける第２の絶縁膜の厚さは、前述したように、例えば１５ｎｍ程度であり、最大膜厚の第３のゲート絶縁膜３８よりは薄く、中間膜厚の第３のゲート絶縁膜４０よりは厚くなる。
【００４４】
以上の工程により、相補型ＭＯＳ論理回路における複数の電圧に対応したトランジスタのゲート絶縁膜を形成できる。一方、図７（ａ）乃至図１０（ａ）に示した不揮発性メモリ領域においては第２のゲート絶縁膜がマスクとなり、膜形成はされず、図６（ａ）に示した構造と同様である。
【００４５】
なお、上述のゲート絶縁膜形成工程の途中、例えば、中間膜厚の第３のゲート絶縁膜４０を形成した後、或いはゲート絶縁膜形成工程終了後において、シリコン基板３０中のチャネル領域にイオン注入法等を用い、導電型を与える不純物を導入する。Ｐ型の場合は硼素、Ｎ型の場合は燐、砒素等のドーピングを行う。ドーズ量として１Ｅ１１ｃｍ−２〜１Ｅ１３ｃｍ−２程度である。この時、必要な不純物ドーピング量或いはそのシリコン基板方向のプロファイルをそれぞれの領域において替える場合は、リソグラフィ法等を用い、不純物ドーピングが不要な部分はマスクにより覆う。
【００４６】
次に、不揮発性メモリ領域及び相補型ＭＯＳ論理回路領域の両方に、ＣＶＤ法により多結晶シリコン膜或いはアモルファスシリコン膜を５０ｎｍ程度形成し、続いて、リソグラフィ法、ドライエッチング法等を用い、多結晶シリコン膜或いはアモルファスシリコン膜をパターニングする。これにより、図１１（ａ）及び（ｂ）に示すように、第２のゲート電極膜４４を形成する。不揮発性メモリの制御ゲート電極膜と、相補型ＭＯＳ論理回路のゲート電極膜が第２のゲート電極膜４４によって形成される。
【００４７】
続いて、相補型ＭＯＳ論理回路領域はマスクで覆い、不揮発性メモリ領域の第２のゲート電極膜４４をマスクにして、図１２（ａ）に示すように、第２のゲート絶縁膜３４及び第１のゲート電極膜をパターニングする。
【００４８】
次に、不揮発性メモリ領域及び相補型ＭＯＳ論理回路領域ともに、第２のゲート電極膜４４をマスクにして、イオン注入法等を用い、不純物をシリコン基板３０中に導入し、接合深さが比較的浅いソース及びドレイン領域（図示せず）を形成する。Ｐ型の領域へは、例えば硼素、Ｎ型の領域は、例えば燐、砒素等のドーピングを行う。ドーズ量として１Ｅ１３ｃｍ−２〜１Ｅ１５ｃｍ−２程度である。
【００４９】
更に、第２のゲート電極膜４４上にＣＶＤ法によるシリコン窒化膜等の絶縁膜を形成した後、ドライエッチング法等による膜剥離等を行い、図１２（ａ）及び（ｂ）に示すように、側壁絶縁膜４５を形成する。
【００５０】
不揮発性メモリ領域における、第１のゲート絶縁膜３２、第１のゲート電極膜３３、第２のゲート絶縁膜３４、及び第２のゲート電極膜４４によって形成された積層ゲート構造が第１のゲートである。また、論理回路における、異なる膜厚の第３のゲート絶縁膜３８、４０、４２、及び第２のゲート電極膜４４によって形成された積層ゲート構造が第２のゲートでる。
【００５１】
更に、不揮発性メモリ領域及び相補型ＭＯＳ論理回路領域ともに、第２のゲート電極膜４４及び側壁絶縁膜４５をマスクにして、イオン注入法等を用い、不純物をシリコン基板３０中に導入し、接合深さが比較的深いソース及びドレイン領域を形成する。Ｐ型の領域へは、例えば硼素、Ｎ型の領域は、例えば燐、砒素等のドーピングを行う。ドーズ量として１Ｅ１５ｃｍ−２〜５Ｅ１６ｃｍ−２程度である。先に述べた比較的浅いソース及びドレイン領域とを合せて、図１２（ａ）及び（ｂ）に示す、最終のソース及びドレイン領域４６とする。また、不揮発性メモリ領域における２つのトランジスタが組合された領域がメモリセル４７になる。
【００５２】
次に、不揮発性メモリ領域及び相補型ＭＯＳ論理回路領域ともに、コバルト膜を形成し、また、必要であればＴｉ或いはＴｉＮ等のキャップ膜を更にコバルト膜上に形成し、熱処理を行うことによって、図１３（ａ）及び（ｂ）に示すように、第２のゲート電極膜４４並びにソース及びドレイン領域４６上にコバルトシリサイド膜であるサリサイド電極膜４８を形成する。
【００５３】
その後、プラズマＣＶＤ法等を用い、図示しないシリコン酸化膜等をシリコン基板３０全面に形成する。このシリコン酸化膜等に、更に、コンタクト孔を開口した後、ビット線等を含む金属配線層を形成する。さらに、必要に応じてシリコン酸化膜等の形成、コンタクト孔の開口、及び金属配線層の形成を繰り返して行い、多層配線構造を形成する。更に、全面を表面保護膜で覆い、パッド部を開口して不揮発性メモリを含む半導体装置を完成させる。
【００５４】
本実施の形態によれば、比較的に後の工程である第２のゲート電極膜によって、相補型ＭＯＳ論理回路のゲート電極膜及び不揮発性メモリの制御ゲート電極膜を形成することにより、第２のゲート電極膜形成後の熱処理時間が少なくなり、論理回路を構成するトランジスタの微細化により適した構造になる。これにより、論理回路の性能向上が可能な不揮発性メモリを有する半導体装置半導体装置が得られる。
【００５５】
また、相補型ＭＯＳ論理回路に対し、使用電圧に対応したゲート絶縁膜の膜厚を有する３種類のトランジスタを用いることにより、論理回路の動作速度の向上が可能な不揮発性メモリを有する半導体装置が得られる。
【００５６】
また、メモリセルの第２のゲート絶縁膜の膜厚を、論理回路における中間膜厚のゲート絶縁膜よりも厚くすることによって耐圧を上げ、最大膜厚のゲート絶縁膜よりも薄くすることによって動作速度を上げ、両者を満足しうる特性を持つ不揮発性メモリを有する半導体装置が得られる。
【００５７】
（第２の実施の形態）
本発明による第２の実施の形態は、第１の実施の形態と基本構成は同じである。異なる点は、第３のゲート電極膜を有し、第２の電極膜と積層してゲートを構成することである。
【００５８】
即ち、不揮発性メモリとして２つの第１のＭＯＳトランジスタでメモリセルが構成されたフラッシュメモリである。また、第１のＭＯＳトランジスタは第１のゲート絶縁膜であるトンネル絶縁膜、第１のゲート電極膜である浮遊ゲート電極膜、第２のゲート絶縁膜であるインターゲート絶縁膜、及び第２のゲート電極膜と第３のゲート電極膜とを重ねた制御ゲート電極膜とを積層した第１のゲートを有する。
【００５９】
一方、周辺回路等も含めた論理回路には、第２のＭＯＳトランジスタで構成された相補型ＭＯＳ論理回路が含まれている。第２のＭＯＳトランジスタは、第３のゲート絶縁膜及び第２のゲート電極膜と第３のゲート電極膜とが積層された第２のゲートを有する。
【００６０】
また、第３のゲート絶縁膜の膜厚はトランジスタの電源電圧に対応して３種類有る。即ち、最大膜厚の第３のゲート絶縁膜は高電圧トランジスタに、中間膜厚の第３のゲート絶縁膜は中電圧トランジスタに、及び最小膜厚の第３のゲート絶縁膜は低電圧トランジスタに、それぞれ形成される。更に、不揮発性メモリにおける第２のゲート絶縁膜の膜厚は、最大膜厚の第３のゲート絶縁膜と中間膜厚の第３のゲート絶縁膜との間におく。
【００６１】
図１４は本発明による第２の実施の形態におけるメモリセルアレイの一部領域の平面の模式図である。図２に示した第１の実施の形態におけるメモリセルアレイの一部領域の平面の模式図と基本的な構成は同じであるため、異なる部分について説明する。
【００６２】
図のなかで、セレクトワード線１５ａ、１５ｂの部分に一部広がりがあり、制御ゲートコンタクト２３が形成されている。セレクトゲート線は第２のゲート電極膜及び第３のゲート電極膜からなる選択トランジスタＳＴのゲート電極であり、その下に第１のゲート電極膜からなる浮遊ゲートが存在する。制御ゲートコンタクト２３はセレクトゲート線と浮遊ゲートを接続するための領域である。
【００６３】
図１５乃至図１８は本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図である。また、図１８は本発明による半導体装置の第２の実施の形態を示している。
【００６４】
第１の実施の形態における図３乃至図９の相補型ＭＯＳ論理回路領域における第３のゲート絶縁膜を形成する工程までは同一の工程をとるため図面は省略し、それ以降の工程について説明する。
【００６５】
また、各図の上側に示した各図（ａ）は不揮発性メモリにおける図１４のＹ−Ｙ断面を拡大して示し、また、各図の下側に示した各図（ｂ）は不揮発性メモリにおける図１４のＹ´−Ｙ´断面を拡大して示している。一方、相補型ＭＯＳ論理回路領域は基本的に実施の形態１と同様の工程になるため、図示しない。
【００６６】
不揮発性メモリにおけるＹ−Ｙ断面においては、先ず、図１５（ａ）に示すように、半導体基体であるＰ型のシリコン基板３０上には、第１のゲート絶縁膜３２、第１のゲート電極膜３３、及び第２のゲート絶縁膜３４が積層されている。
【００６７】
一方、Ｙ´−Ｙ´断面は図１５（ｂ）に示すように、素子分離領域３１上に第１のゲート電極膜３３、及び第２のゲート絶縁膜３４が積層されている。これらの膜の上に、更に、ＣＶＤ法により第２のゲート電極膜４４である多結晶シリコン膜或いはアモルファスシリコン膜を３０ｎｍ程度形成する。
【００６８】
次に、図１６（ａ）の断面領域はマスクで覆い、図１６（ｂ）に示すように、第１のゲート電極膜３３上の一部に、リソグラフィ法、ドライエッチング法等を用い、図１４で示した制御ゲートコンタクト２３の開口を行う。更に、ＣＶＤ法により第３のゲート電極膜４４ａである多結晶シリコン膜或いはアモルファスシリコン膜を図１６（ａ）及び（ｂ）に示すようにシリコン基板３０全面に、例えば３０ｎｍ程度形成する。この時、第２のゲート電極膜４４ａに、厚い場合は例えば３ｎｍ程度、薄い場合は例えば１ｎｍ以下の極薄シリコン酸化膜４４ｂを介在させる。
【００６９】
続いて、第３のゲート電極膜４４ａ及び第２のゲート電極膜４４にイオン注入法等を用い、導電型を与える不純物ドーピングを行う。更に、リソグラフィ法、ドライエッチング法等を用い、図１７（ａ）及び（ｂ）に示すように、第３のゲート電極膜４４ｂ、第２のゲート電極膜４４ａ、第２のゲート絶縁膜３４、及び第１のゲート電極膜３３をパターニングする。この時、図示しない相補型ＭＯＳ論理回路領域においても第３のゲート電極膜４４ｂ、第２のゲート電極膜４４ａがパターニングされ、ゲート構造が形成される。
【００７０】
更に、以下の工程は第１の実施の形態と同様の工程をとるため、簡潔に説明する。即ち、図１８（ａ）に示すように、第３のゲート電極膜４４ａ及び第２のゲート電極膜４４をマスクにして、イオン注入法等を用い、不純物をシリコン基板３０中に導入し、接合深さが比較的浅いソース及びドレイン領域（図示せず）を形成する。Ｐ型の領域へは、例えば硼素、Ｎ型の領域は、例えば燐、砒素等のドーピングを行う。ドーズ量として１Ｅ１３ｃｍ−２〜１Ｅ１５ｃｍ−２程度である。更に、第３のゲート電極膜４４ａ及び第２のゲート電極膜４４等の側面に側壁絶縁膜４５を形成する。
【００７１】
続いて、第３のゲート電極膜４４ａ及び第２のゲート電極膜４４及び側壁絶縁膜４５をマスクにして、イオン注入法等を用い、不純物をシリコン基板３０中に導入し、接合深さが比較的深いソース及びドレイン領域を形成する。Ｐ型の領域へは、例えば硼素、Ｎ型の領域は、例えば燐、砒素等のドーピングを行う。ドーズ量として１Ｅ１５ｃｍ−２〜５Ｅ１６ｃｍ−２程度である。先に述べた比較的浅いソース及びドレイン領域とを合せて、最終のソース及びドレイン領域４６とする。
【００７２】
更にコバルト膜を形成し、また、必要であればＴｉ或いはＴｉＮ等のキャップ膜を更にコバルト膜上に形成し、熱処理を行うことによって、第３のゲート電極膜４４ｂ並びにソース及びドレイン領域４６上にコバルトシリサイド膜であるサリサイド電極膜４８を形成する。なお、図示しない相補型ＭＯＳ論理回路領域においても同様の工程が進行し、トランジスタが形成される。
【００７３】
その後、プラズマＣＶＤ法等を用い、図示してないシリコン酸化膜等をシリコン基板３０全面に形成する。このシリコン酸化膜等に、更に、コンタクト孔を開口した後、ビット線等を含む金属配線層を形成する。さらに、必要に応じてシリコン酸化膜等の形成、コンタクト孔の開口、及び金属配線層の形成を繰り返して行い、多層配線構造を形成する。更に、全面を表面保護膜で覆い、パッド部を開口して不揮発性メモリを含む半導体装置を完成させる。
【００７４】
本実施の形態によれば、比較的後の工程である第２及び第３のゲート電極膜によって、相補型ＭＯＳ論理回路のゲート電極膜及び不揮発性メモリの制御ゲート電極膜を形成することにより、第２及び第３のゲート電極膜形成後の熱処理時間が少なくなり、論理回路を構成するトランジスタの微細化により適した構造になる。これにより、論理回路の性能向上が可能な不揮発性メモリを有する半導体装置半導体装置が得られる。
【００７５】
また、相補型ＭＯＳ回路に対し、使用電圧に対応したゲート絶縁膜を有する３種類のトランジスタを用いることにより、論理回路の動作速度の向上が可能な不揮発性メモリを有する半導体装置が得られる。
【００７６】
更に、不揮発性メモリにおいて、第１のゲート電極膜と第３のゲート電極膜を接続することにより、選択トランジスタおけるセレクトゲートと上層に形成される金属配線との接続が容易な不揮発性メモリを有する半導体装置が得られる。
【００７７】
（第３の実施の形態）
本発明による第３の実施の形態は、図１９にブロック図により示した、複数の構造の不揮発性メモリと論理回路を含むシステムＬＳＩとしての半導体装置である。
【００７８】
システムＬＳＩ５０は論理回路領域とメモリ領域とを有している論理回路領域には、例えば、ＣＰＵ５１が設けられている。また、メモリ領域には、３種類の不揮発性メモリが設けられている。即ち、上記の第１及び第２の実施の形態で説明した１つのメモリセルが２つトランジスタで構成される不揮発性メモリ１０、ＮＡＮＤ型不揮発性メモリ１０ａ、及び１つのメモリセルが３つトランジスタで構成される不揮発性メモリ１０ｂである。
【００７９】
このシステムＬＳＩにおいては、１つのメモリセルが２つトランジスタで構成される不揮発性メモリ１０をＣＰＵ５１と同一チップに搭載することにより、ＣＰＵ５１のファームウエアを格納する読出し専用メモリとして使用できる。
【００８０】
ＮＡＮＤ型不揮発性メモリ１０ａの回路ブロック図を図２０に示す。メモリセル１１ｂは積層構造のゲートを有する１つのトランジスタで構成され、周辺にワード線１４ａと接続するカラムデコーダ１２、センスアンプ１３、ビット線１５ａと接続するロウデコーダ１４及びソース線１６ａと接続するソース線ドライバ１６を備えている。
【００８１】
１つのメモリセルが３つトランジスタで構成される不揮発性メモリ１０ｂの回路ブロック図を図２１に示す。メモリセル１１ｃは２つのトランジスタと、その２つのトランジスタ挟まれた積層構造のゲートを有する１つのトランジスタとで構成されている。周辺にワード線１４ａと接続するカラムデコーダ１２、センスアンプ１３、ビット線１５ａと接続するロウデコーダ１５及びソース線１６ａと接続するソース線ドライバ１６を備えている。
【００８２】
システムＬＳＩ５０は第１の実施の形態で示した半導体装置の製造方法と基本的に同一の方法をとることによって、半導体装置として完成させることが出来る。即ち、１つのメモリセルが２つトランジスタで構成される不揮発性メモリ１０、ＮＡＮＤ型不揮発性メモリ１０ａ、及び１つのメモリセルが３つトランジスタで構成される不揮発性メモリ１０ｂ、これらの不揮発性メモリは同一の工程及び条件で形成出来るため、製造方法を簡略化できる。
【００８３】
また、ＮＡＮＤ型不揮発性メモリ１０ａ、１つのメモリセルが３つトランジスタで構成される不揮発性メモリ１０ｂをそれぞれ単独に含む半導体装置へ上記の製造方法を適用することも可能である。
【００８４】
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
【００８５】
例えば、第１のゲート絶縁膜、第２のゲート絶縁膜、及び第３のゲート絶縁膜のゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜に限らず、酸素及び窒素の両方を様々な組成で含んだシリコン窒酸化膜、或いはハフニウム酸化膜、ジルコニウム酸化膜、チタン酸化膜、アルミニウム酸化膜等の金属酸化膜、また、これらの膜の複合膜、或いは積層構造を用いた膜であっても良いことは勿論である。
【００８６】
また、第１のゲート電極膜及び第２のゲート電極膜を含めたゲート電極膜の材料として従来用いられている高濃度Ｎ型シリコンにすると、半導体装置としての応用が比較的容易にできる可能性がある。
【００８７】
また、上記ゲート電極並びにソース及びドレイン領域に形成するサリサイド構造の材料としては、コバルトに限らず、チタン、ニッケル、タングステン、チタン、モリブデン等のサリサイド構造であっても良い。
【００８８】
更に、上記金属のシリサイド或いは窒化物も含めて積層構造のゲート電極膜を形成することもできる。
【００８９】
また、金属配線はアルミニウム、銅、金、銀、タングステン等から選択して用いることができ、また、バリヤメタルを上述の材料の下層に敷くことによって、下地絶縁膜との密着性、コンタクト領域での反応抑制等の利点が得られる。この場合はバリヤメタルとして、タングステン、モリブデン、チタン等の金属、タングステンシリサイド、モリブデンシリサイド、チタンシリサイド等の金属シリサイド、或いは窒化チタン、窒化タングステン等の金属窒化物を形成した構造をとっても良い。
【００９０】
また、半導体基体としてシリコン基板以外に、ＳＯＩ基板、ＧａＡｓ等の化合物半導体基板等を用いることができる。
【００９１】
また、積層ゲート構造として、不揮発性メモリだけではなく、他の種類の素子へも適用可能なこと勿論である。
【００９２】
また、半導体装置としては、種々の不揮発性メモリ単独であっても、或いはそれらと種々のロジック回路との混載であっても適用できることは勿論である。
【００９３】
【発明の効果】
以上、詳述したように、本発明によれば、論理回路の動作速度の向上が可能な不揮発性メモリを含む半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明による半導体装置の第１の実施の形態における不揮発性メモリの回路ブロック図。
【図２】本発明による半導体装置の第１の実施の形態における不揮発性メモリの平面の模式図。
【図３】本発明による半導体装置の製造方法の第１の実施の形態を示す断面の模式図。
【図４】本発明による半導体装置の製造方法の第１の実施の形態を示す断面の模式図。
【図５】本発明による半導体装置の製造方法の第１の実施の形態を示す断面の模式図。
【図６】本発明による半導体装置の製造方法の第１の実施の形態を示す断面の模式図。
【図７】本発明による半導体装置の製造方法の第１の実施の形態を示す断面の模式図。
【図８】本発明による半導体装置の製造方法の第１の実施の形態を示す断面の模式図。
【図９】本発明による半導体装置の製造方法の第１の実施の形態を示す断面の模式図。
【図１０】本発明による半導体装置の製造方法の第１の実施の形態を示す断面の模式図。
【図１１】本発明による半導体装置の製造方法の第１の実施の形態を示す断面の模式図。
【図１２】本発明による半導体装置の製造方法の第１の実施の形態を示す断面の模式図。
【図１３】本発明による半導体装置の製造方法の第１の実施の形態を示す断面の模式図。
【図１４】本発明による半導体装置の第１の実施の形態における不揮発性メモリの回路ブロック図。
【図１５】本発明による半導体装置の製造方法の第２の実施の形態を示す断面の模式図。
【図１６】本発明による半導体装置の製造方法の第２の実施の形態を示す断面の模式図。
【図１７】本発明による半導体装置の製造方法の第２の実施の形態を示す断面の模式図。
【図１８】本発明による半導体装置の製造方法の第２の実施の形態を示す断面の模式図。
【図１９】本発明による半導体装置の第３の実施の形態におけるシステムＬＳＩのブロック図。
【図２０】本発明による半導体装置の第３の実施の形態における不揮発性メモリの回路ブロック図。
【図２１】本発明による半導体装置の第３の実施の形態における不揮発性メモリの回路ブロック図。
【符号の説明】
１０、１０ａ、１０ｂ 不揮発性メモリ
１１ メモリセルアレイ
１２ カラムデコーダ
１３ センスアンプ
１４，１５ ロウデコーダ
１６ ソース線ドライバ
１１ａ、４７、１１ｂ、１１ｃ メモリセル
１４ａ、１４ｂ ワード線
１５ａ、１５ｂ セレクトゲート線
２０、３０ シリコン基板
２１素子領域
２１ａ 素子分離領域
２２ コンタクトプラグ
３１ 素子分離領域
３２ 第１のゲート絶縁膜
３３ 第１のゲート電極膜
３４ 第２のゲート絶縁膜
３５ マスク膜
３６ Ｐ型ウェル領域
３７ Ｎ型ウェル領域
３８ 最大膜厚の第３のゲート絶縁膜
３９ 高電圧トランジスタ
４０ 中間膜厚の第３のゲート絶縁膜
４１ 中電圧トランジスタ
４２ 最小膜厚の第３のゲート絶縁膜
４３ 低電圧トランジスタ
４４ 第２のゲート電極膜
４５ 側壁絶縁膜
４６ ソース及びドレイン領域
４８ サリサイド電極膜
２３ 制御ゲートコンタクト
４４ａ 第３のゲート電極膜
４４ｂ 極薄絶縁膜
５０ システムＬＳＩ
５１ ＣＰＵ

Claims (37)

  1. 半導体基体と、
    前記半導体基体上に、下から順に積層された、第１のゲート絶縁膜、第１のゲート電極膜、第２のゲート絶縁膜、及び第２のゲート電極膜からなる第１のゲートと、前記第１のゲートを挟むように、前記半導体基体に形成されたソース及びドレイン領域とを備えた第１のＭＯＳトランジスタを少なくとも一つ有する不揮発性メモリセルと、
    前記不揮発性メモリセルから離れて前記半導体基体上に、下から順に積層された、第３のゲート絶縁膜及び前記第２のゲート電極膜からなる第２のゲートと、前記第２のゲートを挟むように、前記半導体基体に形成されたソース及びドレイン領域を備えた第２のＭＯＳトランジスタを複数有する論理回路とを
    具備することを特徴とする不揮発性メモリを含む半導体装置。
  2. 前記第１のゲート電極膜及び前記第２のゲート電極膜がシリコン膜であることを特徴とする請求項１に記載の不揮発性メモリを含む半導体装置。
  3. 前記第２のゲート電極膜がチタン、タングステン、チタン窒化膜、及びタングステン窒化膜のいずれか１種を含む膜、或いはそれらの積層膜であることを特徴とする請求項１に記載の不揮発性メモリを含む半導体装置。
  4. 前記第２のゲート電極膜及び前記ソース及びドレイン領域上に金属シリサイド膜が形成されていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の不揮発性メモリを含む半導体装置。
  5. 前記第２のゲート電極膜にタングステン、アルミニウム、チタン及び銅のいずれか１種を含む膜からなる金属配線が接続されていることを特徴とする請求項１乃至請求項４のいずれか１項に記載の不揮発性メモリを含む半導体装置。
  6. 半導体基体と、
    前記半導体基体上に、下から順に積層された、第１のゲート絶縁膜、第１のゲート電極膜、第２のゲート絶縁膜、第２のゲート電極膜、及び第３のゲート電極膜からなる第１のゲートと、前記第１のゲートを挟むように、前記半導体基体に形成されたソース及びドレイン領域を備えた第１のＭＯＳトランジスタを少なくとも一つ有する不揮発性メモリセルと、
    前記不揮発性メモリセルから離れて前記半導体基体上に下から順に積層された、第３のゲート絶縁膜、第２のゲート電極膜、及び第３のゲート電極膜のからなる第２のゲートと、前記第２のゲートを挟むように、前記半導体基体に形成されたソース及びドレイン領域を備えた第２のＭＯＳトランジスタを複数有する論理回路とを
    具備していることを特徴とする不揮発性メモリを含む半導体装置。
  7. 前記第２のゲート電極膜と前記第３のゲート電極膜との間に、極薄絶縁膜を有することを特徴とする請求項６に記載の不揮発性メモリを含む半導体装置。
  8. 前記第１のゲート電極膜上の前記第２のゲート絶縁膜及び前記第２のゲート電極膜が開口部を有し、その上に形成された前記第３のゲート電極膜と前記第１のゲート電極膜が接続していることを特徴とする請求項６又は請求項７に記載の不揮発性メモリを含む半導体装置。
  9. 前記第１のゲート電極膜、前記第２のゲート電極膜、及び前記第３のゲート電極膜がシリコン膜であることを特徴とする請求項６乃至請求項８のいずれか１項に記載の不揮発性メモリを含む半導体装置。
  10. 前記第３のゲート電極膜がチタン、タングステン、チタン窒化膜、及びタングステン窒化膜のいずれか１種を含む膜、或いはそれらの積層膜であることを特徴とする請求項６乃至請求項８のいずれか１項に記載の不揮発性メモリを含む半導体装置。
  11. 前記第３のゲート電極膜及び前記ソース及びドレイン領域上に金属シリサイド膜が形成されていることを特徴とする請求項６乃至請求項１０のいずれか１項に記載の不揮発性メモリを含む半導体装置。
  12. 前記第３のゲート電極膜にタングステン、アルミニウム、チタン及び銅のいずれか１種を含む膜からなる金属配線が接続されていることを特徴とする請求項６乃至請求項１１のいずれか１項に記載の不揮発性メモリを含む半導体装置。
  13. 前記論理回路が相補型ＭＯＳ論理回路であることを特徴とする請求項１乃至請求項１２のいずれか１項に記載の不揮発性メモリを含む半導体装置。
  14. 前記論理回路が、それぞれ異なる膜厚の第３のゲート絶縁膜を有する複数の前記第２のＭＯＳトランジスタを具備していることを特徴とする請求項１乃至請求項１３のいずれか１項に記載の不揮発性メモリを含む半導体装置。
  15. 前記論理回路において、前記第３のゲート絶縁膜の膜厚がそれぞれ異なる三つの前記第２のＭＯＳトランジスタを具備し、前記メモリセルの第２のゲート絶縁膜の膜厚が、前記膜厚がそれぞれ異なる三つの前記第３のゲート絶縁膜の中で、最大膜厚よりも小さく、中間膜厚よりも大きいことを特徴とする請求項１乃至請求項１４のいずれか１項に記載の不揮発性メモリを含む半導体装置。
  16. 前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜の少なくとも一方が、シリコン酸化膜、シリコン窒化膜、アルミニウム酸化膜、ハフニウム酸化膜、ジルコニウム酸化膜のいずれか１種を含む膜、或いはそれらの積層膜であることを特徴とする請求項１乃至請求項１５のいずれか１項に記載の不揮発性メモリを含む半導体装置。
  17. 前記金属シリサイド膜がコバルト、ニッケル、タングステン、チタンのシリサイド膜のいずれか一つの膜であることを特徴とする請求項１乃至請求項１６のいずれか１項に記載の不揮発性メモリを含む半導体装置。
  18. 前記メモリセルが、メモリセルトランジスタと、電流経路が前記メモリセルトランジスタの一端に接続された選択トランジスタとの、二つの第１のＭＯＳトランジスタによって構成されていることを特徴とする請求項１乃至請求項１７のいずれか１項に記載の不揮発性メモリを含む半導体装置。
  19. 前記選択トランジスタにおいて、前記第１のゲート電極膜上の、前記第２のゲート絶縁膜及び前記第２のゲート電極膜が開口部を有し、その上に形成された前記第３のゲート電極膜が前記第１のゲート電極膜と接続していることを特徴とする請求項１８に記載の不揮発性メモリを含む半導体装置。
  20. 半導体基体の素子形成予定領域を囲むように素子分離領域を形成する工程と、
    前記素子形成予定領域に第１のゲート絶縁膜を形成する工程と、
    前記第１のゲート絶縁膜上に第１のゲート電極膜を形成する工程と、
    前記素子形成予定領域のうち、不揮発性メモリセルを形成する領域における前記第１のゲート電極膜及び前記第１のゲート絶縁膜を選択的にパターニングする工程と、
    パターニングされた前記第１のゲート電極膜上に第２のゲート絶縁膜を形成する工程と、
    前記素子形成予定領域のうち、論理回路を形成する領域における前記第２のゲート絶縁膜、前記第１のゲート電極膜、及び前記第１のゲート絶縁膜を剥離する工程と、
    前記論理回路を形成する領域における前記半導体基体上に、第３のゲート絶縁膜を形成する工程と、
    前記第２のゲート絶縁膜及び前記第３のゲート絶縁膜上に、第２のゲート電極膜を形成する工程と、
    前記不揮発性メモリセルを形成する領域における前記第２のゲート電極膜、前記第２のゲート絶縁膜、及び前記第１のゲート電極膜と、前記論理回路を形成する領域における前記第２のゲート電極膜とを選択的にパターニングする工程と、
    パターニングされた前記第２のゲート電極膜をマスクにして、前記半導体基体表面に不純物を導入してソース及びドレイン領域を形成する工程とを
    有することを特徴とする不揮発性メモリを含む半導体装置の製造方法。
  21. 前記第１のゲート電極膜及び前記第２のゲート電極膜として、シリコン膜を形成することを特徴とする請求項２０に記載の不揮発性メモリを含む半導体装置の製造方法。
  22. 前記第２のゲート電極膜として、チタン、タングステン、チタン窒化膜、及びタングステン窒化膜のいずれか１種を含む膜、或いはそれらの積層膜を形成することを特徴とする請求項２１に記載の不揮発性メモリを含む半導体装置の製造方法。
  23. 前記半導体基体表面に不純物を導入してソース及びドレイン領域を形成する工程の後に、前記第２のゲート電極膜及び前記ソース及びドレイン領域上に金属シリサイド膜を形成する工程を含むことを特徴とする請求項２０乃至請求項２２のいずれか１項に記載の不揮発性メモリを含む半導体装置の製造方法。
  24. 前記不揮発性メモリセルを形成する領域における前記第２のゲート電極膜、前記第２のゲート絶縁膜、及び前記第１のゲート電極膜と、前記論理回路を形成する領域における第２のゲート電極膜とを選択的にパターニングする工程と、パターニングされた前記第２のゲート電極膜をマスクにして、前記半導体基体表面に不純物を導入してソース及びドレイン領域を形成する工程との間に、前記第１のゲート絶縁膜を選択的にパターニングする工程を含むことを特徴とする請求項２０乃至請求項２３のいずれか１項に記載の不揮発性メモリを含む半導体装置の製造方法。
  25. 前記第２のゲート電極膜に接続する金属配線工程を含み、前記金属配線として、タングステン、アルミニウム、チタン及び銅のいずれか１種を含む膜を形成することを特徴とする請求項２０乃至請求項２４のいずれか１項に記載の不揮発性メモリを含む半導体装置の製造方法。
  26. 半導体基体の素子形成予定領域を囲むように素子分離領域を形成する工程と、
    前記素子形成予定領域に第１のゲート絶縁膜を形成する工程と、
    前記第１のゲート絶縁膜上に第１のゲート電極膜を形成する工程と、
    前記素子形成予定領域のうち、不揮発性メモリセルを形成する領域における前記第１のゲート電極膜及び前記第１のゲート絶縁膜を選択的にパターニングする工程と、
    パターニングされた前記第１のゲート電極膜に第２のゲート絶縁膜を形成する工程と、
    前記素子形成予定領域のうち、論理回路を形成する領域における前記第２のゲート絶縁膜、前記第１のゲート電極膜、及び前記第１のゲート絶縁膜を選択的に剥離する工程と、
    前記論理回路を形成する領域の前記半導体基体上に、第３のゲート絶縁膜を形成する工程と、
    前記第２のゲート絶縁膜及び前記第３のゲート絶縁膜上を含め、前記半導体基体上に第２のゲート電極膜を形成する工程と、
    前記不揮発性メモリセルを形成する領域における前記第２のゲート電極膜及び前記第２のゲート絶縁膜を選択的にパターニングする工程と、
    パターニングされた前記第２のゲート電極膜上に第３のゲート電極膜を形成する工程と、
    前記不揮発性メモリセルを形成する領域における前記第３のゲート電極膜、前記第２のゲート電極膜、前記第２のゲート絶縁膜、及び前記第１のゲート電極膜と、前記論理回路を形成する領域の前記第３のゲート電極膜及び前記第２のゲート電極膜とを選択的にパターニングする工程と、
    パターニングされた前記第３のゲート電極膜及び前記第２のゲート電極膜をマスクにして、前記半導体基体表面に不純物を導入してソース及びドレイン領域を形成する工程とを
    有することを特徴とする不揮発性メモリを含む半導体装置の製造方法。
  27. 前記不揮発性メモリセルを形成する領域における前記第２のゲート電極膜及び前記第２のゲート絶縁膜を選択的にパターニングする工程と、パターニングされた前記第２のゲート電極膜上に第３のゲート電極膜を形成する工程との間に、極薄絶縁膜を形成する工程を有することを特徴とする請求項２６に記載の不揮発性メモリを含む半導体装置の製造方法。
  28. 前記第１のゲート電極膜、前記第２のゲート電極膜、及び前記第３のゲート電極膜として、シリコン膜を形成することを特徴とする請求項２６又は請求項２７に記載の不揮発性メモリを含む半導体装置の製造方法。
  29. 前記第３のゲート電極膜としてチタン、タングステン、チタン窒化膜、及びタングステン窒化膜のいずれか１種を含む膜、或いは、それらの積層膜を形成することを特徴とする請求項２６乃至請求項２８のいずれか１項に記載の不揮発性メモリを含む半導体装置の製造方法。
  30. 前記半導体基体表面に不純物を導入してソース及びドレイン領域を形成する工程の後に、前記第３のゲート電極膜及び前記ソース及びドレイン領域上に金属シリサイド膜を形成する工程を含むことを特徴とする請求項２６乃至請求項２９のいずれか１項に記載の不揮発性メモリを含む半導体装置の製造方法。
  31. 前記不揮発性メモリセルを形成する領域における前記第３のゲート電極膜、前記第２のゲート電極膜、前記第２のゲート絶縁膜、及び前記第１のゲート電極膜と、前記論理回路を形成する領域の前記第３のゲート電極膜及び前記第２のゲート電極膜とを選択的にパターニングする工程と、パターニングされた前記第３のゲート電極膜及び前記第２のゲート電極膜をマスクにして、前記半導体基体表面に不純物を導入してソース及びドレイン領域を形成する工程との間に、前記第１のゲート絶縁膜を選択的にパターニングする工程を含むことを特徴とする請求項２６乃至請求項３０のいずれか１項に記載の不揮発性メモリを含む半導体装置の製造方法。
  32. 前記第３のゲート電極膜に接続する前記金属配線として、タングステン、アルミニウム、チタン及び銅のいずれか１種を含む膜を形成することを特徴とする請求項２６乃至請求項３１のいずれか１項に記載の不揮発性メモリを含む半導体装置の製造方法。
  33. 前記半導体基体表面に不純物を導入してソース及びドレイン領域を形成する工程において、不純物としてＰ型不純物並びにＮ型不純物をそれぞれ選択的に導入し、前記論理回路に少なくとも相補型ＭＯＳ論理回路を形成することを特徴とする請求項２０乃至請求項３２のいずれか１項に記載の不揮発性メモリを含む半導体装置の製造方法。
  34. 前記半導体基体上に第３のゲート絶縁膜を形成する工程が、膜厚が異なる複数の前記第３のゲート絶縁膜を順次形成する工程であることを特徴とする請求項２０乃至請求項３１のいずれか１項に記載の不揮発性メモリを含む半導体装置の製造方法。
  35. 前記第３のゲート絶縁膜が、膜厚がそれぞれ異なる三つのゲート絶縁膜からなり、前記膜厚が異なる複数の前記第３のゲート絶縁膜を順次形成する工程が、前記三つのゲート絶縁膜の中で、最大膜厚の前記第３のゲート絶縁膜を形成する工程と、前記最大膜厚の前記第３のゲート絶縁膜を選択的に剥離し、続いて中間膜厚の前記第３の絶縁膜を形成する工程と、中間膜厚の前記第３のゲート絶縁膜を選択的に剥離し、最小膜厚の前記第３の絶縁膜を形成する工程であることを特徴とする請求項２０乃至請求項３４のいずれか１項に記載の不揮発性メモリを含む半導体装置の製造方法。
  36. 前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜の少なくとも一方のゲート絶縁膜として、シリコン酸化膜、シリコン窒化膜、アルミニウム酸化膜、ハフニウム酸化膜、ジルコニウム酸化膜のいずれか１種を含む膜、或いはそれらの積層膜を形成することを特徴とする請求項２０乃至請求項３５のいずれか１項に記載の不揮発性メモリを含む半導体装置の製造方法。
  37. 前記金属シリサイド膜として、コバルト、ニッケル、タングステン、チタンのシリサイド膜のいずれか１種を含む膜を形成することを特徴とする請求項２０乃至請求項３６のいずれか１項に記載の不揮発性メモリを含む半導体装置の製造方法。
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