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JP2006165365A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】０.３μｍ未満の幅を有する素子分離領域によって電気的に分離された電界効果トランジスタの信頼性を向上させることのできる技術を提供する。
【解決手段】マスクＲＯＭ領域のゲート長方向に隣接する電界効果トランジスタを電気的に分離する素子分離領域を、その電界効果トランジスタのゲート電極と同時に形成されるフィールドプレート分離によって構成する。これにより、素子分離領域の分離幅を０.３μｍ未満と相対的に狭くした場合でも、素子分離領域に挟まれた活性領域ＡＣＴに発生する応力を相対的に小さくすることができるので、応力を起因とする結晶欠陥の発生が緩和または抑制できて、電界効果トランジスタのソースとドレインとの間に所望しないリーク電流が具合を低減することができる。
【選択図】図５

Description

本発明は、半導体装置および半導体装置の製造技術に関し、特に、０.３μｍ未満の幅を有する素子分離により電気的に分離される複数の電界効果トランジスタの製造に適用して有効な技術に関するものである。
隣接する半導体素子を電気的に分離する素子間分離の１つに浅溝アイソレーション（Shallow Trench Isolation：以下、ＳＴＩという）がある。このＳＴＩは、基板の素子分離領域に、例えば０.４μｍ程度の深さの溝を掘り、そこに絶縁膜を埋め込んだ構造、またはそのような構造を有している。
例えば特開２００３−２０３９８９号公報（特許文献１）には、ｐチャネル型電界効果トランジスタのチャネル部分に圧縮応力が発生するように、複数のトランジスタにまたがる長いアクティブをゲート電極ごとに分断して、ゲート電極とゲート電極の間に充分に細いＳＴＩを配置した半導体装置が開示されている。
また、特開２００４−２００６５０号公報（特許文献２）には、複数個のＮＭＩＳトランジスタを取り囲むようにして、ｐ型基板の表面に形成されたｐ＋拡散層からなるガードリングを有し、複数個のＮＭＩＳトランジスタとガードリングとの間に素子分離絶縁膜が形成された静電気放電保護素子が開示されている。
特開２００３−２０３９８９号公報 特開２００４−２００６５０号公報
データの書き込みおよび消去を電気的に行うことが可能な不揮発性メモリの一種であるフラッシュメモリについては、以下に説明する種々の技術的課題が存在する。
本発明者は、同一チップ上にマスクＲＯＭ（Read Only Memory）を混載した４Ｇｂｉｔフラッシュメモリの製品開発を進めている。その製品開発においては、さらなる半導体素子の微細化が要求されており、これに関する様々な検討が行われているが、未だ幾つかの課題が残されている。例えば１Ｇｂｉｔフラッシュメモリでは０.３μｍ程度としていたマスクＲＯＭが形成される領域における素子分離の最小幅を４Ｇｂｉｔフラッシュメモリでは０.３μｍ未満としている。しかしながら、素子分離の幅を０.３μｍ未満とすると、マスクＲＯＭを構成する電界効果トランジスタのソースとドレインとの間に所望しないリーク電流が流れて、消費電力の増加またはＲＯＭデータの破壊などの問題が生じることが明らかとなった。
マスクＲＯＭを構成する複数個の電界効果トランジスタは、０.３μｍ未満の幅を有する素子分離を挟んで並列に配置されており、この素子分離はＳＴＩによって構成されている。ＳＴＩの形成後には酸化処理または熱処理が基板に施されるが、この時、ＳＴＩの溝の内部に埋め込まれた絶縁膜の体積が膨張または縮小することで活性領域に応力が発生する（例えば特許文献１参照）。その結果、この応力が起因となって活性領域に結晶欠陥が発生し、上記リーク電流が流れると考えられる。
本発明の目的は、０.３μｍ未満の幅を有する素子分離領域によって電気的に分離された電界効果トランジスタの信頼性を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置は、半導体基板の主面に形成され、複数の電界効果トランジスタを備えるマスクＲＯＭ領域と、電界効果トランジスタがそれぞれ形成される複数の活性領域と、隣接する活性領域を電気的に分離する素子分離領域とを有しており、電界効果トランジスタのゲート長方向と垂直方向に位置する素子分離領域をフィールドプレート分離により構成するものである。
本発明による半導体装置の製造方法は、半導体基板の主面上のマスクＲＯＭ領域に、第１方向に延びる浅溝アイソレーションを形成して、浅溝アイソレーションに囲まれた活性領域を形成する工程と、半導体基板の活性領域の表面にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に第１方向と垂直な第２方向に延びる複数の電界効果トランジスタの第１ゲート電極を形成し、同時に、第１方向に隣接して配置される電界効果トランジスタを電気的に分離する領域に、第２方向に延びるフィールドプレート分離の第２ゲート電極を形成する工程とを有するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
素子分離領域を有する半導体装置において、結晶欠陥を起因とするリーク電流、例えば電界効果トランジスタのソースとドレインとの間に所望しないリーク電流が流れる不具合を低減して、電界効果トランジスタの信頼性が向上する。
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。
また、本実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
図３９は、本実施の形態１によるフラッシュメモリを搭載した半導体装置の半導体チップ内部の主な回路ブロックを示したチップ構成図である。
半導体装置ＦＭは、半導体基板の主面の大半を占めて配置されるフラッシュメモリのメモリアレイＭＡと、メモリセルを選択するデコーダ部ＳＤと、微弱な信号を増幅し、データを記憶するセンスアンプデータラッチ部ＳＬと、これら回路部を制御する論理部とで構成され、さらにマスクＲＯＭ領域ＭＲおよび電源ＤＣなどが含まれる。メモリアレイＭＡは所定のピッチで配置される所定数のワード線と、これに対して垂直な方向に所定のピッチで配置される所定数のビット線と、これらのワード線およびビット線の実質的な交点に格子配列される多数のメモリセルとを有している。
本実施の形態１によるフラッシュメモリの製造方法の一例を図１〜図１４を用いて工程順に説明する。ここではＮＯＲ型フラッシュメモリの製造方法に本発明を適用した場合の一例を説明する。
図１および図２は、本実施の形態１のフラッシュメモリの製造工程中の図を示している。図１（ａ）は、マスクＲＯＭ領域、例えば前記図３９のマスクＲＯＭ領域ＭＲの要部平面図、図１（ｂ）は、マスクＲＯＭ領域以外の周辺回路領域（以下、他周辺回路領域という）の要部平面図であり、例えば前記図３９のデコーダ部ＳＤ、センスアンプデータラッチ部ＳＬ、論理部および電源部ＤＣ等を構成する半導体素子の要部平面図である。図２は、マスクＲＯＭ領域、他周辺回路領域およびメモリアレイを含む要部断面図であり、マスクＲＯＭ領域では、図１（ａ）のＡ−Ａ線における要部断面図を示す。
例えば単結晶シリコンからなる半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１の主面に、例えば溝型の分離部ＳＩおよびこれに取り囲まれるように配置された活性領域ＡＣＴを形成する。ここで、分離部ＳＩは、０.３μｍ以上の幅を有する素子分離領域（以下、第１素子分離領域という）に形成され、０.３μｍ未満の幅を有する素子分離領域（以下、第２素子分離領域という）には形成されない。第１素子分離領域は、例えばマスクＲＯＭ領域に形成されるｎＭＩＳのうち、ローカルワード線のゲート幅方向に隣接するｎＭＩＳの素子分離、他周辺回路領域に形成されるｎＭＩＳおよびｐＭＩＳの素子分離、ならびにメモリアレイの素子分離に用いられる領域である。また、第２素子分離領域は、例えばマスクＲＯＭ領域に形成されるｎＭＩＳのうち、ローカルワード線のゲート長方向に隣接するｎＭＩＳの素子分離に用いられる領域である。すなわち、第２素子分離領域は、マスクＲＯＭ領域の活性領域ＡＣＴの一部に形成される領域である。従って、本実施の形態１においては、追って詳細に説明するように、マスクＲＯＭ領域のローカルワード線のゲート長方向に隣接するｎＭＩＳを電気的に分離する領域のみに、フィールドプレート分離（以下、分離ＭＩＳという）の分離用ゲート電極が形成される。
また、本実施の形態１においては、第２素子分離領域に形成される分離ＭＩＳは、ゲート長方向において、・・・分離ＭＩＳ、ｎＭＩＳ、ｎＭＩＳ、分離ＭＩＳ、ｎＭＩＳ・・・となるような順番で形成されている場合を例示する。
分離部ＳＩは、例えば以下のように形成される。まず、半導体基板１を８５０℃程度の酸化雰囲気中で熱処理して、その主面に厚さ１０ｎｍ程度のパッド酸化膜を形成する。
続いてこのパッド酸化膜上に厚さ１２０ｎｍ程度の窒化シリコン膜をＣＶＤ（Chemical Vapor Deposition）法により堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する第１素子分離領域の窒化シリコン膜とパッド酸化膜とをドライエッチング法によって除去する。パッド酸化膜は、後の工程で分離溝の内部に埋め込まれる酸化シリコン膜をデンシファイ（焼き締め）する時などに半導体基板１に加わるストレスを緩和する目的で形成される。また、窒化シリコン膜は酸化されにくい性質を持つので、その下部（活性領域ＡＣＴ）の半導体基板１の表面の酸化を防止するマスクとして利用される。
続いて、窒化シリコン膜をマスクとして、そこから露出する半導体基板１をドライエッチング法によって除去することにより、第１素子分離領域の半導体基板１に深さ３５０ｎｍ程度の分離溝を形成した後、エッチングにより分離溝の内壁に生じたダメージ層を除去するために、半導体基板１を温度１０００℃程度の酸化雰囲気中で熱処理して分離溝の内壁に厚さ１０ｎｍ程度の酸化シリコン膜を形成する。この時、さらに酸素と窒素を含む雰囲気中で熱処理することにより、酸窒化シリコン膜を分離溝の内壁に形成することもできる。この場合、後の工程で分離溝の内部に埋め込まれる酸化シリコン膜をデンシファイする時などに半導体基板１に加わるストレスをさらに緩和することができる。また、上記の酸素と窒素を含む雰囲気中で熱処理する方法に代えて、ＣＶＤ法によって窒化シリコン膜を形成してもよく、この場合も同様の効果を得ることが出来る。
続いて、ＣＶＤ法により半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜を堆積し、さらにその絶縁膜の膜質を改善するために、半導体基板１を熱処理して絶縁膜をデンシファイする。その後、窒化シリコン膜をストッパに用いたＣＭＰ（chemical mechanical polishing）法によってその絶縁膜を研磨して、分離溝の内部に残すことにより、表面が平坦化された分離部ＳＩを形成する。
ここで、分離溝の内部に残す絶縁膜はＣＶＤ法によって形成される酸化シリコン膜に限らず、例えば、塗布法によって形成される酸化シリコン膜であってもよい。塗布法によって形成する場合は、ＣＶＤ法と比較して分離溝内への酸化シリコン膜の埋め込み性を向上させることができる。また、分離溝内の下部を塗布法を用いた酸化シリコン膜で形成し、分離溝内の上部をＣＶＤ法を用いた酸化シリコン膜で形成した場合、すなわち、塗布法を用いて形成した酸化シリコン膜とＣＶＤ法を用いて形成した酸化シリコン膜との積層膜とした場合でも、同様の効果を得ることが出来る。
次に、図３は、続く製造工程における図２と同じ箇所の要部断面図である。
半導体基板１の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法によって導入することにより、埋め込みｎウェルＮＷｍ、ｐウェルＰＷ１，ＰＷ２およびｎウェルＮＷ１を形成する。この時、マスクＲＯＭ領域のｐウェルＰＷ１には、例えばボロン（Ｂ）がドーズ量５×１０１２〜１×１０１３ｃｍ−２程度イオン注入される。なお、このイオン注入に加えて、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する第２素子分離領域のｐウェルＰＷ１に、例えばボロンをドーズ量５×１０１２〜１×１０１３ｃｍ−２程度イオン注入してもよい。この不純物の導入により、後述する分離ＭＩＳのしきい値電圧を高く設定することができる。
続いて、半導体基板１の主面にメモリセルのトンネル絶縁膜を構成する、例えば厚さ１０ｎｍ程度の絶縁膜２を熱酸化法によって形成した後、半導体基板１の主面上に、例えば厚さ１００ｎｍ程度の低抵抗な多結晶シリコンからなる導体膜を堆積する。この絶縁膜２の形成では、分離部ＳＩの分離溝の端部も酸化されるため、端部のシリコン（半導体基板１を構成するシリコン）と酸化シリコン膜（分離溝の内部に埋め込まれた酸化シリコン膜）との界面にストレスが加わる。しかし、第１素子分離領域の幅が０.３μｍ以上と相対的に広いことから、分離部ＳＩによって活性領域ＡＣＴに発生する応力は相対的に小さい。続いて、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する導体膜をドライエッチング法によって除去することにより、メモリセルの浮遊ゲート電極３がゲート幅方向にパターニングされる。
さらに、半導体基板１の主面上に、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を下層から順にＣＶＤ法によって堆積することにより、例えば厚さ１８ｎｍ程度の層間膜４を形成する。続いて、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、マスクＲＯＭ領域および他周辺回路領域の層間膜４および導体膜をドライエッチング法によって除去する。
ここで留意すべき問題として、フラッシュメモリを含む半導体装置では、このような層間膜４の形成のように酸化シリコン膜や窒化シリコン膜を堆積させる工程が増加するということが挙げられる。従って、層間膜４を形成する際に生じる熱処理や酸素ガスの混入が増加し、分離部ＳＩの分離溝の内部に埋め込まれた絶縁膜の体積が変化しやすくなるため、活性領域ＡＣＴへの応力が増加しやすくなってしまうという問題へと発展する。すなわち、フラッシュメモリを含む半導体装置を製造する場合、応力が発生しやすく、結晶欠陥がおこりやすいという問題がある。
次に、図４は、続く製造工程における図２と同じ箇所の要部断面図である。
例えば熱酸化法によって、マスクＲＯＭ領域および他周辺回路領域の半導体基板１の主面に、例えば厚さ１０ｎｍ程度のゲート絶縁膜５を形成する。このゲート絶縁膜５の形成では、上記絶縁膜２の形成と同様に、分離部ＳＩの分離溝の端部も酸化されるため、端部のシリコンと酸化シリコン膜との界面にストレスが加わるが、第１素子分離領域の幅が０.３μｍ以上と相対的に広いことから、分離部ＳＩによって活性領域ＡＣＴに発生する応力は無視できるほど小さい。続いて、半導体基板１の主面上に、例えば厚さ７０ｎｍ程度の低抵抗な多結晶シリコンからなる導体膜６および酸化シリコン等からなるキャップ絶縁膜７を下層から順にＣＶＤ法によって堆積する。
次に、図５（ａ）は、続く製造工程における図１（ａ）と同じ箇所の要部平面図、図５（ｂ）は、続く製造工程における図１（ｂ）と同じ箇所の要部平面図、図６は、続く製造工程における図２と同じ箇所の要部断面図である。
フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出するキャップ絶縁膜７および導体膜６をドライエッチング法によって除去することにより、マスクＲＯＭ領域にｎＭＩＳのゲート電極（ローカルワード線）６ａ、他周辺回路領域にｎＭＩＳおよびｐＭＩＳのゲート電極６ｂ、メモリアレイにメモリセルの制御ゲート電極（ワード線）６ｃが形成され、同時にマスクＲＯＭ領域の第２素子分離領域に分離ＭＩＳの分離用ゲート電極６ｄが形成される。なお、各ゲート電極６ａ，６ｂ，６ｃ，６ｄの形成方法として、レジストパターンをマスクとしてキャップ絶縁膜７および導体膜６を連続してパターニングしてもよく、また、レジストパターンをマスクとしてキャップ絶縁膜７をパターニングした後、このキャップ絶縁膜７をマスクとして導体膜６をパターニングしてもよい。
分離ＭＩＳの分離用ゲート電極６ｄは、例えばマスクＲＯＭ領域に形成される複数のｎＭＩＳのうち、ゲート電極６ａのゲート長方向に配置されたｎＭＩＳを電気的に分離する第２素子分離領域に形成される。分離ＭＩＳの分離用ゲート電極６ｄには、ＧＮＤ（０Ｖ）または負電圧が印加されて、マスクＲＯＭ領域のゲート長方向に隣接するｎＭＩＳが電気的に素子分離されるが、例えばゲート長が０.３μｍ未満の分離用ゲート電極６ｄに印可される電圧は、０〜−２Ｖの範囲が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。すなわち、分離用ゲート電極６ｄには、マスクＲＯＭとして使用するｎＭＩＳのゲート電極６ａよりも低い電圧が印加され、適切な範囲としては０Ｖ以下の電圧である。以上のように、分離ＭＩＳはマスクＲＯＭ領域のｎＭＩＳとはその性質が異なり、半導体素子としては機能しないＭＩＳである。
または、分離ＭＩＳのチャネル領域に予め不純物を導入しておき、分離ＭＩＳのしきい値電圧をマスクＲＯＭ領域のｎＭＩＳのしきい値電圧よりも高く設定することにより、マスクＲＯＭ領域のゲート長方向に隣接するｎＭＩＳを電気的に素子分離してもよい。いずれの場合も分離ＭＩＳの分離用ゲート電極６ｄのゲート長Ｌｆを、マスクＲＯＭ領域のｎＭＩＳのゲート電極６ａのゲート長Ｌｇと同等、またはそれ以下とすることができ、さらに第１素子分離領域に形成される分離部ＳＩの幅Ｌｓよりも短くすることができる。例えばマスクＲＯＭ領域のｎＭＩＳのゲート電極６ａのゲート長Ｌｇを０.３μｍ以上、０.５μｍ以下の範囲とし、分離ＭＩＳの分離用ゲート６ｄのゲート長Ｌｆを０.１μｍ以上、０.３μｍ未満の範囲とすることができる。
さらに、マスクＲＯＭ領域に形成されるｎＭＩＳのゲート長方向の活性領域ＡＣＴを電気的に分離する第２素子分離領域にＳＴＩからなる分離部ＳＩを形成した場合は、応力によってマスクＲＯＭ領域に形成されるｎＭＩＳのソースとドレインとの間を貫通する結晶欠陥が発生しやすいが、この第２素子分離領域に分離ＭＩＳを形成することによって、上記結晶欠陥の発生を緩和または抑制することができる。
このように、マスクＲＯＭ領域のゲート長方向に隣接するｎＭＩＳを素子分離し、０.３μｍ未満の相対的に狭い分離幅を有する第２素子分離領域に、分離ＭＩＳからなる素子分離を形成することができる。さらに、マスクＲＯＭ領域の第２素子分離領域に分離ＭＩＳを形成することにより、この第２素子分離領域に挟まれたｎＭＩＳのソース・ドレインが形成される活性領域ＡＣＴに発生する応力を低減することができるので、応力を起因とする結晶欠陥の発生を緩和または抑制することができる。すなわち、従来技術のように第２素子分離領域に分離溝を形成し、その分離溝の内部に絶縁膜を堆積させて分離部ＳＩを形成した場合と比較して、活性領域ＡＣＴに発生する応力を低減することができる。
次に、図７は、続く製造工程における図２と同じ箇所の要部断面図である。
フォトリソグラフィ法によってレジストパターン８を形成し、レジストパターン８およびキャップ絶縁膜７をマスクとして、そこから露出する層間膜４および導体膜をドライエッチング法によって除去することにより、メモリセルの浮遊ゲート電極３がゲート長方向にパターニングされる。これにより、メモリセルの制御ゲート電極６ｃおよび浮遊ゲート電極３が完成する。続いてレジストパターン８をマスクとして半導体基板１にメモリセルのソース・ドレイン用の不純物、例えばヒ素（Ａｓ）またはリン（Ｐ）をイオン注入法によって導入することにより、ソース・ドレインの一部を構成する一対のｎ型半導体領域９を形成する。
次に、図８は、続く製造工程における図２と同じ箇所の要部断面図である。
マスクＲＯＭ領域のｎＭＩＳおよび他周辺回路領域のｎＭＩＳのソース・ドレインの一部を構成する相対的に不純物濃度の低い一対のｎ型半導体領域１０を形成する。ｎ型半導体領域１０には、例えばヒ素またはリンがドーズ量５×１０１２〜１×１０１４ｃｍ−２程度イオン注入される。さらに、他周辺回路領域のｐＭＩＳのソース・ドレインの一部を構成する相対的に不純物濃度の低い一対のｐ型半導体領域１０ｐを形成する。ｐ型半導体領域１０ｐには、例えばボロンまたはフッ化ボロン（ＢＦ２）がドーズ量５×１０１２〜１×１０１４ｃｍ−２程度イオン注入される。
続いて、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法によって堆積した後、これを異方性のドライエッチング法によってエッチバックすることにより、メモリセルのゲート電極（浮遊ゲート電極３および制御ゲート電極６ｃ）および各種ＭＩＳのゲート（マスクＲＯＭ領域のｎＭＩＳのゲート電極６ａ、他周辺回路領域のｎＭＩＳおよびｐＭＩＳのゲート電極６ｂ、分離ＭＩＳの分離用ゲート電極６ｄ）の側面にサイドウォール１１を形成する。
続いて、マスクＲＯＭ領域のｎＭＩＳ、他周辺回路領域のｎＭＩＳおよびメモリセルのソース・ドレインの他の一部を構成する相対的に不純物濃度の高い一対のｎ型半導体領域１２を形成する。ｎ型半導体領域１２には、例えばヒ素が１×１０２０ｃｍ−３以上導入されている。さらに他周辺回路領域のｐＭＩＳのソース・ドレインを構成する相対的に不純物濃度の高い一対のｐ型半導体領域１３を形成する。ｐ型半導体領域１３には、例えばボロンが１×１０２０ｃｍ−３以上導入されている。
その後、イオン注入された不純物を活性化させるために、例えば温度９００〜１０００℃程度の熱処理が半導体基板１に施される。この熱処理では、上記絶縁膜２の形成と同様に、分離部ＳＩの分離溝の端部も酸化されるため、端部のシリコンと酸化シリコン膜との界面にストレスが加わるが、第１素子分離領域の幅が０.３μｍ以上と相対的に広いことから、分離部ＳＩによって活性領域ＡＣＴに発生する応力は無視できるほど小さい。以上の工程により、メモリセルおよび各種ＭＩＳが形成される。
次に、図９（ａ）は、続く製造工程における図１（ａ）と同じ箇所の要部平面図、図９（ｂ）は、続く製造工程における図１（ｂ）と同じ箇所の要部平面図、図１０は、続く製造工程における図２と同じ箇所の要部断面図である。
半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜１４をＣＶＤ法によって堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する絶縁膜１４をドライエッチング法によって除去することにより、半導体基板１の一部（例えばメモリセルおよび各種ＭＩＳのソース・ドレイン）、ワード線の一部が露出するようなコンタクトホールＣ１を形成する。
続いて、半導体基板１の主面上に、例えばチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜およびタングステン（Ｗ）膜を下層から順にスパッタリング法またはＣＶＤ法によって堆積した後、これら金属膜をコンタクトホールＣ１の内部のみに残るようにＣＭＰ法によって研磨することにより、コンタクトホールＣ１の内部にプラグ１５を形成する。その後、半導体基板１の主面上に、例えばアルミニウム（Ａｌ）合金膜および窒化チタン膜を下層から順にスパッタリング法によって堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する窒化チタン膜およびアルミニウム合金膜をドライエッチング法によって除去することにより、第１層配線Ｍ１を形成する。
次に、図１１（ａ）は、続く製造工程における図１（ａ）と同じ箇所の要部平面図、図１１（ｂ）は、続く製造工程における図１（ｂ）と同じ箇所の要部平面図、図１２は、続く製造工程における図２と同じ箇所の要部断面図である。
半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜１６をＣＶＤ法によって堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する絶縁膜１６をドライエッチング法によって除去することにより、その絶縁膜１６に第１層配線Ｍ１の一部が露出するようなスルーホールＴ１を形成する。
続いて、半導体基板１の主面上に、例えばチタン膜、窒化チタン膜およびタングステン膜を下層から順にスパッタリング法またはＣＶＤ法によって堆積した後、これら金属膜をスルーホールＴ１の内部のみに残るようにＣＭＰ法によって研磨することにより、スルーホールＴ１の内部にプラグ１７を形成する。その後、半導体基板１の主面上に、例えばアルミニウム合金膜および窒化チタン膜を下層から順にスパッタリング法によって堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する窒化チタン膜およびアルミニウム合金膜をドライエッチング法によって除去することにより、第２層配線Ｍ２を形成する。第２層配線Ｍ２はプラグ１７を通じて第１層配線Ｍ１と電気的に接続されている。
次に、図１３（ａ）は、続く製造工程における図１（ａ）と同じ箇所の要部平面図、図１３（ｂ）は、続く製造工程における図１（ｂ）と同じ箇所の要部平面図、図１４は、続く製造工程における図２と同じ箇所の要部断面図である。
半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜１８をＣＶＤ法によって堆積した後、前記スルーホールＴ１と同様な方法によって、絶縁膜１８に第２層配線Ｍ２の一部が露出するようなスルーホールＴ２を形成する。続いて、前記プラグ１７および前記第２層配線Ｍ２と同様な方法によって、スルーホールＴ２の内部にプラグ１９を形成し、さらにプラグ１９を通じて第２層配線Ｍ２と電気的に接続された第３層配線Ｍ３を形成する。
この後、さらに上層の配線を形成し、続いて最上層配線の表面を表面保護膜で覆った後、その一部に最上層配線の一部が露出するような開口部を形成してボンディングパッドを形成することにより、フラッシュメモリを製造する。
このように、本実施の形態１によれば、マスクＲＯＭ領域のゲート長方向に隣接するｎＭＩＳを素子分離する第２素子分離領域に分離ＭＩＳを形成することができ、これによって第２素子分離領域に挟まれた活性領域ＡＣＴに発生する応力を相対的に小さくすることができるので、応力を起因とする結晶欠陥の発生を緩和または抑制することができる。その結果、例えば０.３μｍ未満の相対的に狭い第２素子分離領域によってマスクＲＯＭ領域に形成されるｎＭＩＳを素子分離しても、活性領域ＡＣＴに形成されるソースとドレインとの間に流れる結晶欠陥を起因とするリーク電流を低減することができるので、マスクＲＯＭ領域に形成されるｎＭＩＳの信頼性を向上させることができる。
（実施の形態２）
本実施の形態２によるフラッシュメモリの製造方法を図１５〜図２９を用いて工程順に説明する。ここでは補助ゲート（Assist Gate：ＡＧ）を有するＡＮＤ型フラッシュメモリの製造方法に本発明を適用した場合の一つの実施例を説明する。
図１５および図１６は、本実施の形態２のフラッシュメモリの製造工程中の図を示している。図１５（ａ）は、マスクＲＯＭ領域の要部平面図、図１５（ｂ）は、他周辺回路領域の要部平面図である。図１６は、マスクＲＯＭ領域、他周辺回路領域およびメモリアレイを含む要部断面図であり、マスクＲＯＭ領域では、図１５（ａ）のＡ−Ａ線における要部断面図を示す。
例えば単結晶シリコンからなる半導体基板２１の主面に、前述の実施の形態１と同様に、例えば溝型の分離部ＳＩおよびこれに取り囲まれるように配置された活性領域ＡＣＴを形成する。ここで、分離部ＳＩは、全ての素子分離領域が０.３μｍ以上の幅を有する素子領域、例えば他周辺回路領域に形成されるが、０.３μｍ未満の相対的に狭い第２素子分離領域が１箇所でも必要とされる素子領域内、例えばマスクＲＯＭ領域内には形成されない。すなわち、マスクＲＯＭ領域では、ゲート長方向に配置されるｎＭＩＳの素子分離に第２素子分離領域が必要とされるため、その領域内には分離部ＳＩを形成せず、その領域全体を囲む素子分離領域に分離部ＳＩが形成される。
前述の実施の形態１と相違する点は、第２素子分離領域がゲート幅方向に隣接するｎＭＩＳの間に形成されていることである。すなわち、前述の実施の形態１では、マスクＲＯＭ領域内のゲート幅方向に隣接するｎＭＩＳ間には第１素子分離領域（分離部ＳＩ）を形成していた。しかしながら、本実施の形態２では、マスクＲＯＭ領域内のゲート幅方向に隣接するｎＭＩＳ間には第１素子分離領域を形成していない。各ｎＭＩＳは、同一の活性領域ＡＣＴに形成されており、第２素子分離領域に形成された分離用ゲート電極２４によって素子分離されている。
次に、図１７（ａ）は、続く製造工程における図１５（ａ）と同じ箇所の要部平面図、図１７（ｂ）は、続く製造工程における図１５（ｂ）と同じ箇所の要部平面図、図１８は、続く製造工程における図１６と同じ箇所の要部断面図である。
半導体基板２１の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法によって導入することにより、埋め込みｎウェルＮＷｍ、ｐウェルＰＷ１，ＰＷ２およびｎウェルＮＷ１を形成する。この時、マスクＲＯＭ領域へのイオン注入に加えて、前述の実施の形態１と同様に、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する幅０.３μｍ未満の第２素子分離領域のｐウェルＰＷ１に、例えばボロンをドーズ量５×１０１２〜１×１０１３ｃｍ−２程度イオン注入してもよい。この不純物の導入により、後述する分離ＭＩＳのしきい値電圧を高く設定することができる。
続いて、半導体基板２１の主面にメモリセルのゲート絶縁膜を構成する、例えば厚さ１０ｎｍ程度の絶縁膜２２を熱酸化法によって形成する。このゲート絶縁膜の形成では、分離部ＳＩの分離溝の端部も酸化されるため、端部のシリコンと酸化シリコン膜との界面にストレスが加わるが、分離部ＳＩが形成された第１素子分離領域の幅は０.３μｍ以上と相対的に広いことから、分離部ＳＩによって活性領域ＡＣＴに発生する応力は相対的に小さい。続いて、半導体基板２１の主面上に、例えば厚さ７０ｎｍ程度の低抵抗な多結晶シリコンからなる導体膜および酸化シリコン等からなるキャップ絶縁膜２３を下層から順にＣＶＤ法によって堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出するキャップ絶縁膜２３および導体膜をドライエッチング法によって除去する。これにより、マスクＲＯＭ領域内の第１および第２素子分離領域に、上記導体膜からなる分離ＭＩＳの分離用ゲート電極２４が形成される。
次に、図１９は、続く製造工程における図１６と同じ箇所の要部断面図である。
半導体基板２１の主面に、例えば厚さ１０ｎｍ程度の絶縁膜ＧＩを熱酸化法によって形成する。この絶縁膜ＧＩの形成では、分離部ＳＩの分離溝の端部も酸化されるため、端部のシリコンと酸化シリコン膜との界面にストレスが加わるが、分離部ＳＩが形成された第１素子分離領域の幅は０.３μｍ以上と相対的に広いことから、分離部ＳＩによって活性領域ＡＣＴに発生する応力は相対的に小さい。続いて、半導体基板２１の主面上に、例えば厚さ５０ｎｍ程度の低抵抗な多結晶シリコンからなる導体膜２５、厚さ７０ｎｍ程度の窒化シリコン膜２６および厚さ２５０ｎｍ程度の酸化シリコン膜２７を下層から順に堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する酸化シリコン膜２７、窒化シリコン膜２６および導体膜２５をドライエッチング法によって除去する。これにより、導体膜２５からなるメモリセルのゲート電極（補助ゲート電極）２５ａがゲート幅方向にパターニングされる。
次に、図２０は、続く製造工程における図１６と同じ箇所の要部断面図である。
半導体基板２１の主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法によって堆積した後、これを異方性のドライエッチング法によってエッチバックすることにより、メモリセルの酸化シリコン膜２７、窒化シリコン膜２６およびゲート電極２５ａの側面にサイドウォール２８を形成する。続いて、メモリアレイにおいて、半導体基板２１の表面に残存する絶縁膜等を除去した後、例えば熱酸化法によって、半導体基板２１の主面にメモリセルのゲート絶縁膜を構成する、例えば厚さ１０ｎｍ程度の絶縁膜２９を形成する。
続いて、半導体基板２１の主面上に、例えば厚さ１５０ｎｍ程度の低抵抗な多結晶シリコンからなる導体膜を堆積して、隣接するゲート電極２５ａの間を完全に埋め込んだ後、メモリアレイを除く領域の導体膜を選択的に除去する。続いて、半導体基板２１の主面上に有機樹脂膜を塗布した後、フォトリソグラフィ法によってメモリアレイを除く領域を覆うレジストパターンを形成し、そのレジストパターンから露出する有機樹脂膜を、隣接するゲート電極２５ａの間に残されるようにエッチングする。その後、残された有機樹脂膜をマスクとしてそこから露出する導体膜をエッチングした後、有機樹脂膜をアッシング法によって除去することにより、隣接するゲート電極２５ａの間に電荷蓄積層であるメモリセルの浮遊ゲート電極３０を自己整合的に形成する。
次に、図２１（ａ）は、続く製造工程における図１５（ａ）と同じ箇所の要部平面図、図２１（ｂ）は、続く製造工程における図１５（ｂ）と同じ箇所の要部平面図、図２２は、続く製造工程における図１６と同じ箇所の要部断面図である。
フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、ゲート電極２５ａの側面に形成されたサイドウォール２８を残して、メモリアレイの酸化シリコン膜２７を除去する。
続いて、半導体基板２１の主面上に、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を下層から順にＣＶＤ法によって堆積することにより、例えば厚さ１８ｎｍ程度の層間膜３１を形成する。続いて、半導体基板２１の主面上に、例えば厚さ１００ｎｍ程度の低抵抗な多結晶シリコンからなる導体膜３２、例えばタングステンシリサイド（ＷＳｉ）等のようなシリサイド膜３３および酸化シリコン等からなるキャップ絶縁膜３４を下層から順にＣＶＤ法によって堆積する。
続いて、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出するキャップ絶縁膜３４を除去する。さらに、残されたキャップ絶縁膜３４をマスクとして、そこから露出するシリサイド膜３３および導体膜３２をドライエッチング法によって除去することにより、メモリアレイにメモリセルの制御ゲート電極（ワード線）３２ａが形成される。続いて、フォトリソグラフィ法によって形成されたレジストパターンおよびキャップ絶縁膜３４をマスクとして、そこから露出する層間膜３１および導体膜をドライエッチング法によって除去することにより、メモリセルの浮遊ゲート電極３０がゲート長方向にパターニングされる。これにより、メモリセルの制御ゲート電極３２ａおよび浮遊ゲート電極３０が完成する。
続いて、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出するメモリアレイ以外の領域の層間膜３１、酸化シリコン膜２７、窒化シリコン膜２６および導体膜２５をエッチング法によって除去することにより、マスクＲＯＭ領域にｎＭＩＳのゲート電極（ローカルワード線）２５ｂ、他周辺回路領域にｎＭＩＳおよびｐＭＩＳのゲート電極２５ｃを形成する。
分離ＭＩＳの分離用ゲート電極２４は、例えばマスクＲＯＭ領域内の全ての第１および第２素子分離領域に形成される。従って、この分離用ゲート電極２４によってマスクＲＯＭ領域に形成されるｎＭＩＳのゲート長方向およびゲート幅方向の活性領域ＡＣＴを電気的に分離することができる。
前述の実施の形態１と同様に、分離ＭＩＳの分離用ゲート電極２４には、ＧＮＤ（０Ｖ）または負電圧が印加されて、マスクＲＯＭ領域のゲート長方向およびゲート幅方向に隣接するｎＭＩＳが電気的に素子分離されるが、例えばゲート長が０.３μｍ未満の分離用ゲート電極２４に印加される電圧は、０〜−２Ｖの範囲が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。または、分離ＭＩＳのチャネル領域に予め不純物を導入しておき、分離ＭＩＳのしきい値電圧をマスクＲＯＭ領域のｎＭＩＳのしきい値電圧よりも高く設定することにより、マスクＲＯＭ領域のゲート長方向およびゲート幅方向に隣接するｎＭＩＳを電気的に素子分離してもよい。いずれの場合も分離ＭＩＳの分離用ゲート電極２４のゲート長ＬｆをマスクＲＯＭ領域のｎＭＩＳのゲート電極２５ｂのゲート長Ｌｇおよびゲート幅Ｗｇと同等、またはそれ以下とすることができ、さらに０.３μｍよりも短くすることができる。
このように、例えばマスクＲＯＭ領域のゲート長方向のみでなくゲート幅方向に隣接するｎＭＩＳを素子分離する第１および第２素子分離領域に、分離ＭＩＳからなる素子分離を形成することができる。さらに、マスクＲＯＭ領域の第１および第２素子分離領域に分離ＭＩＳを形成することにより、第１および第２素子分離領域に挟まれたｎＭＩＳのソース・ドレインが形成される活性領域ＡＣＴに発生する応力を低減することができるので、応力を起因とする結晶欠陥の発生を抑制することができる。
次に、図２３は、続く製造工程における図１６と同じ箇所の要部断面図である。
マスクＲＯＭ領域のｎＭＩＳおよび他周辺回路領域のｎＭＩＳのソース・ドレインの一部を構成する相対的に不純物濃度の低い一対のｎ型半導体領域３５を形成する。ｎ型半導体領域３５には、例えばヒ素またはリンがドーズ量５×１０１２〜１×１０１４ｃｍ−２程度イオン注入される。さらに、他周辺回路領域のｐＭＩＳのソース・ドレインの一部を構成する相対的に不純物濃度の低い一対のｐ型半導体領域３５ｐを形成する。ｐ型半導体領域３５ｐには、例えばボロンまたはフッ化ボロンがドーズ量５×１０１２〜１×１０１４ｃｍ−２程度イオン注入される。
続いて、半導体基板２１の主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法によって堆積した後、これを異方性のドライエッチング法によってエッチバックすることにより、分離用ゲート電極２４、マスクＲＯＭ領域のｎＭＩＳのゲート電極２５ｂ、他周辺回路領域のｎＭＩＳおよびｐＭＩＳのゲート電極２５ｃの側面にサイドウォール３６を形成する。
続いて、マスクＲＯＭ領域のｎＭＩＳおよび他周辺回路領域のｎＭＩＳのソース・ドレインの他の一部を構成する相対的に不純物濃度の高い一対のｎ型半導体領域３７を形成する。ｎ型半導体領域３７には、例えばヒ素が１×１０２０ｃｍ−３以上導入されている。さらに他周辺回路領域のｐＭＩＳのソース・ドレインを構成する相対的に不純物濃度の高い一対のｐ型半導体領域３８を形成する。ｐ型半導体領域３８には、例えばボロンが１×１０２０ｃｍ−３以上導入されている。
その後、イオン注入された不純物を活性化させるために、例えば温度９００〜１０００℃程度の熱処理が半導体基板１に施される。この熱処理では、分離部ＳＩの分離溝の端部も酸化されるため、端部のシリコンと酸化シリコン膜との界面にストレスが加わるが、分離部ＳＩが形成された第１素子分離領域の幅が０.３μｍ以上と相対的に広いことから、分離部ＳＩによって活性領域ＡＣＴに発生する応力は無視できるほど小さい。以上の工程により、メモリセルおよび各種ＭＩＳが形成される。
次に、図２４（ａ）は、続く製造工程における図１５（ａ）と同じ箇所の要部平面図、図２４（ｂ）は、続く製造工程における図１５（ｂ）と同じ箇所の要部平面図、図２５は、続く製造工程における図２と同じ箇所の要部断面図である。
半導体基板２１の主面上に絶縁膜３９を堆積した後、前述の実施の形態１と同様に、その絶縁膜３９に半導体基板２１の一部（例えば各種ＭＩＳのソース・ドレイン）、ワード線の一部が露出するようなコンタクトホールＣ１を形成し、コンタクトホールＣ１の内部にプラグ４０を形成し、その後、第１層配線Ｍ１を形成する。
次に、図２６（ａ）は、続く製造工程における図１５（ａ）と同じ箇所の要部平面図、図２６（ｂ）は、続く製造工程における図１５（ｂ）と同じ箇所の要部平面図、図２７は、続く製造工程における図１５と同じ箇所の要部断面図である。
半導体基板２１の主面上に絶縁膜４１を堆積した後、前述の実施の形態１と同様に、その絶縁膜４１に第１層配線Ｍ１の一部が露出するようなスルーホールＴ１を形成し、スルーホールＴ１の内部にプラグ４２を形成し、さらにプラグ４２を通じて第１層配線Ｍ１と電気的に接続された第２層配線Ｍ２を形成する。第２層配線Ｍ２はプラグ４２を通じて第１層配線Ｍ１と電気的に接続されている。
次に、図２８（ａ）は、続く製造工程における図１５（ａ）と同じ箇所の要部平面図、図２８（ｂ）は、続く製造工程における図１５（ｂ）と同じ箇所の要部平面図、図２９は、続く製造工程における図２と同じ箇所の要部断面図である。
半導体基板２１の主面上に絶縁膜４３を堆積した後、前述の実施の形態１と同様に、その絶縁膜４３に第２層配線Ｍ２が露出するようなスルーホールＴ２を形成し、スルーホールＴ２の内部にプラグ４４を形成し、さらにプラグ４４を通じて第２層配線Ｍ２と電気的に接続された第３層配線Ｍ３を形成する。
この後、さらに上層の配線を形成し、続いて最上層配線の表面を表面保護膜で覆った後、その一部に最上層配線の一部が露出するような開口部を形成してボンディングパッドを形成することにより、フラッシュメモリを製造する。
このように、本実施の形態２によれば、マスクＲＯＭ領域内の第２素子分離領域に分離ＭＩＳを形成することができ、これによって第１素子分離領域に挟まれた活性領域ＡＣＴに発生する応力を相対的に小さくすることができる。すなわち、マスクＲＯＭ領域の各ｎＭＩＳは、同一の活性領域ＡＣＴに形成されており、第２素子分離領域の分離用ゲート電極２４によって素子分離されているので、応力を起因とする結晶欠陥の発生を抑制することができる。その結果、前述の実施の形態１と同様の効果が得られる。
（実施の形態３）
前述の実施の形態２では、マスクＲＯＭ領域の第２素子分離領域に形成する分離用ゲート電極を補助ゲート電極、マスクＲＯＭ領域のローカルワード線および他周辺回路領域のゲート電極とは別工程で形成したが、本実施の形態３においては、分離用ゲート電極を補助ゲート電極および他周辺回路領域のゲート電極と同工程で形成する場合について説明する。
本実施の形態３によるフラッシュメモリの製造方法を図３０〜図３８を用いて工程順に説明する。ここでは補助ゲートを有するＡＮＤ型フラッシュメモリの製造方法に本発明を適用した場合の別の実施例を説明する。
図３０および図３１は、本実施の形態３のフラッシュメモリの製造工程中の図を示している。図３０（ａ）は、マスクＲＯＭ領域の要部平面図、図３０（ｂ）は、他周辺回路領域の要部平面図である。図３１は、マスクＲＯＭ領域、他周辺回路領域およびメモリアレイを含む要部断面図であり、マスクＲＯＭ領域では、図３０（ａ）のＡ−Ａ線における要部断面図を示す。
前述の実施の形態２と同様にして、半導体基板２１の主面に、分離部ＳＩおよびこれに取り囲まれるように配置された活性領域ＡＣＴを形成する。続いて、半導体基板２１の所定部分に埋め込みｎウェルＮＷｍ、ｐウェルＰＷ１，ＰＷ２およびｎウェルＮＷ１を形成する。
続いて、半導体基板２１の主面にメモリセルのゲート絶縁膜を構成する、例えば厚さ１０ｎｍ程度の絶縁膜２２を熱酸化法によって形成する。このゲート絶縁膜の形成では、分離部ＳＩの分離溝の端部も酸化されるため、端部のシリコンと酸化シリコン膜との界面にストレスが加わるが、分離部ＳＩが形成された第１素子分離領域の幅は０.３μｍ以上と相対的に広いことから、分離部ＳＩによって活性領域ＡＣＴに発生する応力は相対的に小さい。続いて、半導体基板２１の主面上に、例えば厚さ７０ｎｍ程度の低抵抗な導体膜２５として多結晶シリコン膜、窒化シリコン膜２６および酸化シリコン等からなるキャップ絶縁膜２３を下層から順にＣＶＤ法によって堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出するキャップ絶縁膜２３、窒化シリコン膜２６および導体膜２５をドライエッチング法によって除去する。これにより、メモリアレイにゲート電極（補助ゲート電極）２５ａが形成され、マスクＲＯＭ領域内の第１および第２素子分離領域に分離ＭＩＳの分離用ゲート電極２５ｄが形成される。他の周辺回路領域にはこれらのキャップ絶縁膜２３、窒化シリコン膜２６および導体膜２５は残されている。
次に、図３２は、続く製造工程における図３１と同じ箇所の要部断面図である。
半導体基板２１の主面上に、例えば絶縁膜として酸化シリコン膜をＣＶＤ法によって堆積した後、これを異方性のドライエッチング法によってエッチバックすることにより、キャップ絶縁膜２３、窒化シリコン膜２６、ゲート電極２５ａおよび分離用ゲ―ト電極２５ｄの側面にサイドウォール２８を形成する。
次に、図３３は、続く製造工程における図３１と同じ箇所の要部断面図である。
半導体基板２１の主面に、例えば厚さ１０ｎｍ程度の絶縁膜ＧＩを熱酸化法によって形成する。この絶縁膜ＧＩの形成では、分離部ＳＩの分離溝の端部も酸化されるため、端部のシリコンと酸化シリコン膜との界面にストレスが加わるが、分離部ＳＩが形成された第１素子分離領域の幅は０.３μｍ以上と相対的に広いことから、分離部ＳＩによって活性領域ＡＣＴに発生する応力は相対的に小さい。続いて、半導体基板２１の主面上に、例えば厚さ１５０ｎｍ程度の導体膜３０ｓとして低抵抗な多結晶シリコン膜を堆積する。
次に、図３４は、続く製造工程における図３１と同じ箇所の要部断面図である。
フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、導体膜３０ｓをドライエッチング法によって除去する。これにより、導体膜３０ｓからなるマスクＲＯＭ領域のｎＭＩＳのゲート電極（ローカルワード線）３０ｗがパターニングされる。また、この時、メモリアレイの導体膜３０ｓもエッチバックされ、キャップ絶縁膜２３に整合して、柱状の浮遊ゲート電極３０が形成される。
次に、図３５は、続く製造工程における図３１と同じ箇所の要部断面図である。
異方性のドライエッチング法によってエッチバックすることにより、マスクＲＯＭ領域、周辺回路領域およびメモリアレイのキャップ絶縁膜２３を除去する。この後、マスクＲＯＭ領域のｎＭＩＳのソース・ドレインの一部を構成し、相対的に不純物濃度の低い一対のｎ型半導体領域３５ａを形成する。この時、ｎ型半導体領域３５ａは、マスクＲＯＭ領域のｎＭＩＳのゲート電極３０ｗおよび分離用ゲート電極２５ｄに形成されたサイドウォール２８に整合して半導体基板２１に形成される。ｎ型半導体領域３５ａは、例えばヒ素またはリンがドーズ量５×１０１２〜１×１０１４ｃｍ−２程度のイオン注入によって形成される。
続いて、半導体基板２１の主面上に、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を下層から順にＣＶＤ法によって堆積することにより、例えば厚さ１８ｎｍ程度の層間膜３１を形成する。
次に、図３６は、続く製造工程における図３１と同じ箇所の要部断面図である。
半導体基板２１の主面上に、例えば厚さ１００ｎｍ程度の導体膜３２、シリサイド膜３３およびキャップ絶縁膜３４を下層から順にＣＶＤ法によって堆積する。ここで、導体膜３２としては低抵抗な多結晶シリコン膜、シリサイド膜３３としてはタングステンシリサイド（ＷＳｉ）等、キャップ絶縁膜３４としては酸化シリコン膜等が挙げられる。続いて、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出するキャップ絶縁膜３４を除去する。さらに、残されたキャップ絶縁膜３４をマスクとして、そこから露出するシリサイド膜３３および導体膜３２をドライエッチング法によって除去することにより、メモリアレイにメモリセルの制御ゲート電極（ワード線）３２ａを形成する。さらにそこから露出する導体膜３０ｓをエッチングすることにより、隣接するゲート電極２５ａの間に電荷蓄積層であるメモリセルの浮遊ゲート電極３０を自己整合的に形成する。
次に、図３７（ａ）は、続く製造工程における図３０（ａ）と同じ箇所の要部平面図、図３７（ｂ）は、続く製造工程における図３０（ｂ）と同じ箇所の要部平面図、図３８は、続く製造工程における図３１と同じ箇所の要部断面図である。
フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出するメモリアレイ以外の領域の層間膜３１、窒化シリコン膜２６および導体膜２５をドライエッチング法によって除去することにより、他周辺回路領域にｎＭＩＳおよびｐＭＩＳのゲート電極２５ｃを形成する。続いて、他周辺回路領域のｎＭＩＳのソース・ドレインの一部を構成する相対的に不純物濃度の低い一対のｎ型半導体領域３５ｂを形成する。ｎ型半導体領域３５ｂには、例えばヒ素またはリンがドーズ量５×１０１２〜１×１０１４ｃｍ−２程度イオン注入される。さらに、他周辺回路領域のｐＭＩＳのソース・ドレインの一部を構成する相対的に不純物濃度の低い一対のｐ型半導体領域３５ｐを形成する。ｐ型半導体領域３５ｐには、例えばボロンまたはフッ化ボロンがドーズ量５×１０１２〜１×１０１４ｃｍ−２程度イオン注入される。
続いて、半導体基板２１の主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法によって堆積した後、これを異方性のドライエッチング法によってエッチバックすることにより、マスクＲＯＭ領域の分離用ゲート電極２５ｄおよびｎＭＩＳのゲート電極３０ｗ、他周辺回路領域のｎＭＩＳおよびｐＭＩＳのゲート電極２５ｃの側面にサイドウォール３６を形成する。
続いて、マスクＲＯＭ領域のｎＭＩＳおよび他周辺回路領域のｎＭＩＳのソース・ドレインの他の一部を構成する相対的に不純物濃度の高い一対のｎ型半導体領域３７を形成する。ｎ型半導体領域３７には、例えばヒ素が１×１０２０ｃｍ−３以上導入されている。さらに他周辺回路領域のｐＭＩＳのソース・ドレインを構成する相対的に不純物濃度の高い一対のｐ型半導体領域３８を形成する。ｐ型半導体領域３８には、例えばボロンが１×１０２０ｃｍ−３以上導入されている。これらｎ型半導体領域３７およびｐ型半導体領域３８は、それぞれ半導体基板２１にサイドウォール３６に整合して形成される。
その後、イオン注入された不純物を活性化させるために、例えば温度９００〜１０００℃程度の熱処理が半導体基板１に施される。この熱処理では、分離部ＳＩの分離溝の端部も酸化されるため、端部のシリコンと酸化シリコン膜との界面にストレスが加わるが、分離部ＳＩが形成された第１素子分離領域の幅が０.３μｍ以上と相対的に広いことから、分離部ＳＩによって活性領域ＡＣＴに発生する応力は相対的に小さい。以上の工程により、メモリセルおよび各種ＭＩＳが形成される。
この後の工程は、前述の実施の形態２と同様であるため、その説明を省略する。
このように、本実施の形態３においては、マスクＲＯＭ領域の分離用ゲート電極２５ｄをメモリアレイのゲート電極（補助ゲート電極）２５ａおよび他周辺回路領域のゲート電極２５ｃと同工程で形成している。また、マスクＲＯＭ領域のｎＭＩＳのゲート電極３０ｗ（ローカルワード線）はメモリセルの浮遊ゲート電極３０と同工程で形成している。このように素子分離用のゲート電極およびマスクＲＯＭ領域のローカルワード線を形成することで、製造工程の簡略化を図ることができる。また、前述の実施の形態２と同様の効果を得ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマスクＲＯＭを周辺回路に混載するフラッシュメモリ製品に適用した場合について説明したが、それに限定されるものではなく、０.３μｍ未満の幅を有する素子分離が形成されるいかなる半導体装置にも適用することができる。
また、本願の実施の形態１ではＮＯＲ型フラッシュメモリ、実施の形態２および３ではＡＮＤ型フラッシュメモリについて述べたが、それに限定されるものではなく、例えば、ＮＡＮＤ型のフラッシュメモリ等、他のフラッシュメモリについても適宜適用可能である。
本発明は、例えば０.３μｍ未満の相対的に狭い幅を有する素子分離を必要とするマスクＲＯＭを備える半導体装置に適用することが可能である。
本発明の実施の形態１であるＮＯＲ型フラッシュメモリの製造工程中の要部平面図を示し、（ａ）は、マスクＲＯＭ領域の要部平面図、（ｂ）は、マスクＲＯＭ領域以外の周辺回路領域の要部平面図である。 図１と同じ製造工程時のフラッシュメモリの要部断面図である。 図１、図２に続くフラッシュメモリの製造工程中の図２と同じ箇所の要部断面図である。 図３に続くフラッシュメモリの製造工程中の図２と同じ箇所の要部断面図である。 図４に続くフラッシュメモリの製造工程中の図１と同じ箇所の要部平面図である。 図４に続くフラッシュメモリの製造工程中の図２と同じ箇所の要部断面図である。 図５、図６に続くフラッシュメモリの製造工程中の図２と同じ箇所の要部断面図である。 図７に続くフラッシュメモリの製造工程中の図２と同じ箇所の要部断面図である。 図８に続くフラッシュメモリの製造工程中の図１と同じ箇所の要部平面図である。 図８に続くフラッシュメモリの製造工程中の図２と同じ箇所の要部断面図である。 図９、図１０に続くフラッシュメモリの製造工程中の図１と同じ箇所の要部平面図である。 図９、図１０に続くフラッシュメモリの製造工程中の図２と同じ箇所の要部断面図である。 図１１、図１２に続くフラッシュメモリの製造工程中の図１と同じ箇所の要部平面図である。 図１１、図１２に続くフラッシュメモリの製造工程中の図２と同じ箇所の要部断面図である。 本発明の実施の形態２であるＡＮＤ型フラッシュメモリの製造工程中の要部平面図を示し、（ａ）は、マスクＲＯＭ領域の要部平面図、（ｂ）は、マスクＲＯＭ領域以外の周辺回路領域の要部平面図である。 図１５と同じ製造工程時のフラッシュメモリの要部断面図である。 図１５、図１６に続くフラッシュメモリの製造工程中の図１５と同じ箇所の要部平面図である。 図１５、図１６に続くフラッシュメモリの製造工程中の図１６と同じ箇所の要部断面図である。 図１７、図１８に続くフラッシュメモリの製造工程中の図１６と同じ箇所の要部断面図である。 図１９に続くフラッシュメモリの製造工程中の図１６と同じ箇所の要部断面図である。 図２０に続くフラッシュメモリの製造工程中の図１５と同じ箇所の要部平面図である。 図２０に続くフラッシュメモリの製造工程中の図１６と同じ箇所の要部断面図である。 図２１、図２２に続くフラッシュメモリの製造工程中の図１６と同じ箇所の要部断面図である。 図２３に続くフラッシュメモリの製造工程中の図１５と同じ箇所の要部平面図である。 図２３に続くフラッシュメモリの製造工程中の図１６と同じ箇所の要部断面図である。 図２４、図２５に続くフラッシュメモリの製造工程中の図１５と同じ箇所の要部平面図である。 図２４、図２５に続くフラッシュメモリの製造工程中の図１６と同じ箇所の要部断面図である。 図２６、図２７に続くフラッシュメモリの製造工程中の図１５と同じ箇所の要部平面図である。 図２６、図２７に続くフラッシュメモリの製造工程中の図１６と同じ箇所の要部断面図である。 本発明の実施の形態３であるＡＮＤ型フラッシュメモリの製造工程中の要部平面図を示し、（ａ）は、マスクＲＯＭ領域の要部平面図、（ｂ）は、マスクＲＯＭ領域以外の周辺回路領域の要部平面図である。 図３０と同じ製造工程時のフラッシュメモリの要部断面図である。 図３０、図３１に続くフラッシュメモリの製造工程中の図３１と同じ箇所の要部断面図である。 図３２に続くフラッシュメモリの製造工程中の図３１と同じ箇所の要部断面図である。 図３３に続くフラッシュメモリの製造工程中の図３１と同じ箇所の要部断面図である。 図３４に続くフラッシュメモリの製造工程中の図３１と同じ箇所の要部断面図である。 図３５に続くフラッシュメモリの製造工程中の図３１と同じ箇所の要部断面図である。 図３６に続くフラッシュメモリの製造工程中の図３０と同じ箇所の要部平面図である。 図３６に続くフラッシュメモリの製造工程中の図３１と同じ箇所の要部断面図である。 本発明の実施の形態によるフラッシュメモリを搭載した半導体装置の半導体チップ内部の主な回路ブロックを示したチップ構成図である。
符号の説明
１ 半導体基板
２ 絶縁膜
３ 浮遊ゲート電極
４ 層間膜
５ ゲート絶縁膜
６ 導体膜
６ａ ゲート電極（ローカルワード線）
６ｂ ゲート電極
６ｃ 制御ゲート電極（ワード線）
６ｄ 分離用ゲート電極
７ キャップ絶縁膜
８ レジストパターン
９ ｎ型半導体領域
１０ ｎ型半導体領域
１０ｐ ｐ型半導体領域
１１ サイドウォール
１２ ｎ型半導体領域
１３ ｐ型半導体領域
１４ 絶縁膜
１５ プラグ
１６ 絶縁膜
１７ プラグ
１８ 絶縁膜
１９ プラグ
２１ 半導体基板
２２ 絶縁膜
２３ キャップ絶縁膜
２４ 分離用ゲート電極
２５ 導体膜
２５ａ ゲート電極（補助ゲート電極）
２５ｂ ゲート電極（ローカルワード線）
２５ｃ ゲート電極
２５ｄ 分離用ゲート電極
２６ 窒化シリコン膜
２７ 酸化シリコン膜
２８ サイドウォール
２９ 絶縁膜
３０ 浮遊ゲート電極
３０ｓ 導体膜
３０ｗ ゲート電極（ローカルワード線）
３１ 層間膜
３２ 導体膜
３２ａ 制御ゲート電極
３３ シリサイド膜
３４ キャップ絶縁膜
３５ ｎ型半導体領域
３５ａ ｎ型半導体領域
３５ｂ ｎ型半導体領域
３５ｐ ｐ型半導体領域
３６ サイドウォール
３７ ｎ型半導体領域
３８ ｐ型半導体領域
３９ 絶縁膜
４０ プラグ
４１ 絶縁膜
４２ プラグ
４３ 絶縁膜
４４ プラグ
ＡＣＴ 活性領域
Ｃ１ コンタクトホール
ＤＣ 電源
ＦＭ 半導体装置
ＧＩ 絶縁膜
Ｍ１ 第１層配線
Ｍ２ 第２層配線
Ｍ３ 第３層配線
ＭＡ メモリアレイ
ＭＲ マスクＲＯＭ領域
ＮＷ１ ｎウェル
ＮＷｍ ｎウェル
ＰＷ１ ｐウェル
ＰＷ２ ｐウェル
ＳＩ 分離部
ＳＤ デコーダ部
ＳＬ センスアンプデータラッチ部
Ｔ１ スルーホール
Ｔ２ スルーホール

Claims (31)

  1. 以下を含む半導体装置：
    （ａ）半導体基板の主面に形成され、複数の第１電界効果トランジスタが備わるマスクＲＯＭ領域；
    （ｂ）前記第１電界効果トランジスタがそれぞれ形成される複数の第１活性領域；
    （ｃ）隣接する前記第１活性領域を電気的に分離する素子分離領域、
    ここで、前記第１電界効果トランジスタのゲート長方向に位置する前記素子分離領域を第１フィールドプレート分離により構成する。
  2. 請求項１記載の半導体装置において、前記第１フィールドプレート分離の幅は前記第１電界効果トランジスタのゲート長以下である。
  3. 請求項１記載の半導体装置において、前記第１フィールドプレート分離の幅は０.３μｍ未満である。
  4. 請求項１記載の半導体装置において、前記第１電界効果トランジスタのゲート幅方向に位置する前記素子分離領域を浅溝アイソレーションにより構成する。
  5. 請求項４記載の半導体装置において、前記浅溝アイソレーションの幅は０.３μｍ以上である。
  6. 請求項４記載の半導体装置において、前記第１フィールドプレート分離の幅は前記浅溝アイソレーションの幅未満である。
  7. 請求項１記載の半導体装置において、前記第１電界効果トランジスタのゲート幅方向に位置する前記素子分離領域を第２フィールドプレート分離により構成する。
  8. 請求項７記載の半導体装置において、前記第２フィールドプレート分離の幅は０.３μｍ以上である。
  9. 請求項７記載の半導体装置において、前記第１フィールドプレート分離の幅は前記第２フィールドプレート分離の幅未満である。
  10. 請求項１記載の半導体装置において、前記第１フィールドプレート分離のゲート電極の電位は０Ｖである。
  11. 請求項１記載の半導体装置において、前記第１フィールドプレート分離のゲート電極に０Ｖから−２Ｖの電圧が印加される。
  12. 請求項１記載の半導体装置において、前記第１フィールドプレート分離の下部の前記第１活性領域の不純物濃度は、前記第１電界効果トランジスタの下部の前記第１活性領域の不純物濃度よりも高く設定される。
  13. 請求項１記載の半導体装置において、さらに以下を含む：
    （ｄ）前記半導体基板の主面上の前記マスクＲＯＭ領域とは異なる領域に形成され、複数の第２電界効果トランジスタが備わる回路領域；
    （ｅ）前記第２電界効果トランジスタがそれぞれ形成される複数の第２活性領域；
    （ｆ）隣接する前記第２活性領域を電気的に分離する素子分離領域、
    ここで、隣接する前記第２活性領域を電気的に分離する前記素子分離領域を前記浅溝アイソレーションにより構成する。
  14. 請求項１３記載の半導体装置において、前記マスクＲＯＭ領域と前記回路領域とは１つの半導体チップ内に形成される。
  15. 以下の工程を含む半導体装置の製造方法：
    （ａ）半導体基板の主面上のマスクＲＯＭ領域に、第１方向に延びる浅溝アイソレーションを形成して、前記浅溝アイソレーションに囲まれた第１活性領域を形成する工程；
    （ｂ）前記半導体基板の前記第１活性領域の表面に絶縁膜を形成する工程；
    （ｃ）前記絶縁膜上に前記第１方向と垂直な第２方向に延びる複数の電界効果トランジスタの第１ゲート電極を形成し、同時に、前記第１方向に隣接して配置される前記電界効果トランジスタを電気的に分離する領域に、前記第２方向に延びる複数のフィールドプレート分離の第２ゲート電極を形成する工程。
  16. 請求項１５記載の半導体装置の製造方法において、前記（ｂ）工程の前に、さらに以下の工程を含む：
    （ｄ）前記第２ゲート電極の下部の前記第１活性領域に、前記第１活性領域と同じ導電型の不純物が導入される工程。
  17. 請求項１５記載の半導体装置の製造方法において、前記フィールドプレート分離の幅は前記第１電界効果トランジスタのゲート長以下である。
  18. 請求項１５記載の半導体装置の製造方法において、前記フィールドプレート分離の幅は０.３μｍ未満である。
  19. 請求項１５記載の半導体装置の製造方法において、前記浅溝アイソレーションの幅は０.３μｍ以上である。
  20. 請求項１５記載の半導体装置の製造方法において、さらに以下の工程を含む：
    （ｅ）前記半導体基板の主面の前記第１活性領域に不純物をイオン注入して、半導体領域を形成する工程；
    （ｆ）前記半導体基板に８００℃以上の熱処理を施して、前記不純物を活性化する工程；
    （ｇ）前記半導体基板の主面上に絶縁膜を形成した後、前記絶縁膜にコンタクトホールを形成する工程；
    （ｈ）前記コンタクトホールを通して、前記第１ゲート電極、前記第２ゲート電極または前記半導体領域と電気的に接続される配線を形成する工程。
  21. 請求項１５記載の半導体装置の製造方法において、さらに前記（ａ）工程は、以下の工程を有する：
    （ａ１）前記半導体基板の主面上の前記マスクＲＯＭ領域とは異なる回路領域に、前記浅溝アイソレーションを形成して、前記浅溝アイソレーションに囲まれた第２活性領域を形成する工程。
  22. 請求項２１記載の半導体装置の製造方法において、前記マスクＲＯＭ領域と前記回路領域とは１つの半導体チップ内に形成される。
  23. 以下の工程を含む半導体装置の製造方法：
    （ａ）半導体基板のマスクＲＯＭ領域の表面に第１絶縁膜を形成する工程；
    （ｂ）前記第１絶縁膜上に第１方向および前記第１方向と垂直な第２方向に延びるフィールドプレート分離の第２ゲート電極を形成して、前記フィールドプレート分離に囲まれた第１活性領域を形成する工程；
    （ｃ）前記半導体基板の前記第１活性領域の表面に第２絶縁膜を形成する工程；
    （ｄ）前記第２絶縁膜上に前記第２方向に延びる複数の電界効果トランジスタの第１ゲート電極を形成する工程。
  24. 請求項２３記載の半導体装置の製造方法において、前記（ａ）工程の前に、さらに以下の工程を含む：
    （ｅ）前記第２ゲート電極の下部の前記第１活性領域に、前記第１活性領域と同じ導電型の不純物が導入される工程。
  25. 請求項２３記載の半導体装置の製造方法において、前記第１方向に位置する前記フィールドプレート分離の幅は前記電界効果トランジスタのゲート長以下である。
  26. 請求項２３記載の半導体装置の製造方法において、前記第１方向に位置する前記フィールドプレート分離の幅は０.３μｍ未満である。
  27. 請求項２３記載の半導体装置の製造方法において、前記第２方向に位置する前記フィールドプレート分離の幅は０.３μｍ以上である。
  28. 請求項２３記載の半導体装置の製造方法において、さらに以下の工程を含む：
    （ｆ）前記半導体基板の主面の前記第１活性領域に不純物をイオン注入して、半導体領域を形成する工程；
    （ｇ）前記半導体基板に８００℃以上の熱処理を施して、前記不純物を活性化する工程；
    （ｈ）前記半導体基板の主面上に絶縁膜を形成した後、前記絶縁膜にコンタクトホールを形成する工程；
    （ｉ）前記コンタクトホールを通して、前記第１ゲート電極、前記第２ゲート電極または前記半導体領域と電気的に接続される配線を形成する工程。
  29. 請求項２３記載の半導体装置の製造方法において、前記（ａ）工程の前に、さらに以下の工程を含む：
    （ｊ）前記半導体基板の主面上の前記マスクＲＯＭ領域とは異なる回路領域に、浅溝アイソレーションを形成して、前記浅溝アイソレーションに囲まれた第２活性領域を形成する工程。
  30. 請求項２９記載の半導体装置の製造方法において、前記浅溝アイソレーションの幅は０.３μｍ以上である。
  31. 請求項２９記載の半導体装置の製造方法において、前記マスクＲＯＭ領域と前記回路領域とは１つの半導体チップ内に形成される。
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