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JPH07202017A - 半導体集積回路装置及びその製造方法 - Google Patents

半導体集積回路装置及びその製造方法

Info

Publication number
JPH07202017A
JPH07202017A JP5336519A JP33651993A JPH07202017A JP H07202017 A JPH07202017 A JP H07202017A JP 5336519 A JP5336519 A JP 5336519A JP 33651993 A JP33651993 A JP 33651993A JP H07202017 A JPH07202017 A JP H07202017A
Authority
JP
Japan
Prior art keywords
electrode
insulating film
memory cell
information storage
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP5336519A
Other languages
English (en)
Inventor
Hiroyuki Uchiyama
博之 内山
Yoshiyuki Kaneko
義之 金子
Koki Soeda
弘毅 添田
Yasuhide Fujioka
靖秀 藤岡
Nozomi Matsuda
望 松田
Motoko Sawamura
素子 澤村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Instruments Engineering Co Ltd
Hitachi Ltd
Renesas Semiconductor Package and Test Solutions Co Ltd
Hitachi Solutions Technology Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Hokkai Semiconductor Ltd
Hitachi Instruments Engineering Co Ltd
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi ULSI Engineering Corp, Hitachi Hokkai Semiconductor Ltd, Hitachi Instruments Engineering Co Ltd, Hitachi Ltd filed Critical Hitachi ULSI Engineering Corp
Priority to JP5336519A priority Critical patent/JPH07202017A/ja
Priority to US08/362,879 priority patent/US5684315A/en
Priority to KR1019940036198A priority patent/KR950021602A/ko
Publication of JPH07202017A publication Critical patent/JPH07202017A/ja
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor

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  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 半導体集積回路装置の集積度を高める。ま
た、歩留りを高める。また、製造プロセスでの歩留まり
を高める。また、半導体集積回路装置に塔載される情報
蓄積用容量素子の蓄積電荷量を増加する。 【構成】 半導体基板１の非活性領域の主面上にフィー
ルド絶縁膜２が形成され、このフィールド絶縁膜２で周
囲を規定された前記半導体基板１の活性領域の主面上に
ゲート絶縁膜３が形成され、前記フィールド絶縁膜２上
を一方向に向って延在するワード線ＷＬに前記ゲート絶
縁膜３上を一方向に向って延在するゲート電極４Ａが一
体化されたメモリセル選択用ＭＩＳＦＥＴＱと、第１電
極６Ａ、強誘電体材料からなる誘電体膜７Ａ、第２電極
８Ａの夫々を積み重ねた情報蓄積用容量素子Ｃとの直列
回路で構成されるメモリセルＭを備えた半導体集積回路
装置において、前記メモリセル選択用ＭＩＳＦＥＴＱの
ゲート電極４Ａ上に前記情報蓄積用容量素子Ｃを構成す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、メモリセル選択用ＭＩＳＦＥＴと情報蓄積
用容量素子との直列回路で構成されるメモリセルを備え
た半導体集積回路装置に適用して有効な技術に関するも
のである。
【０００２】
【従来の技術】半導体集積回路装置としてＤＲＡＭ（Ｄ
ynamic Ｒandom Ａccess Ｍemory）がある。ＤＲＡＭの
メモリセルは、メモリセル選択用ＭＩＳＦＥＴ（Ｍetal
Ｉnsulator Ｓemicnductor Ｆield Ｅffect Ｔransist
or）と情報蓄積用容量素子との直列回路で構成され、１
［bit ］の情報を記憶する。このメモリセルは、メモリ
セルアレイを例えば行方向(Ｙ方向)に延在するワード線
と列方向(Ｘ方向)に延在するデータ線との交差部に配置
される。メモリセルのメモリセル選択用ＭＩＳＦＥＴ
は、一方の半導体領域がデータ線に接続され、他方の半
導体領域が情報蓄積用容量素子の蓄積電極に接続され、
ゲート電極がワード線に接続（一体化）される。
【０００３】近年、ＤＲＡＭの高集積化によるメモリセ
ルの平面方向のセルサイズ（占有面積）の縮小に伴い、
情報蓄積用容量素子の蓄積電荷量の確保が困難になって
きている。そこで、このような技術的課題を解決する技
術として、例えば特開昭６０−２３１３５７号公報に記
載されているように、メモリセル選択用ＭＩＳＦＥＴの
上層に情報蓄積用容量素子を積層したＳＴＣ構造(スタ
ックド構造)のメセリセルが開発されている。また、次
世代の高集積化を実現する技術として、例えば特開平５
−８２７５０号公報に記載されているように、情報蓄積
用容量素子の蓄積電極の形状をＦｉｎ状若しくは王冠状
に形成したメモリセルが開発されている。この情報蓄積
用容量素子の蓄積電極、共通プレート電極の夫々は、ワ
ード線、データ線の夫々の形成工程に対して独立の形成
工程で形成される。また、蓄積電極の平面方向のパター
ン形状(平面投影形状)は基本的に１回のホトリソグラフ
ィ技術及びエッチング技術で行なわれる。
【０００４】更に、次世代の高集積化を実現する技術と
して、例えば特開平２−４９４７１号公報に記載されて
いるように、情報蓄積用容量素子の誘電体膜を例えばジ
ルコン酸チタン酸鉛からなる強誘電体材料で成形したメ
モリセルが開発されている。この強誘電体材料で形成さ
れた誘電体膜は、酸化珪素膜や窒化珪素膜で形成された
誘電体膜に比べて約１０倍程度の電荷蓄積量(単位面積
当りの量)を有する。
【０００５】
【発明が解決しようとする課題】前記強誘電体材料は堆
積中の被着性が低いので、比較的段差の少ない平坦部が
必要である。このため、情報蓄積用容量素子の誘電体膜
を強誘電体材料で形成する場合、メモリセル内に平坦部
を確保しなければならないので、メモリセルの平面方向
のセルサイズが増加し、ＤＲＡＭ(半導体集積回路装置)
の集積度が低下する。
【０００６】また、強誘電体膜は堆積中の被着性が低い
ので、メモリセル内の段差部に情報蓄積用容量素子を形
成する場合は、漏れ電流を抑制するために特定の厚さが
必要である。このため、情報蓄積用容量素子の誘電体膜
を強誘電体材料で形成した場合、情報蓄積用容量素子が
配置されるメモリセルアレイ形成領域と周辺回路が配置
される周辺回路形成領域との相対段差が大きくなるの
で、上層に形成される配線の加工が困難となり、ＤＲＡ
Ｍの歩留りが低下する。
【０００７】また、ＤＲＡＭの製造プロセスにおいて、
情報蓄積用容量素子の蓄積電極は、１回のエッチング工
程で平面方向の形状(平面投影形状)を規定している。こ
のため、光の回折によって蓄積電極の角部が丸くなるの
で、蓄積電極の平面積が低下し、情報蓄積用容量素子の
蓄積電荷量が減少する。この蓄積電荷量の減少は、リフ
レッシュ特性等の特性劣化を意味する。
【０００８】また、ＤＲＡＭの製造プロセスにおいて、
メモリセル選択用ＭＩＳＦＥＴのゲート電極、情報蓄積
用容量素子の蓄積電極及び共通プレート電極は、夫々の
形成工程に対して独立の形成工程で形成されているの
で、マスクの合せズレによるショート等の不良を防止す
るため、ゲート電極、蓄積電極、共通プレート電極の夫
々にはマスク合せ寸法が加味される。このため、メモリ
セルの平面方向のセルサイズが増加し、ＤＲＡＭの集積
度が低下する。
【０００９】また、ＤＲＡＭの製造プロセスにおいて、
情報蓄積用容量素子の蓄積電極の形状をＦｉｎ状若しく
は王冠状に形成するメモリセルは製造工程数の増加を招
くので、ＤＲＡＭの製造プロセスでの歩留まりが低下す
る。
【００１０】本発明の目的は、メモリセル選択用ＭＩＳ
ＦＥＴと情報蓄積用容量素子との直列回路で構成される
メモリセルを備えた半導体集積回路装置の集積度を高め
ることが可能な技術を提供することにある。
【００１１】本発明の他の目的は、前記半導体集積回路
装置の歩留りを高めることが可能な技術を提供すること
にある。
【００１２】本発明の他の目的は、前記半導体集積回路
装置において、情報蓄積用容量素子の蓄積電荷量を増加
することが可能な技術を提供することにある。
【００１３】本発明の他の目的は、前記半導体集積回路
装置の製造プロセスでの歩留まりを高めることが可能な
技術を提供することにある。
【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１６】（１）半導体基板の非活性領域の主面上に
フィールド絶縁膜が形成され、このフィールド絶縁膜で
周囲を規定された前記半導体基板の活性領域の主面上に
ゲート絶縁膜が形成され、前記フィールド絶縁膜上を一
方向に向って延在するワード線に前記ゲート絶縁膜上を
一方向に向って延在するゲート電極が一体化されたメモ
リセル選択用ＭＩＳＦＥＴと、第１電極、強誘電体材料
からなる誘電体膜、第２電極の夫々を積み重ねた情報蓄
積用容量素子との直列回路で構成されるメモリセルを備
えた半導体集積回路装置において、前記メモリセル選択
用ＭＩＳＦＥＴのゲート電極上に前記情報蓄積用容量素
子を構成する。
【００１７】（２）前記情報蓄積用容量素子を前記メモ
リセル選択用ＭＩＳＥＴのゲート電極上及びこのゲート
電極に一体化されたワード線上に構成する。
【００１８】（３）前記情報蓄積用容量素子を前記メモ
リセル選択用ＭＩＳＦＥＴのゲート電極に隣接して前記
フィールド絶縁膜上を一方向に延在する他のワード線上
に構成する。
【００１９】（４）半導体基板の非活性領域の主面上に
フィールド絶縁膜が形成され、このフィールド絶縁膜で
周囲を規定された前記半導体基板の活性領域の主面上に
ゲート絶縁膜が形成され、前記フィールド絶縁膜上を一
方向に向って延在するワード線に前記ゲート絶縁膜上を
一方向に向って延在するゲート電極が一体化されたメモ
リセル選択用ＭＩＳＦＥＴと、第１電極、強誘電体材料
からなる誘電体膜、第２電極の夫々を積み重ねた情報蓄
積用容量素子との直列回路で構成されるメモリセルを備
えた半導体集積回路装置の製造方法において、下記の工
程(イ）乃至（ホ）を備える。
【００２０】（イ）半導体基板の非活性領域の主面上に
フィールド絶縁膜を形成する工程、（ロ）前記フィール
ド絶縁膜で周囲を規定された前記半導体基板の活性領域
の主面上にゲート絶縁膜を形成する工程、（ハ）前記フ
ィールド絶縁膜上及びゲート絶縁膜上にゲート材、絶縁
材、第１電極材、強誘電材、第２電極材の夫々を順次形
成する工程、（ニ）前記第２電極材、強誘電材、第１電
極材、絶縁材、ゲート材の夫々に、前記半導体基板の非
活性領域においてワード線幅を規定し、前記半導体基板
の活性領域においてゲート長を規定するパターンニング
を順次行い、前記ゲート材でゲート電極及びワード線、
前記絶縁材で絶縁膜を形成すると共に、前記第１電極材
で第１電極、前記強誘電材で誘電体膜、前記第２電極材
で第２電極を形成する工程、（ホ）前記第２電極に、こ
の第２電極の前記ワード線が延在する方向の長さを規定
するパターンニングを行い、前記第１電極、誘電体膜、
第２電極の夫々からなる情報蓄積用容量素子を形成する
工程。
【００２１】（５）手段（４）に記載の半導体集積回路
装置の製造方法において、前記情報蓄積用容量素子を形
成する工程の後に、下記の工程（ヘ）乃至（リ）を備え
る。
【００２２】（ヘ）前記情報蓄積容量素子及び前記フィ
ールド絶縁膜を不純物導入マスクとして使用し、前記半
導体基板の活性領域の主面に不純物を導入して、ソース
領域及びドレイン領域である一対の半導体領域を形成
し、メモリセル選択用ＭＩＳＦＥＴを形成する工程、
（ト）前記一対の半導体領域上、前記ゲート電極の側面
上、前記情報蓄積容量素子の側面上及び前記情報蓄積用
容量素子の第２電極の上面上を含む半導体基板の主面上
に絶縁膜を形成する工程、（チ）前記絶縁膜にパターン
ニングを施し、前記情報蓄積用容量素子の第２電極の一
部の上面及び前記一対の半導体領域の一方の表面が露出
する開口を形成すると共に、前記一方の半導体領域側の
ゲート電極、情報蓄積用容量素子の夫々の側面上にサイ
ドウォールスペーサを形成する工程、（リ）前記絶縁膜
の上層に、前記開口を通して前記情報蓄積用容量素子の
一部の上面と前記メモリセル選択用ＭＩＳＦＥＴの一方
の半導体領域とを電気的に接続する接続用電極を形成す
る工程。
【００２３】
【作用】上述した手段（１）によれば、メモリセル内の
平坦部であるメモリセル選択用ＭＩＳＦＥＴのゲート電
極上に情報蓄積用容量素子を構成したので、メモリセル
の平面方向のセルサイズを縮小することができる。この
結果、半導体集積回路装置の集積度を高めることができ
る。
【００２４】また、メモリセル内の平坦部であるメモリ
セル選択用ＭＩＳＦＥＴのゲート電極上に情報蓄積用容
量素子を構成したので、強誘電体材料からなる情報蓄積
用容量素子の誘電体膜の膜厚を薄くすることができる。
この結果、情報蓄積用容量素子が配置されるメモリセル
アレイ形成領域と周辺回路が配置される周辺回路形成領
域との相対段差を小さくすることができるので、上層に
形成される配線の加工を容易とし、半導体集積回路装置
の歩留りを高めることができる。
【００２５】上述した手段（２）によれば、メモリセル
選択用ＭＩＳＦＥＴのゲート電極とこのゲート電極に一
体化されるワード線との段差は比較的緩やかなので、ゲ
ート電極上を含むワード線上に情報蓄積容量素子を構成
でき、メモリセルの蓄積電荷量を増加できる。
【００２６】上述した手段（３）によれば、メモリセル
選択用ＭＩＳＦＥＴのゲート電極に隣接してフィールド
絶縁膜上を一方向に延在する他のワード線上にも情報蓄
積容量素子を構成したので、メモリセルの平面方向のセ
ルサイズを増加することなく、必要なメモリセルの電荷
蓄積量を確保することができる。
【００２７】上述した手段（４）によれば、情報蓄積容
量素子の第２電極(蓄積電極)は、２回のエッチング工程
で平面方向の形状(平面投影形状)が規定されるので、光
の回折によって第２電極の角部が丸くなるのを防止でき
る。この結果、メモリセルの電荷蓄積電荷量を増加する
ことができる。
【００２８】また、メモリセル選択用ＭＩＳＦＥＴのゲ
ート電極、情報蓄積容量素子の第１電極及び第２電極は
同一のエッチング工程で形成されるので、夫々のマスク
合せ寸法を廃止できる。この結果、メモリセルの平面方
向のセルサイズを縮小することができるので、半導体集
積回路装置の集積度を高めることができる。
【００２９】上述した手段（５）によれば、情報蓄積用
容量素子の第２電極の形状をＦｉｎ状若しくは王冠状に
形成するメモリセルに比べて製造工程数を低減すること
ができるので、半導体集積回路装置の製造プロセスでの
歩留まりを高めることができる。
【００３０】
【実施例】以下、本発明の構成について、ＤＲＡＭに本
発明を適用した一実施例とともに説明する。
【００３１】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００３２】本発明の一実施例であるＤＲＡＭの概略構
成を図１(メモリセルの等価回路図)及び図２(メモリセ
ルアレイの要部平面図)に示す。
【００３３】図１に示すように、ＤＲＡＭの１［bit］
の情報を記憶するメモリセルＭは、メモリセル選択用Ｍ
ＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor ＦＥ
Ｔ)Ｑと情報蓄積用容量素子Ｃとの直列回路で構成され
る。このメモリセルＭは行方向(Ｙ方向)に延在するワー
ド線ＷＬと列方向（Ｘ方向）に延在するデータ線（相補
型データ線のうち一方）ＤＬとの交差部に配置される。
【００３４】前記メモリセルＭのメモリセル選択用ＭＩ
ＳＦＥＴＱは、一方の半導体領域(１０）がデータ線Ｄ
Ｌに接続され、他方の半導体領域(１０)が情報蓄積用容
量素子Ｃの一方の電極(蓄積電極８Ａ)に接続され、ゲー
ト電極(４Ａ)がワード線ＷＬに接続される。情報蓄積用
容量素子Ｃの他方の電極(共通プレート電極６Ａ)は固定
電位例えば１／２Ｖｃｃ固定電位（例えば動作電位Ｖｃ
ｃが５［Ｖ］の場合、約２．５［Ｖ］）に接続される。
【００３５】前記メモリセルＭは、図２に示すように、
ワード線ＷＬの延在する行方向、データ線ＤＬの延在す
る列方向の夫々に複数個配置され、メモリセルアレイ２
０を構成する。このメモリセルアレイ２０は、図示して
いないが、ワードドライバー回路、Ｘデコーダ回路、Ｙ
デコーダ回路等の周辺回路が配置される周辺回路形成領
域で周囲を囲まれたメモリセルアレイ形成領域に構成さ
れる。
【００３６】次に、前記ＤＲＡＭのメモリセルＭ及び周
辺回路を構成するｎチャネルＭＩＳＦＥＴＱｎの具体的
な構造について、図２、図３(メモリセルＭの断面図)及
び図４(ｎチャネルＭＩＳＦＥＴＱｎの断面図)を用いて
説明する。
【００３７】なお、図３において、図（Ａ）は図２に示
すＡ−Ａ切断線で切った断面図、図(Ｂ)は図２に示すＢ
−Ｂ切断線で切った断面図である。
【００３８】図２及び図３に示すように、ＤＲＡＭは例
えば単結晶珪素からなるp-型半導体基板１を主体に構成
される。このp-型半導体基板１のメモリセルアレイ形成
領域の主面にはメモリセルＭが構成される。
【００３９】前記メモリセルＭのメモリセル選択用ＭＩ
ＳＦＥＴＱは、フィールド絶縁膜２で周囲を規定された
p-型半導体基板１の活性領域の主面に構成される。この
メモリセル選択用ＭＩＳＦＥＴＱは、主に、p-型半導体
基板(チャネル形成領域)１、ゲート絶縁膜３、ゲート電
極４Ａ、ソース及びドレイン領域である一対のｎ型半導
体領域１０で構成される。つまり、メモリセル選択用Ｍ
ＩＳＦＥＴＱはｎチャネル導電型で構成される。
【００４０】前記ゲート絶縁膜３は、フィールド絶縁膜
２で周囲を規定されたp-型半導体基板１の活性領域の主
面上に形成される。このゲート絶縁膜３は、例えば熱酸
化珪素膜で形成され、例えば１２［ｎｍ］程度の膜厚で
形成される。前記ゲート電極４Ａはゲート絶縁膜３上に
形成される。このゲート電極４Ａは、例えば抵抗値を低
減する不純物(例えばリン)が導入された多結晶珪素膜で
形成される。ゲート電極４Ａは、フィールド絶縁膜２上
を延在するワード線ＷＬの延在方向と同一の方向にゲー
ト絶縁膜３上を延在し、ワード線ＷＬに一体化される。
つまり、ゲート電極４Ａは、ワード線ＷＬの延在方向に
配置された他のメモリセルＭのメモリセル選択用ＭＩＳ
ＦＥＴＱのゲート電極４Ａに電気的に接続される。前記
ソース領域及びドレイン領域である一対のｎ型半導体領
域１０はp-型半導体基板１の活性領域の主面に構成され
る。この一対のｎ型半導体基板１０の一方のｎ型半導体
領域１０には、層間絶縁膜１４に形成された接続孔１４
Ａを通してデータ線ＤＬが電気的に接続される。このデ
ータ線ＤＬは、例えば不純物が導入された多結晶珪素膜
１５Ａ及びこの多結晶珪素膜１５Ａ上に形成されたシリ
サイド膜(ＷＳiX,ＴaＳiX,ＴiＳiX,ＭoＳiX)１５Ｂで形
成される。
【００４１】前記フィールド絶縁膜２は、p-型半導体基
板１の非活性領域の主面上に形成され、素子間分離用絶
縁膜として使用される。このフィールド絶縁膜２は、例
えば周知の選択酸化法で形成された熱酸化珪素膜で形成
され、例えば４００［ｎｍ］程度の膜厚で形成される。
【００４２】前記メモリセルＭ内の平坦部であるメモリ
セル選択用ＭＩＳＦＥＴＱのゲート電極４Ａ上には、絶
縁膜５Ａを介在して情報蓄積用容量素子Ｃが構成され
る。この情報蓄積用容量素子Ｃは、絶縁膜５Ａの表面か
ら共通プレート電極(第１電極)６Ａ、誘電体膜７Ａ、蓄
積電極(第２電極)８Ａの夫々を積み重ねた構造で構成さ
れる。共通プレート電極６Ａ、蓄積電極８Ａの夫々は例
えばＰｔ(白金)膜で形成される。誘電体膜７Ａは例えば
ジルコン酸チタン酸鉛からなる強誘電体材料で形成され
る。
【００４３】前記情報蓄積用容量素子Ｃにおいて、共通
プレート電極６Ａ、誘電体膜７Ａの夫々の平面方向の形
状は、ゲート電極４Ａ及びワード線ＷＬの平面方向の形
状と同一に形成される。つまり、共通プレート電極６
Ａ、誘電体膜７Ａの列方向（データ線ＤＬの延在方向）
の幅は、p-型半導体基板１の活性領域においてゲート電
極４Ａのゲート長で規定され、p-型半導体基板１の非活
性領域においてワード線ＷＬのワード線幅で規定され
る。蓄積電極８Ａの列方向の幅は、p-型半導体基板１の
活性領域においてゲート電極４Ａのゲート長で規定さ
れ、半導体基板１の非活性領域においてワード線ＷＬの
ワード線幅で規定される。この蓄積電極８Ａの行方向
（ワード線ＷＬの延在方向）の長さは、所定の長さで規
定され、ワード線ＷＬの延在方向に配置された他のメモ
リセルＭの情報蓄積用容量素子Ｃの蓄積電極８Ａと分離
される。
【００４４】前記情報蓄積用容量素子Ｃの蓄積電極８Ａ
には層間絶縁膜１１に形成された開口１１Ａを通して接
続用電極１２が電気的に接続され、メモリセル選択用Ｍ
ＩＳＦＥＴＱの他方のｎ型半導体領域１０には前記開口
１１Ａを通して接続用電極１２が電気的に接続される。
この接続用電極１２は、サイドウォールスペーサ１１Ｂ
により、メモリセル選択用ＭＩＳＦＥＴＱのゲート電極
４Ａ、情報蓄積用容量素子Ｃの共通プレート電極６Ａと
電気的に分離される。サイドウォールスペーサ１１Ｂ
は、メモリセル選択用ＭＩＳＦＥＴＱの他方のｎ型半導
体領域１０側のゲート電極４Ａ、共通プレート電極６Ａ
の夫々の側面上に形成される。
【００４５】前記メモリセル選択用ＭＩＳＦＥＴＱのゲ
ート電極４Ａはゲート絶縁膜３上を列方向に向って延在
し、ワード線ＷＬはフィールド絶縁膜２上を列方向に向
って延在している。このゲート電極４Ａとワード線ＷＬ
との間に生じる段差はフィールド絶縁膜２とゲート絶縁
膜３との間に生じる段差に影響されるが、フィールド絶
縁膜２とゲート絶縁膜３との間に生じる段差が約０．２
［μｍ］程度なので、ゲート電極４ＡとワードＷＬとの
間に生じる段差は比較的緩やかである。つまり、堆積中
の被着性が低い強誘電体材料からなる誘電体膜６Ａはゲ
ート電極４Ａ上を含むワード線ＷＬ上に連続して形成す
ることができる。従って、情報蓄積用容量素子Ｃは、ゲ
ート電極４Ａ上のみに構成してもよいし、ゲート電極４
Ａ及びこのゲート電極４Ａに一体化されるワード線ＷＬ
上に連続して構成してもよい。
【００４６】前記メモリセル選択用ＭＩＳＦＥＴＱのゲ
ート電極４Ａに隣接してフィールド絶縁膜２上を延在す
るワード線ＷＬ上には情報蓄積用容量素子Ｃが構成され
る。この情報蓄積用容量素子Ｃは、メモリセル選択用Ｍ
ＩＳＦＥＴＱのゲート電極４Ａ上に構成された情報蓄積
用容量素子Ｃと同様の構造で構成される。この情報蓄積
用容量素子Ｃの蓄積電極８Ａは、前述の接続用電極１２
を介してメモリセル選択用ＭＩＳＦＴＱの他方のｎ型半
導体領域１０に電気的に接続される。
【００４７】前記データ線ＤＬは層間絶縁膜１６で覆わ
れている。この層間絶縁膜１６上には、図示していない
が、上層配線が形成される。
【００４８】前記周辺回路を構成するｎチャネルＭＩＳ
ＦＥＴＱｎは、図４に示すように、フィールド絶縁膜２
で周囲を規定されたp-型半導体基板１の活性領域の主面
に構成される。このｎチャネルＭＩＳＦＥＴＱｎは、主
に、p-型半導体基板（チャネル形成領域）１、ゲート絶
縁膜３、ゲート電極４Ａ、ソース領域及びドレイン領域
である一対のｎ型半導体領域１０及び一対のn+型半導体
領域１３で構成される。つまり、ｎチャネルＭＩＳＦＥ
ＴＱｎはＬＤＤ(Ｌightly Ｄoped Ｄrain)構造で構成さ
れる。なお、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極
４Ａ上及びこのゲート電極４Ａと一体に形成されたゲー
ト配線４Ｂ上には、絶縁膜５Ａを介在して共通プレート
電極６Ａ、誘電体膜７Ａ、蓄積電極８Ａの夫々が積層さ
れる。
【００４９】前記ｎチャネルＭＩＳＦＥＴＱｎのn+型半
導体領域１３の夫々には、層間絶縁膜１４、層間絶縁膜
１６の夫々に形成された接続孔１７を通して配線１９の
夫々が電気的に接続される。また、ゲート配線４Ｂに
は、絶縁膜５Ａ、共通プレート電極６Ａ、誘電体膜７
Ａ、蓄積電極８Ａ、層間絶縁膜１４、層間絶縁膜１６の
夫々に形成された接続孔１８を通して配線１９が電気的
に接続される。また、図示していないが、ＣＭＯＳ（相
補型：Ｃomplementary ＭＯＳ)回路を構成するために、
ｐチャネルＭＩＳＦＥＴも同一基板上に形成されてい
る。
【００５０】次に、前記ＤＲＡＭの製造方法について、
図５乃至図１５を用いて説明する。
【００５１】なお、図５、図７、図９、図１１、図１２
及び図１４は、メモリセルアレイ形成領域での各製造工
程を説明するための断面図であり、これらの図中におい
て、図(Ａ)は図２に示すＡ−Ａ切断線で切った断面図を
示し、図(Ｂ)は図２に示すＢ−Ｂ切断線で切った断面図
を示す。また、図６、図８、図１０、図１３及び図１５
は周辺回路形成領域での各製造工程を説明するための断
面図である。
【００５２】まず、p-型半導体基板１を用意する。
【００５３】次に、前記p-型半導体基板１の非活性領域
の主面上にフィールド絶縁膜２を形成する。フィールド
絶縁膜２は例えば周知の選択熱酸化法で形成された熱酸
化珪素膜で形成される。このフィールド絶縁膜２は例え
ば４００［ｎｍ］程度の膜厚で形成される。
【００５４】次に、前記p-型半導体基板１の活性領域の
主面上にゲート絶縁膜３を形成する。ゲート絶縁膜３は
例えば熱酸化法で形成された熱酸化珪素膜で形成され
る。このゲート絶縁膜３は例えば１２［ｎｍ］程度の膜
厚で形成される。
【００５５】次に、前記フィールド絶縁膜２上及びゲー
ト絶縁膜３上を含む基板の全面に、図５及び図６に示す
ように、ゲート材４、絶縁材５、電極材(第１電極材)
６、強誘電材７、電極材８(２電極材)の夫々を順次形成
する。ゲート材４は例えばＣＶＤ法で堆積された多結晶
珪素膜で形成される。この多結晶珪素膜には、その堆積
中又は堆積後に抵抗値を低減する不純物が導入される。
このゲート材５は例えば１５０［ｎｍ］程度の膜厚で形
成される。絶縁材５は例えばＣＶＤ法で堆積された酸化
珪素膜で形成される。この絶縁材５は例えば１００［ｎ
ｍ］程度の膜厚で形成される。電極材６、電極材８の夫
々は例えばスパッタ法で堆積されたＰｔ膜で形成され
る。この電極材６、電極材８の夫々は例えば５０［ｎ
ｍ］程度の膜厚で形成される。強誘電材７は例えばスパ
ッタ法で堆積したジルコン酸チタン酸鉛からなる強誘電
体膜で形成される。この強誘電材７は例えば２００［ｎ
ｍ］程度の膜厚で形成される。
【００５６】次に、前記電極材８上に、p-型半導体基板
１の活性領域においてゲート長を規定し、p-型半導体基
板１の非活性領域においてワード線幅を規定するマスク
２１を形成する。このマスク２１は例えばフォトリソグ
ラフィ技術により形成されたフォトレジスト膜で形成さ
れる。
【００５７】次に、前記マスク２１をエッチングマスク
として使用し、前記電極材８、誘電材７、電極材６、絶
縁材５、ゲート材４の夫々に順次パターンニングを行
い、図７に示すように、前記ゲート材４でゲート電極４
Ａ及びワード線ＷＬ、前記絶縁材５で絶縁膜５Ａ、前記
電極材６でプレート電極６Ａ、前記強誘電材７で誘電体
膜７Ａ、前記電極材８で蓄積電極８Ａの夫々を形成する
と共に、図８に示すように、前記ゲート材４でゲート電
極４Ａ及びゲート配線４Ｂを形成する。なお、周辺回路
形成領域のゲート電極４Ａ上及びゲート配線４Ｂ上に
は、絶縁膜５Ａ、プレート電極６Ａ、誘電体膜７Ａ、蓄
積電極８Ａの夫々が形成される。このパターンニング工
程は異方性エッチング技術で行う。
【００５８】次に、前記マスク２１を除去する。
【００５９】次に、メモリセルアレイ形成領域におい
て、前記p-型半導体基板１の活性領域の主面にイオン打
込み法でｎ型不純物を導入し、メモリセル選択用ＭＩＳ
ＦＥＴＱのソース領域及びドレイン領域として使用され
る一対のｎ型半導体１０を形成すると共に、周辺回路形
成領域において、ｎチャネルＭＩＳＦＥＴＱｎのソース
領域及びドレイン領域として使用される一対のｎ型半導
体領域１０を形成する。この工程において、メモリセル
選択用ＭＩＳＦＥＴＱが形成される。
【００６０】次に、図９及び図１０に示すように、前記
蓄積電極８Ａ上を含む基板の全面に、蓄積電極８Ａの行
方向(ワード線ＷＬが延在する方向)の長さを規定するマ
スク２２を形成する。このマスク２２は、例えばフォト
リソグラフィ技術により形成されたフォトレジスト膜で
形成される。
【００６１】次に、前記マスク２２をエッチングマスク
として使用し、前記蓄積電極８Ａにパターンニングを行
い、図９の図(Ｂ)に示すように、行方向の長さが規定さ
れた蓄積電極８Ａを形成する。このパターンニング工程
は異方性エッチング技術で行う。なお、このパターンニ
ング工程において、誘電体膜７Ａにパターンニングを施
してもよい。この場合、クロストークを防止できる。ま
た、図１０に示す周辺回路形成領域のマスク２２は形成
しないで、蓄積電極８Ａを取り除いてもよい。
【００６２】次に、前記マスク２２を除去する。
【００６３】次に、前記蓄積電極８Ａ上を含む基板の全
面に例えばＣＶＤ法で堆積された絶縁膜１１を形成す
る。この絶縁膜１１は例えば１５０［ｎｍ］程度の膜厚
で形成される。
【００６４】次に、前記絶縁膜１１上にマスク２３を形
成する。このマスク２３は、例えばフォトリソグラフィ
技術により形成されたフォトレジスト膜で形成される次
に、前記マスク２３をエッチングマスクとして使用し、
前記絶縁膜１１にパターンニングを施して、図１１に示
すように、蓄積電極８Ａの一部の上面及びメモリセル選
択用ＭＩＳＦＥＴＱの他方のｎ型半導体領域１０の表面
を露出する開口１１Ａを形成すると共に、ゲート電極４
Ａの側面上及び電極６Ａの側面上を覆うサイドウォール
スペーサ１１Ｂ、ワード線ＷＬの側面上及び電極６Ａの
側面上を覆うサイドウォールスペーサ１１Ｂの夫々を形
成する。このパターンニング工程は異方性エッチング技
術で行う。
【００６５】次に、前記マスク２３を除去する。
【００６６】次に、前記開口１１Ａ上を含む絶縁膜１１
上に例えば反応性スパッタ法で導電膜（１２）を形成す
る。この導電膜(１２)は、例えばＴｉＮ膜で形成され、
例えば１００［ｎｍ］程度の膜厚で形成される。
【００６７】次に、前記導電膜(１２)上にマスク２４を
形成する。このマスク２４は、例えばフォトリソグラフ
ィ技術により形成されたフォトレジスト膜で形成され
る。
【００６８】次に、前記マスク２４をエッチングマスク
として使用し、前記導電膜(１２)にパターンニングを施
して、図１２に示すように、蓄積電極８Ａとｎ型半導体
領域１０とを電気的に接続する接続用電極１２を形成す
る。このパターンニング工程は異方性エッチング技術で
行う。
【００６９】次に、前記マスク２４を除去する。
【００７０】次に、周辺回路形成領域において、ゲート
電極４Ａの側面上、電極６Ａの側面上を覆うサイドウォ
ールスペーサ１１Ｂを形成すると共に、ゲート配線４Ｂ
の側面上、電極６Ａの側面上を覆うサイドウォールスペ
ーサ１１Ｂを形成する。
【００７１】次に、前記サイドウォールスペーサ１１Ｂ
及びフィールド絶縁膜２を不純物導入用マスクとして使
用し、p-型半導体基板１の活性領域の主面にｎ型不純物
を導入して、図１３に示すように、n+型半導体領域１３
を形成する。この工程により、ｎチャネルＭＩＳＦＥＴ
Ｑｎが形成される。
【００７２】次に、前記p-型半導体基板１の全面に層間
絶縁膜１４を形成する。この層間絶縁膜１４は、例えば
ＢＰＳＧ（Ｂron Ｐhospho Ｓilicate Ｇlass)膜で形成
される。
【００７３】次に、前記層間絶縁膜１４上にマスク２５
を形成する。このマスク２５は、例えばフォトリソグラ
フィ技術により形成されたフォトレジスト膜で形成され
る。
【００７４】次に、前記マスク２５をエッチングマスク
として使用し、前記層間絶縁膜１４にパターンニングを
施して、図１４に示すように、接続孔１４Ａを形成す
る。
【００７５】次に、前記マスク２５を除去する。
【００７６】次に、前記層間絶縁膜１４上に多結晶珪素
膜１５Ａ、ＷＳｉ膜１５Ｂの夫々を形成する。多結晶珪
素膜１５Ａは例えば１００［ｎｍ］程度の膜厚で形成さ
れ、ＷＳｉ膜は例えば２００［ｎｍ］程度の膜厚で形成
される。この後、前記多結晶珪素膜１５Ａ、ＷＳｉ膜１
５Ｂの夫々にパターンニングを施し、図３に示すよう
に、データ線ＤＬを形成する。このパターンニング工程
は異方性エッチング技術で行う。
【００７７】次に、前記データ線ＤＬ上を覆う層間絶縁
膜１６を形成する。
【００７８】次に、前記層間絶縁膜１６にパターンニン
グを施し、図１５に示すように、接続孔１７、接続孔１
８の夫々を形成する。
【００７９】次に、前記層間絶縁膜１６上にＷ膜(１９)
を形成する。この後、前記Ｗ膜（１９）にパターンニン
グを施し、図４に示すように、上層配線１９を形成す
る。これにより、本実施例のＤＲＡＭはほほ完成する。
【００８０】このように、本実実施例によれば、以下の
作用効果が得られる。
【００８１】（１）メモリセルＭ内の平坦部であるメモ
リセル選択用ＭＩＳＦＥＴＱのゲート電極４Ａ上に情報
蓄積用容量素子Ｃを構成したので、メモリセルＭの平面
方向のセルサイズを縮小することができる。この結果、
ＤＲＡＭ(半導体集積回路装置)の集積度を高めることが
できる。
【００８２】（２）メモリセルＭ内の平坦部であるメモ
リセル選択用ＭＩＳＦＥＴＱのゲート電極４Ａ上に情報
蓄積用容量素子Ｃを構成したので、強誘電体材料からな
る情報蓄積用容量素子Ｃの誘電体膜７Ａの膜厚を薄くす
ることができる。この結果、情報蓄積用容量素子Ｃが配
置されるメモリセルアレイ形成領域と周辺回路が配置さ
れる周辺回路形成領域との相対段差を小さくすることが
できるので、上層に形成される配線の加工を容易にする
ことができ、ＤＲＡＭ(半導体集積回路装置)の歩留りを
高めることができる。
【００８３】（３）メモリセル選択用ＭＩＳＦＥＴＱの
ゲート電極４Ａとこのゲート電極４Ａに一体化されるワ
ード線ＷＬとの段差は比較的緩やかなので、ゲート電極
４Ａ上を含むワード線ＷＬ上に情報蓄積容量素子Ｃを構
成でき、メモリセルＭの蓄積電荷量を増加できる。
【００８４】（４）メモリセル選択用ＭＩＳＦＥＴＱの
ゲート電極４Ａに隣接してフィールド絶縁膜２上を行方
向に延在する他のワード線ＷＬ上にも情報蓄積容量素子
Ｃを構成したので、メモリセルＭの平面方向のセルサイ
ズを増加することなく、必要なメモリセルＭの電荷蓄積
量を確保することができる。
【００８５】（５）情報蓄積用容量素子Ｃの蓄積電極８
Ａは、２回のパターンニング工程で平面方向の形状(平
面投影形状)が規定されるので、光の回折によって角部
が丸くなるのを防止できる。この結果、メモリセルＭの
電荷蓄積量を増加することができる。
【００８６】（６）メモリセル選択用ＭＩＳＦＥＴＱの
ゲート電極４Ａ、情報蓄積容量素子Ｃのプレート電極６
Ａ及び蓄積電極８Ａは同一のパターンニング工程で形成
されるので、夫々のマスク合せ寸法を廃止できる。この
結果、メモリセルＭの平面方向のセルサイズを縮小する
ことができるので、ＤＲＡＭ(半導体集積回路装置)の集
積度を高めることができる。
【００８７】（７）情報蓄積用容量素子Ｃの蓄積電極
(第２電極)８Ａの形状をＦｉｎ状若しくは王冠状に形成
するメモリセルに比べて製造工程数を低減することがで
きるので、ＤＲＡＭ(半導体集積回路装置)の製造プロセ
スでの歩留まりを高めることができる。
【００８８】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００８９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００９０】メモリセル選択用ＭＩＳＦＥＴと情報蓄積
用容量素子との直列回路で構成されるメモリセルを備え
た半導体集積回路装置の集積度を高めることができる。
【００９１】前記半導体集積回路装置の歩留りを高める
ことができる。
【００９２】前記半導体集積回路装置に塔載される情報
蓄積用容量素子の蓄積電荷量を増加することができる。
【００９３】前記半導体集積回路装置の製造プロセスで
の歩留まりを高めることができる。
【図面の簡単な説明】
【図１】 本発明の一実施例であるＤＲＡＭのメモリセ
ルの等価回路図。
【図２】 前記ＤＲＡＭのメモリセルアレイの要部平面
図。
【図３】 前記メモリセルアレイの断面図であり、図
中、図(Ａ)は図２に示すＡ−Ａ切断線で切った断面図を
示し、図(Ｂ)は図２に示すＢ−Ｂ切断線で切った断面図
を示す。
【図４】 前記ＤＲＡＭの周辺回路形成領域の断面図。
【図５】 前記ＤＲＡＭの製造方法を説明するための断
面図。
【図６】 前記ＤＲＡＭの製造方法を説明するための断
面図。
【図７】 前記ＤＲＡＭの製造方法を説明するための断
面図。
【図８】 前記ＤＲＡＭの製造方法を説明するための断
面図。
【図９】 前記ＤＲＡＭの製造方法を説明するための断
面図。
【図１０】前記ＤＲＡＭの製造方法を説明するための断
面図。
【図１１】前記ＤＲＡＭの製造方法を説明するための断
面図。
【図１２】前記ＤＲＡＭの製造方法を説明するための断
面図。
【図１３】前記ＤＲＡＭの製造方法を説明するための断
面図。
【図１４】前記ＤＲＡＭの製造方法を説明するための断
面図。
【図１５】前記ＤＲＡＭの製造方法を説明するための断
面図。
【符号の説明】
１…p-型半導体基板、２…フィールド絶縁膜、３…ゲー
ト絶縁膜、４Ａ…ゲート電極、４Ｂ…ゲート配線、５Ａ
…絶縁膜、６Ａ…共通プレート電極(第１電極)、７Ａ…
誘電体膜、８Ａ…蓄積電極(第２電極)、１０…ｎ型半導
体領域、１１…絶縁膜、１１Ａ…開口、１１Ｂ…サイド
ウォールスペーサ、１２…接続用電極、１３…n+型半導
体領域、１４…層間絶縁膜、１４Ａ…接続孔、１６…層
間絶縁膜、１７，１８…接続孔、１９…上層配線、ＷＬ
…ワード線、ＤＬ…データ線、Ｑ…メモリセル選択用Ｍ
ＩＳＦＥＴ、Ｑｎ…ｎチャネルＭＩＳＦＥＴ、Ｃ…情報
蓄積用容量素子、Ｍ…メモリセル。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｊ 7210−4Ｍ ３２５ Ｔ (71)出願人 000233468 日立超エル・エス・アイ・エンジニアリン グ株式会社 東京都小平市上水本町５丁目20番１号 (72)発明者 内山 博之 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 金子 義之 茨城県勝田市市毛882 日立計測エンジニ アリング株式会社内 (72)発明者 添田 弘毅 茨城県勝田市市毛882 日立計測エンジニ アリング株式会社内 (72)発明者 藤岡 靖秀 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 (72)発明者 松田 望 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 澤村 素子 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の非活性領域の主面上にフィ
    ールド絶縁膜が形成され、このフィールド絶縁膜で周囲
    を規定された前記半導体基板の活性領域の主面上にゲー
    ト絶縁膜が形成され、前記フィールド絶縁膜上を一方向
    に向って延在するワード線に前記ゲート絶縁膜上を一方
    向に向って延在するゲート電極が一体化されたメモリセ
    ル選択用ＭＩＳＦＥＴと、第１電極、強誘電体材料から
    なる誘電体膜、第２電極の夫々を積み重ねた情報蓄積用
    容量素子との直列回路で構成されるメモリセルを備えた
    半導体集積回路装置において、前記メモリセル選択用Ｍ
    ＩＳＦＥＴのゲート電極上に前記情報蓄積用容量素子が
    構成されていることを特徴とする半導体集積回路装置。
  2. 【請求項２】 前記情報蓄積用容量素子は前記メモリセ
    ル選択用ＭＩＳＥＴのゲート電極上及びこのゲート電極
    に一体化されたワード線上に構成されていることを特徴
    とする請求項１に記載の半導体集積回路装置。
  3. 【請求項３】 前記情報蓄積用容量素子は、前記メモリ
    セル選択用ＭＩＳＦＥＴのゲート電極に隣接して前記フ
    ィールド絶縁膜上を一方向に延在する他のワード線上に
    構成されていることを特徴とする請求項１又は請求項２
    に記載の半導体集積回路装置。
  4. 【請求項４】 前記強誘電体材料はジルコン酸チタン酸
    鉛であることを特徴とする請求項１乃至請求項３のうち
    いずれか１項に記載の半導体集積回路装置。
  5. 【請求項５】 半導体基板の非活性領域の主面上にフィ
    ールド絶縁膜が形成され、このフィールド絶縁膜で周囲
    を規定された前記半導体基板の活性領域の主面上にゲー
    ト絶縁膜が形成され、前記フィールド絶縁膜上を一方向
    に向って延在するワード線に前記ゲート絶縁膜上を一方
    向に向って延在するゲート電極が一体化されたメモリセ
    ル選択用ＭＩＳＦＥＴと、第１電極、強誘電体材料から
    なる誘電体膜、第２電極の夫々を積み重ねた情報蓄積用
    容量素子との直列回路で構成されるメモリセルを備えた
    半導体集積回路装置の製造方法において、下記の工程
    (イ）乃至（ホ）を備えたことを特徴とする半導体集積
    回路装置製造方法。（イ）半導体基板の非活性領域の主
    面上にフィールド絶縁膜を形成する工程、（ロ）前記フ
    ィールド絶縁膜で周囲を規定された前記半導体基板の活
    性領域の主面上にゲート絶縁膜を形成する工程、（ハ）
    前記フィールド絶縁膜上及びゲート絶縁膜上にゲート
    材、絶縁材、第１電極材、強誘電材、第２電極材の夫々
    を順次形成する工程、（ニ）前記第２電極材、強誘電
    材、第１電極材、絶縁材、ゲート材の夫々に、前記半導
    体基板の非活性領域においてワード線幅を規定し、前記
    半導体基板の活性領域においてゲート長を規定するパタ
    ーンニングを順次行い、前記ゲート材でゲート電極及び
    ワード線、前記絶縁材で絶縁膜を形成すると共に、前記
    第１電極材で第１電極、前記強誘電材で誘電体膜、前記
    第２電極材で第２電極を形成する工程、（ホ）前記第２
    電極に、この第２電極の前記ワード線が延在する方向の
    長さを規定するパターンニングを行い、前記第１電極、
    誘電体膜、第２電極の夫々からなる情報蓄積用容量素子
    を形成する工程。
  6. 【請求項６】 請求項５に記載の半導体集積回路装置の
    製造方法において、前記情報蓄積用容量素子を形成する
    工程の後に、下記の工程（ヘ）乃至（リ）を備えたこと
    を特徴とする半導体集積回路装置の製造方法。（ヘ）前
    記情報蓄積容量素子及び前記フィールド絶縁膜を不純物
    導入マスクとして使用し、前記半導体基板の活性領域の
    主面に不純物を導入して、ソース領域及びドレイン領域
    である一対の半導体領域を形成し、メモリセル選択用Ｍ
    ＩＳＦＥＴを形成する工程、（ト）前記一対の半導体領
    域上、前記ゲート電極の側面上、前記情報蓄積容量素子
    の側面上及び前記情報蓄積用容量素子の第２電極の上面
    上を含む半導体基板の主面上に絶縁膜を形成する工程、
    （チ）前記絶縁膜にパターンニングを施し、前記情報蓄
    積用容量素子の第２電極の一部の上面及び前記一対の半
    導体領域の一方の表面が露出する開口を形成すると共
    に、前記一方の半導体領域側のゲート電極、情報蓄積用
    容量素子の夫々の側面上にサイドウォールスペーサを形
    成する工程、（リ）前記絶縁膜の上層に、前記開口を通
    して前記情報蓄積用容量素子の一部の上面と前記メモリ
    セル選択用ＭＩＳＦＥＴの一方の半導体領域とを電気的
    に接続する接続用電極を形成する工程。
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