JP2848211B2

JP2848211B2 - 不揮発性半導体記憶装置

Info

Publication number: JP2848211B2
Application number: JP5253011A
Authority: JP
Inventors: 智之太田
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1993-10-08
Filing date: 1993-10-08
Publication date: 1999-01-20
Anticipated expiration: 2014-01-20
Also published as: US5557123A; JPH07106449A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特に紫外線消去型プログラマブル読み出し専用メモリ
（ＥＰＲＯＭ）や電気的に消去可能なプログラマブル読
み出し専用メモリ（ＥＥＰＲＯＭ）などの不揮発性半導
体記憶装置に関する。

【０００２】

【従来の技術】この種の不揮発性半導体記憶装置は、Ｍ
ＯＳ構造のトランジスタのゲート絶縁膜上に浮遊ゲート
電極を形成し、さらに薄い絶縁層を介してこの浮遊ゲー
ト電極上に制御ゲート電極を設けた構造のメモリセルを
使用している。そして、このメモリセルをアレイ状に配
列している。この場合、同一の列に属するメモリセルの
ドレイン領域およびソース領域はそれぞれ一体のものと
して構成され、同一の行に属するメモリセルの制御ゲー
ト電極はワード線として一体的に形成されている。図１
０は、従来の不揮発性半導体記憶装置の構成を示す概略
平面図である。

【０００３】半導体基板１上に素子分離絶縁膜２が設け
られ、素子分離絶縁膜２によってメモリセル領域１２が
囲まれている。図示したものでは、メモリセル領域１２
のなかに３行４列に配置されたメモリセルが設けられて
いる。ソース領域５とドレイン領域６は、それぞれ図示
縦方向に延びており、横方向に所定の幅すなわち素子分
離幅Ｌをあけて交互に配置されている。一方、各行ごと
の制御ゲート電極９は、図示横方向延びて設けられてい
る。制御ゲート電極９の幅がＷで示されている。隣接す
るソース領域５とドレイン６領域との間にある部分であ
ってかつ制御ゲート電極９の下にある部分に、浮遊ゲー
ト電極１４が設けられている。したがって、各浮遊ゲー
ト電極１４の大きさはＷ×Ｌで表わされ、各メモリセル
でのチャネル長は素子分離幅Ｌと、チャネル幅は制御ゲ
ート電極９の幅Ｗと、それぞれ等しくなる。さらに、制
御ゲート電極９が設けられていない部分でのソース領域
５とドレイン領域６との分離を完全なものとするため
に、浮遊ゲート電極４間の凹部を埋め込むように第１の
層間絶縁膜７が設けられている。

【０００４】この不揮発性半導体記憶装置を製造する場
合、まずソース領域５とドレイン領域６の間の部分に浮
遊ゲート電極となる層１４'（この層１４'は列方向に複
数のメモリセルにまたがって延びている）を形成し、次
に第１の層間絶縁膜７を形成し、そののち制御ゲート電
極９を形成する際に自己整合的に浮遊ゲート電極となる
層１４'を分離することによって、各メモリセルの浮遊
ゲート電極１４が形成される。

【０００５】

【発明が解決しようとする課題】上述した従来の不揮発
性半導体記憶装置では、浮遊ゲート電極の幅すなわちチ
ャネル長がソース−ドレイン間の素子分離幅と等しいた
めに、以下に述べるような問題点がある。

【０００６】メモリセルにチャネルホットエレクトロ
ンを用いて書き込みを行なう場合に、書き込みときの電
流値が大きくなり、消費電力が大きくなる。例えば、チ
ャネル長Ｌが０.６μｍ、チャネル幅Ｗが１.２μｍであ
る場合、書込み電流は５００μＡにもなる。

【０００７】メモリセルトランジスタのチャネル長が
素子分離幅と等しいので、チャネル長のみを自由に設定
できない。例えば、メモリセルトランジスタのチャネル
長としては０.５μｍが最適であっても、０.５μｍでは
隣り合うソース領域とドレイン領域との間にリークが発
生するので、チャネル長としての最適値を用いることが
できず、チャネル長の設定に制限を受けるということが
起こる。

【０００８】本発明の目的は、消費電力が低減され、か
つ、ソース−ドレイン間の素子分離性を損なうことなく
メモリセルトランジスタのチャネル長を自由に設定でき
る不揮発性半導体記憶装置を提供することにある。

【０００９】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、一導電型の半導体基板表面に設けられたソ
ース領域およびドレイン領域と、前記ソース領域と前記
ドレイン領域との間に設けられたチャネル領域と、前記
チャネル領域を覆う第１のゲート絶縁膜と、前記第１の
ゲート絶縁膜上に設けられた浮遊ゲート電極と、前記浮
遊ゲート電極を覆う第２のゲート絶縁膜と、前記第２の
ゲート絶縁膜上に設けられた制御ゲート電極とからなる
メモリセルトランジスタを有し、前記メモリセルトラン
ジスタが複数個配置され少なくとも２つのメモリセルト
ランジスタが同一のソース領域および同一のドレイン領
域を共有し、前記浮遊ゲート電極の幅によって前記メモ
リセルトランジスタのチャネル長が規定される不揮発性
半導体記憶装置において、同一のソース領域および同一
のドレイン領域を共有する隣接した２つのメモリセルト
ランジスタの均一な不純物濃度を有するチャネル領域が
相互に素子分離領域によって隔てられており、前記素子
分離領域上には前記浮遊ゲート電極が配置されず、前記
素子分離領域での前記ソース領域および前記ドレイン領
域間の素子分離幅よりも狭い幅で、前記浮遊ゲート電極
の一部が形成されている。

【００１０】

【作用】浮遊ゲート電極の幅を一定のものとせず途中に
くびれた部分が設けられているので、ソース領域とドレ
イン領域との間の素子分離性を損なうことなくチャネル
長を適宜に設定でき、かつ、チャネル長の短い部分が存
在することによって書き込み電流が減少し、消費電流の
低減を図ることができる。

【００１１】本発明において、メモリセルトランジスタ
をアレイ状に配列して、同一行に属するメモリセルトラ
ンジスタの制御ゲート電極が一体のものとして形成さ
れ、同一列に属するメモリセルトランジスタが同一のソ
ース領域および同一のドレイン領域を共有するようにす
ることができる。また、浮遊ゲート電極が長方形からそ
の１ないし２の辺を切り欠いた形状であり、前記辺がソ
ース領域あるいはドレイン領域と接する辺であるように
することができる。

【００１２】

【実施例】《実施例１》次に本発明の実施例について、
図面を用いて説明する。まず、本発明の第１の実施例の
不揮発性半導体記憶装置について説明する。図１は第１
の実施例の不揮発性半導体記憶装置を示す概略平面図、
図２(a)〜(d)は、それぞれ、図１のＡ−Ｂ断面図、Ｃ−
Ｄ断面図、Ｅ−Ｆ断面図、Ｇ−Ｈ断面図である。

【００１３】この不揮発性半導体記憶装置は、浮遊ゲー
ト電極４の形状を除いて図１０を用いて説明した従来の
不揮発性半導体記憶装置と同様のものである。すなわ
ち、半導体基板１表面にロの字形に素子分離絶縁膜２が
設けられ、素子分離絶縁膜２で囲まれた領域がメモリセ
ル領域１２となっている。ここでは、メモリセル領域１
２内に１２個のメモリセルが３行４列に配置されてい
る。半導体基板１の表面には、メモリセル領域１２の対
向する２辺間を結ぶように図示縦方向に延びるソース領
域５およびドレイン領域６が設けられている。ソース領
域５とドレイン領域６は図示横方向に交互に間隔をあけ
てそれぞれ複数本配置されている。ここでソース領域５
の横幅は一定であるが、ドレイン領域６の横幅は後述す
る制御ゲート電極９の下にあたる部分で膨らんで大きく
なっている。ソース領域５およびドレイン領域６にはさ
まれた部分がチャネル領域となる部分である。

【００１４】複数の制御ゲート電極９が、メモリセル領
域１２の対向する２辺間を結ぶように図示横方向に延び
ている。制御ゲート電極９の幅はＷ_Rで一定である。そ
して、ソース領域５およびドレイン領域６で挟まれた部
分と制御ゲート電極９とが重なり合う部分に、それぞれ
のメモリセルに対応する浮遊ゲート電極４が設けられて
いる。浮遊ゲート電極４は、半導体基板１表面に形成さ
れるチャネル領域上に第１のゲート絶縁膜３を介して配
置され、かつ、浮遊ゲート電極４と制御ゲート電極９と
の間には第２のゲート絶縁膜８が介在するようになって
いる。上述のようにドレイン領域６が制御ゲート電極９
の下にある部分で膨らんでいることに対応し、浮遊ゲー
ト電極４は、長方形の１辺がくびれた形状となってい
る。ソース領域５およびドレイン領域６を覆うように第
１の層間絶縁膜７が設けられ、さらに、上述した構造全
体を覆うようにして第２の層間絶縁膜１０が設けられて
いる。なお実際には、第１のゲート絶縁膜３は半導体基
板１のソース領域５とドレイン領域６ではさまれた部分
の表面全体に形成されており、第２のゲート絶縁膜８は
制御ゲート電極９の下面（半導体基板１側の面）の全面
に形成されている。

【００１５】つまり、この不揮発性半導体記憶装置で
は、浮遊ゲート電極４がある一定の幅では形成されてい
ない。浮遊ゲート電極４が設けられていない部分でのソ
ース領域５とドレイン領域６との間隔が素子分離領域１
１ということになるが、素子分離領域１１の幅すなわち
素子分離幅Ｌ_Rに対し、列方向の端部では浮遊ゲート電
極４の幅が素子分離幅Ｌ_Rと等しく、列方向の中央部で
は素子分離幅Ｌ_Rより狭い幅Ｌ_Wとなっている。幅がＬ_W
となっている部分の長さをＷ_Wとすると、Ｗ_R＞Ｗ_Wが成
立している。この結果、メモリセルトランジスタには、
チャネル長がＬ_Rである部分とＬ_Wである部分の両方が存
在することになる。

【００１６】図３はこの不揮発性半導体記憶装置の等価
回路図である。１２個のメモリセルトランジスタ２１が
３行４列に配置され、各行ごとにワード線２２が設けら
れている。ワード線２２は、メモリセルトランジスタ２
１の制御ゲートに接続されており、図１,図２での制御
ゲート電極９に対応する。また、各列に対応してビット
線２３が設けられ、これらビット線２３に各メモリセル
トランジスタ２１のソースないしドレインが接続されて
いる。このビット線２３は、図１,図２でのソース領域
５ないしドレイン領域６に対応する。

【００１７】図４は、メモリセルトランジスタ単体の等
価回路図である。上述のようにチャネル長がＬ_Wという
部分とＬ_Rという部分がともに存在するので、図に示す
ように、チャネル長の異なる２つのトランジスタ２１₁,
２１₂を並列に接続したものとみなすことができる。図
示上側のトランジスタ２１₁ではチャネル長がＬ_Wと短
く、図示下側のトランジスタ２１₂ではチャネル長がＬ_R
と長くなっている。

【００１８】以上のようにメモリセルを構成することに
より、この不揮発性半導体記憶装置は、以下のような利
点を有する。

【００１９】第１に、メモリセルトランジスタにチャネ
ルホットエレクトロンを用いて書き込みを行なう場合、
書き込みはチャネル長が短い部分（Ｌ_W）で速く行なわ
れ、かつ、またチャネル長の短い部分（Ｌ_W）のチャネ
ル幅（Ｗ_W）が狭いので、書き込み時の電流が少なくな
ることである。これにより消費電力が減少する。例え
ば、従来のメモリセルトランジスタ（図１０参照）のよ
うにチャネル長Ｌが０.６μｍ一定で、チャネル幅Ｗが
１.２μｍである場合、書き込み時の電流は５００μＡ
であった。これに対し、本実施例においてＬ_Rを０.８μ
ｍ、Ｗ_Rを１.２μｍ、Ｌ_Wを０.６μｍ、Ｗ_Wを０.８μｍ
とした場合、書き込み時の電流は３５０μＡとなり、従
来の書き込み電流の７０％にできる。

【００２０】第２に、読み出し時の読み出し電流は少な
くならず、安定して読み出しを行なえることである。読
み出し電流はチャネル幅に依存するため、チャネル幅が
狭くなれば読み出し電流も減少する。しかし、全体とし
てのチャネル幅Ｗ_Rには変化がないので、従来のものと
同等の読み出し電流が確保される。

【００２１】第３に、メモリセルトランジスタのチャネ
ル長を実効的に短くした場合でも隣接するソース領域と
ドレイン領域間の素子分離性が劣化しないことである。
従来の不揮発性半導体記憶装置では、書き込み特性改善
などのためにメモリセルトランジスタのチャネル長Ｌを
短くするためには浮遊ゲート電極の全体の幅を狭くする
必要があり、必然的に素子分離幅も短くなるため、隣り
合うソース領域とドレイン領域との間のリークが無視で
きなくなる。しかし本実施例のものでは、書き込み特性
に大きく関係するのはくびれた部分でのチャネル長Ｌ_W
であってこのチャネルＬ_Wと素子分離幅Ｌ_Rとを別々に設
定できるため、メモリセルトランジスタの書き込み特性
改善のためにチャネル長Ｌ_Wを短くしても、素子分離性
は劣化しない。なお、この種のメモリセルトランジスタ
では制御ゲート電極によってチャネル領域の電界がコン
トロールできるので、一般に、素子分離幅よりチャネル
長を短くすること可能である。

【００２２】次に、この不揮発性半導体記憶装置の製造
工程を説明する。図５および図６は製造工程を説明する
図であって、それぞれ、図１のＡ−Ｂ断面、Ｅ−Ｆ断面
に対応する。また、図５,図６において(a)〜(j)の分図
符号が与えられているが、同一の分図符号は同一の製造
段階を示している。以下の説明では、例えば図５(c),図
６(c)で表わされる製造段階を「製造段階(c)」と呼ぶこ
とにする。

【００２３】まず、例えば不純物濃度が１×１０¹⁵ｃｍ
^-3であるｐ型シリコンの半導体基板１上に、例えば厚さ
５００ｎｍの酸化シリコンからなる素子分離絶縁膜２を
ロの字形に既知の方法によって形成する［製造段階
(a)］。次に、半導体基板１の表面全面に、例えば厚さ
１０ｎｍの酸化シリコンからなる第１のゲート絶縁膜３
を成長させ［製造段階(b)］、例えばリン拡散を行なっ
た厚さ４００ｎｍの多結晶シリコンからなる層４'を成
長させる［製造段階(c)］。この多結晶シリコンからな
る層４'は、浮遊ゲート電極４となるべき層である。そ
して、この層４'を公知の方法でパターニングし、列方
向に延びたストライプ状の形状とする［製造段階
(d)］。すなわち、図１において一点鎖線で表わされる
層４'の状態になり、同一列の浮遊ゲート電極が連結し
た状態となっている。このときの層４'の幅が、隣接す
るソース領域５とドレイン領域６の間の素子分離幅を決
定する。

【００２４】次に、層４'をマスクとして、例えば不純
物濃度５×１０¹⁵ｃｍ^-2でヒ素などの不純物を注入し、
ソース領域５およびドレイン領域６を形成する［製造段
階(e)］。そして、ストライプ状の層４を覆うように、
例えば厚さ８００ｎｍのＢＰＳＧ（ホウリン酸シリカガ
ラス）からなる第１の層間絶縁膜７を成長させる［製造
段階(f)］。そののち第１の層間絶縁膜７をエッチバッ
クし、層４'の表面を露出させる［製造段階(g)］。続い
て層４'および第１の層間絶縁膜７の露出表面全面に、
例えば化学気相成長（ＣＶＤ）法による厚さ７ｎｍの酸
化シリコンと厚さ１０ｎｍの窒化シリコンと厚さ７ｎｍ
の酸化シリコンの三層積層膜からなる第２のゲート絶縁
膜８を形成し、さらに第２のゲート絶縁膜８上に、例え
ばリン拡散を行った厚さ１５０ｎｍの多結晶シリコンと
厚さ１５０ｎｍのＷＳｉの積層膜からなる層９'を成長
させる［製造段階(h)］。層９'は、制御ゲート電極９と
なるべき層である。

【００２５】次に、層９'を公知の方法でパターニング
し、制御ゲート電極９を形成する。［製造段階(i)］。
このとき、公知の方法によって制御ゲート電極９に対し
て自己整合的に第２のゲート絶縁膜８および層４'をエ
ッチングし、浮遊ゲート電極４を分離形成し、個々のメ
モリセルトランジスタを完成させる。最後に、上述のよ
うに形成されたものの全面に、例えば厚さ１μｍのＢＰ
ＳＧからなる第２の層間絶縁膜１０を形成し、本実施例
の不揮発性半導体記憶装置を完成させる［製造段階
(j)］。

【００２６】以上本発明の第１の実施例について説明し
たが、本発明の不揮発性半導体記憶装置において浮遊ゲ
ート電極の形状は上述したものには限定されてない。以
下、本発明の別の実施例について説明する。

【００２７】《第２の実施例〜第４の実施例》図７は本
発明の第２の実施例の不揮発性半導体記憶装置を示して
いる。第１の実施例では、浮遊ゲート電極４において幅
がＬ_Rの部分とＬ_Wの部分とが傾斜部分（図示斜めに走る
線で表わされる部分）を介して接続され、かつドレイン
領域６側がくびれていたが、図７に示したものでは、浮
遊ゲート電極４ａの形状をコの字形とし、かつソース領
域６側がくびれている。

【００２８】図８は本発明の第３の実施例の不揮発性半
導体記憶装置を示している。第１の実施例のものと比
べ、図８に示したものでは、浮遊ゲート電極４ｂがソー
ス領域５側およびドレイン領域６側の両方でくびれてい
る。

【００２９】図９は本発明の第４の実施例の不揮発性半
導体記憶装置を示している。第１の実施例のものと比
べ、図９に示したものでは、浮遊ゲート電極４ｃが丸く
くびれている。

【００３０】これら第２ないし第４の実施例の不揮発性
半導体記憶装置も、第１の実施例につき上述した利点と
同様の利点を有する。

【００３１】

【発明の効果】以上説明したように本発明は、素子分離
幅より幅が狭い部分を浮遊ゲート電極に設けることによ
り、隣接するソース領域およびドレイン領域の素子分離
性を確保する部分とメモリセルトランジスタの特性を最
適化するためのチャネル長を有する部分とを共存させる
ことが可能となり、以下に示すような効果がある。メモリセルトランジスタのチャネル長を素子分離幅に
関係なく最適化できるので、メモリセルトランジスタへ
の書き込み時の電流が従来に比べ減少し、消費電力が低
減する。典型的には書き込み電流を従来の７０％程度に
できる。メモリセルトランジスタからの読み出し電流は従来の
ものと同等であって、十分な読み出し特性が維持され
る。メモリセルトランジスタの特性に関係なく素子分離幅
を自由に設定できるので、隣り合うメモリセルトランジ
スタ間の素子分離性を十分に確保できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の不揮発性半導体記憶装
置を示す概略平面図である。

【図２】(a)〜(d)は、それぞれ、図１のＡ−Ｂ断面図、
Ｃ−Ｄ断面図、Ｅ−Ｆ断面図、Ｇ−Ｈ断面図である。

【図３】図１の不揮発性半導体記憶装置でのメモリセル
の等価回路図である。

【図４】図１の不揮発性半導体記憶装置でのメモリセル
トランジスタ単体の等価回路図である。

【図５】(a)〜(j)は図１の不揮発性半導体記憶装置の製
造工程を示す図であって、図１のＡ−Ｂ断面に対応する
断面図である。

【図６】(a)〜(j)は図１の不揮発性半導体記憶装置の製
造工程を示す図であって、図１のＥ−Ｆ断面に対応する
断面図である。

【図７】本発明の第２の実施例の不揮発性半導体記憶装
置を示す概略平面図である。

【図８】本発明の第３の実施例の不揮発性半導体記憶装
置を示す概略平面図である。

【図９】本発明の第４の実施例の不揮発性半導体記憶装
置を示す概略平面図である。

【図１０】従来の不揮発性半導体記憶装置を示す概略平
面図である。

【符号の説明】

１半導体基板２素子分離絶縁膜３第１のゲート絶縁膜４,４ａ〜４ｃ浮遊ゲート電極４',９' 層５ソース領域６ドレイン領域７第１の層間絶縁膜８第２のゲート絶縁膜９制御ゲート電極１０第２の層間絶縁膜１１素子分離領域１２メモリセル領域２１メモリセルトランジスタ２２ワード線２３ビット線

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims

(57)【特許請求の範囲】

【請求項１】一導電型の半導体基板表面に設けられた
ソース領域およびドレイン領域と、前記ソース領域と前
記ドレイン領域との間に設けられたチャネル領域と、前
記チャネル領域を覆う第１のゲート絶縁膜と、前記第１
のゲート絶縁膜上に設けられた浮遊ゲート電極と、前記
浮遊ゲート電極を覆う第２のゲート絶縁膜と、前記第２
のゲート絶縁膜上に設けられた制御ゲート電極とからな
るメモリセルトランジスタを有し、前記メモリセルトラ
ンジスタが複数個配置され少なくとも２つのメモリセル
トランジスタが同一のソース領域および同一のドレイン
領域を共有し、前記浮遊ゲート電極の幅によって前記メ
モリセルトランジスタのチャネル長が規定される不揮発
性半導体記憶装置において、同一のソース領域および同一のドレイン領域を共有する
隣接した２つのメモリセルトランジスタの均一な不純物
濃度を有するチャネル領域が相互に素子分離領域によっ
て隔てられており、前記素子分離領域上には前記浮遊ゲート電極が配置され
ず、前記素子分離領域での前記ソース領域および前記ドレイ
ン領域間の素子分離幅よりも狭い幅で、前記浮遊ゲート
電極の一部が形成されていることを特徴とする不揮発性
半導体記憶装置。
【請求項２】メモリセルトランジスタがアレイ状に配
列され、同一行に属するメモリセルトランジスタの制御
ゲート電極が一体のものとして形成され、同一列に属す
るメモリセルトランジスタが同一のソース領域および同
一のドレイン領域を共有する請求項１に記載の不揮発性
半導体記憶装置。
【請求項３】浮遊ゲート電極が長方形からその１ない
し２の辺を切り欠いた形状であり、前記辺がソース領域
あるいはドレイン領域と接する辺である請求項１ないし
２記載の不揮発性半導体記憶装置。