JP3441140B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3441140B2 JP3441140B2 JP34914093A JP34914093A JP3441140B2 JP 3441140 B2 JP3441140 B2 JP 3441140B2 JP 34914093 A JP34914093 A JP 34914093A JP 34914093 A JP34914093 A JP 34914093A JP 3441140 B2 JP3441140 B2 JP 3441140B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、例えば電荷蓄積層と制御ゲートを積層した不揮発性
メモリセルを用いた不揮発性半導体記憶装置に関する。
り、例えば電荷蓄積層と制御ゲートを積層した不揮発性
メモリセルを用いた不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】近年、半導体記憶装置の一種として、半
導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）
と制御ゲートを積層した不揮発性半導体メモリセルを用
いた不揮発性半導体記憶装置（ＥＥＰＲＯＭ）が注目さ
れている。このＥＥＰＲＯＭでは、ワード線とビット線
の各交差部にメモリセルを配置することにより、メモリ
セルはマトリッリス状に配置される。このとき、一般に
制御ゲートによってワード線を形成し、Ａｌ配線を各セ
ルのドレイン部にコンタクトすることによってビット線
を形成する。しかし、マトリックス状にメモリセルをつ
なぎ合せたＥＥＰＲＯＭにおいては、その微細化によっ
て種々の問題点が起こっている。
導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）
と制御ゲートを積層した不揮発性半導体メモリセルを用
いた不揮発性半導体記憶装置（ＥＥＰＲＯＭ）が注目さ
れている。このＥＥＰＲＯＭでは、ワード線とビット線
の各交差部にメモリセルを配置することにより、メモリ
セルはマトリッリス状に配置される。このとき、一般に
制御ゲートによってワード線を形成し、Ａｌ配線を各セ
ルのドレイン部にコンタクトすることによってビット線
を形成する。しかし、マトリックス状にメモリセルをつ
なぎ合せたＥＥＰＲＯＭにおいては、その微細化によっ
て種々の問題点が起こっている。
【０００３】例えば、ＮＡＮＤセル型ＥＥＰＲＯＭを例
にとって説明を以下に行う。ＮＡＮＤセル型ＥＥＰＲＯ
Ｍは、複数のメモリセルを直列に接続してＮＡＮＤセル
を構成したものであり、各メモリセルの制御ゲートは、
素子分離を挟んで隣り側のメモリセルと共通化されワー
ド線となっている。また、各ＮＡＮＤセルのドレイン側
には選択トランジスタを介して配線が接続されており、
この配線はワード線と直交する方向に共通化されてビッ
ト線を構成している。さらに、各ＮＡＮＤセルのソース
側は、選択トランジスタを介してワード線と平行方向の
ソース線に接続されている。
にとって説明を以下に行う。ＮＡＮＤセル型ＥＥＰＲＯ
Ｍは、複数のメモリセルを直列に接続してＮＡＮＤセル
を構成したものであり、各メモリセルの制御ゲートは、
素子分離を挟んで隣り側のメモリセルと共通化されワー
ド線となっている。また、各ＮＡＮＤセルのドレイン側
には選択トランジスタを介して配線が接続されており、
この配線はワード線と直交する方向に共通化されてビッ
ト線を構成している。さらに、各ＮＡＮＤセルのソース
側は、選択トランジスタを介してワード線と平行方向の
ソース線に接続されている。
【０００４】ここで、マトリックスを組んでいるＮＡＮ
Ｄセルアレイにおいては、各々のＮＡＮＤセルのドレイ
ンへのコンタクト部（ビット線コンタクト部）は、ワー
ド線方向に隣り合ったＮＡＮＤセルに対して真横に位置
している。コンタクト部ではＰＥＰのずれを見越して余
裕を設ける必要があり、コンタクト部の拡散層領域は大
きくせざるを得ない。このため、隣り合うビット線コン
タクト部の拡散層領域は隣接するビット線間隔以上に近
づくことになり、この部分での耐圧によりワード線方向
に隣り合うＮＡＮＤセル間の耐圧が律速し、ワード線方
向の素子分離領域の微細化が困難になるという欠点があ
った。
Ｄセルアレイにおいては、各々のＮＡＮＤセルのドレイ
ンへのコンタクト部（ビット線コンタクト部）は、ワー
ド線方向に隣り合ったＮＡＮＤセルに対して真横に位置
している。コンタクト部ではＰＥＰのずれを見越して余
裕を設ける必要があり、コンタクト部の拡散層領域は大
きくせざるを得ない。このため、隣り合うビット線コン
タクト部の拡散層領域は隣接するビット線間隔以上に近
づくことになり、この部分での耐圧によりワード線方向
に隣り合うＮＡＮＤセル間の耐圧が律速し、ワード線方
向の素子分離領域の微細化が困難になるという欠点があ
った。
【０００５】このような問題は、複数のメモリセルが直
列接続されてメモリセルユニットを構成する他の半導体
記憶装置、例えばＮＡＮＤ型ＤＲＡＭセルにおいても同
様に生じる。例えば、ＮＡＮＤ型ＤＲＡＭセルのビット
線コンタクト位置に関しては特開平4-147490号公報の第
３図，第１３図，第１４図に示すように、従来は、隣接
するビット線コンタクトは、ワード線方向に平行に配置
されている。
列接続されてメモリセルユニットを構成する他の半導体
記憶装置、例えばＮＡＮＤ型ＤＲＡＭセルにおいても同
様に生じる。例えば、ＮＡＮＤ型ＤＲＡＭセルのビット
線コンタクト位置に関しては特開平4-147490号公報の第
３図，第１３図，第１４図に示すように、従来は、隣接
するビット線コンタクトは、ワード線方向に平行に配置
されている。
【０００６】また、ＮＡＮＤセル型ＥＥＰＲＯＭにおい
ては、各々のＮＡＮＤセルは同じカラムに属するもの同
士でビット線を共有し、同じロウに属するもの同士でソ
ース線を共用する形でアレイを構成している。このと
き、従来の場合には、共通ソース線の部分には素子分離
領域がなく、隣り合う同一ロウに属するＮＡＮＤセルの
ソース側選択トランジスタのソース拡散層がつながって
いるような構造になっており、素子分離領域は共通ソー
ス線によって分断されている。
ては、各々のＮＡＮＤセルは同じカラムに属するもの同
士でビット線を共有し、同じロウに属するもの同士でソ
ース線を共用する形でアレイを構成している。このと
き、従来の場合には、共通ソース線の部分には素子分離
領域がなく、隣り合う同一ロウに属するＮＡＮＤセルの
ソース側選択トランジスタのソース拡散層がつながって
いるような構造になっており、素子分離領域は共通ソー
ス線によって分断されている。
【０００７】このような構成においては、素子分離領域
の端がソース側選択トランジスタにかかることがあり、
これが選択トランジスタの耐圧を落とす原因となってい
た。図６に従来のＮＡＮＤセルアレイを示すが、図中破
線のように共通ソース線の屈曲部がだれると、この部分
がソース側選択トランジスタにかかることになる。これ
を防止するために、共通ソースとソース側選択トランジ
スタのゲート間距離を長くすることは、集積度の低下に
つながる。
の端がソース側選択トランジスタにかかることがあり、
これが選択トランジスタの耐圧を落とす原因となってい
た。図６に従来のＮＡＮＤセルアレイを示すが、図中破
線のように共通ソース線の屈曲部がだれると、この部分
がソース側選択トランジスタにかかることになる。これ
を防止するために、共通ソースとソース側選択トランジ
スタのゲート間距離を長くすることは、集積度の低下に
つながる。
【０００８】また、素子分離領域形成のためのレジスト
パターン形成のプロセスにおいて、位相シフト法を用い
る場合にも、共通ソース線のところで位相シフタがアブ
ノーマル配置となるため、位相シフト法が用いにくいと
いう欠点があった。
パターン形成のプロセスにおいて、位相シフト法を用い
る場合にも、共通ソース線のところで位相シフタがアブ
ノーマル配置となるため、位相シフト法が用いにくいと
いう欠点があった。
【０００９】
【発明が解決しようとする課題】このように従来、マト
リックス状にアレイを組んだＮＡＮＤセル型の半導体記
憶装置においては、隣接するビット線コンタクトの部分
でメモリセル間の耐圧が律速され、これによりメモリセ
ル間の素子分離領域の縮小（ワード線方向）が困難にな
るという問題があった。
リックス状にアレイを組んだＮＡＮＤセル型の半導体記
憶装置においては、隣接するビット線コンタクトの部分
でメモリセル間の耐圧が律速され、これによりメモリセ
ル間の素子分離領域の縮小（ワード線方向）が困難にな
るという問題があった。
【００１０】また、メモリセル同士を分けている素子分
離領域が共通ソース線のところで途切れており、ＮＡＮ
Ｄセルを用いた場合は素子分離領域の端がソース側選択
トランジスタにかかることがあり、これが選択トランジ
スタの耐圧を落とす原因となっていた。
離領域が共通ソース線のところで途切れており、ＮＡＮ
Ｄセルを用いた場合は素子分離領域の端がソース側選択
トランジスタにかかることがあり、これが選択トランジ
スタの耐圧を落とす原因となっていた。
【００１１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ワード線方向のメモリ
セル間の素子分離領域の縮小を可能とし、集積度の向上
をはかり得る半導体記憶装置を提供することにある。
ので、その目的とするところは、ワード線方向のメモリ
セル間の素子分離領域の縮小を可能とし、集積度の向上
をはかり得る半導体記憶装置を提供することにある。
【００１２】
【００１３】
【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。
に本発明は、次のような構成を採用している。
【００１４】即ち、本発明は、半導体基板上に電荷蓄積
層と制御ゲートを積層した不揮発性メモリセルが複数個
直列に接続されてＮＡＮＤセルユニットを構成する半導
体記憶装置において、前記ＮＡＮＤセルユニットの選択
トランジスタの拡散層に接続されるビット線コンタクト
は、ビット線となる配線が前記拡散層に直接接続して形
成され、隣接するもの同士でビット線方向に交互にずら
してレイアウトされ、 前記選択トランジスタのゲート電
極と前記ビット線との交差部が、隣接するもの同士でビ
ット線方向に交互にずらしてレイアウトされ、 同じビッ
ト線に係わる前記ビット線コンタクト及び前記交差部が
同一方向にずらされていることを特徴とする。
層と制御ゲートを積層した不揮発性メモリセルが複数個
直列に接続されてＮＡＮＤセルユニットを構成する半導
体記憶装置において、前記ＮＡＮＤセルユニットの選択
トランジスタの拡散層に接続されるビット線コンタクト
は、ビット線となる配線が前記拡散層に直接接続して形
成され、隣接するもの同士でビット線方向に交互にずら
してレイアウトされ、 前記選択トランジスタのゲート電
極と前記ビット線との交差部が、隣接するもの同士でビ
ット線方向に交互にずらしてレイアウトされ、 同じビッ
ト線に係わる前記ビット線コンタクト及び前記交差部が
同一方向にずらされていることを特徴とする。
【００１５】
【００１６】また、本発明は、半導体基板上に複数のメ
モリセルが直列に接続されてＮＡＮＤセルユニットを構
成する半導体記憶装置において、前記ＮＡＮＤセルユニ
ットの選択トランジスタの拡散層に接続されるビット線
コンタクトは、ビット線となる配線が前記拡散層に直接
接続して形成され、隣接するもの同士でビット線方向に
交互にずらしてレイアウトされ、前記選択トランジスタ
のゲート電極と前記ビット線との交差部が、隣接するも
の同士でビット線方向に交互にずらしてレイアウトさ
れ、同じビット線に係わる前記ビット線コンタクト及び
前記交差部が同一方向にずらされていることを特徴とす
る。
モリセルが直列に接続されてＮＡＮＤセルユニットを構
成する半導体記憶装置において、前記ＮＡＮＤセルユニ
ットの選択トランジスタの拡散層に接続されるビット線
コンタクトは、ビット線となる配線が前記拡散層に直接
接続して形成され、隣接するもの同士でビット線方向に
交互にずらしてレイアウトされ、前記選択トランジスタ
のゲート電極と前記ビット線との交差部が、隣接するも
の同士でビット線方向に交互にずらしてレイアウトさ
れ、同じビット線に係わる前記ビット線コンタクト及び
前記交差部が同一方向にずらされていることを特徴とす
る。
【００１７】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。メモリセルは、不揮発性メ
モリセルでもよいし、他のメモリセル、例えばＤＲＡ
Ｍ、特にＮＡＮＤ型ＤＲＡＭセルでもよい。
は、次のものがあげられる。メモリセルは、不揮発性メ
モリセルでもよいし、他のメモリセル、例えばＤＲＡ
Ｍ、特にＮＡＮＤ型ＤＲＡＭセルでもよい。
【００１８】
【作用】本発明によれば、ビット線コンタクト部を、各
セル毎にビット線方向にずらして配置することにより、
コンタクト間距離が長くなりコンタクト間耐圧が向上す
る。このため、メモリセル間のワード線方向の素子分離
領域の縮小が可能となり、集積度の向上をはかることが
できる。
セル毎にビット線方向にずらして配置することにより、
コンタクト間距離が長くなりコンタクト間耐圧が向上す
る。このため、メモリセル間のワード線方向の素子分離
領域の縮小が可能となり、集積度の向上をはかることが
できる。
【００１９】またこの手段は、特にＮＡＮＤセルに用い
ると有効である。即ち、コンタクト部をずらすことによ
り、ＮＡＮＤセルのビット線方向の長さは長くなるが、
同じ耐圧を実現する素子分離領域のワード線方向の長さ
は短くなる。このため、ビット線コンタクト部をずらす
ことにより、素子分離領域の面積はビット線方向には増
大し、ワード線方向には減少する。ＮＡＮＤセルでは、
複数のメモリセルを直列接続していることからワード線
方向に比してビット線方向の長さが格段に長いので、素
子分離領域では、ビット線方向の面積増大に比してワー
ド線方向の面積減少の方が遥かに大きい。従って、ＮＡ
ＮＤセルアレイ全体としては、素子分離領域の大幅な面
積縮小が可能となる。このＮＡＮＤセルは、ＮＡＮＤ型
ＥＥＰＲＯＭでもよいし、その他のセル、例えばＮＡＮ
Ｄ型ＤＲＡＭのようなセルでもよい。
ると有効である。即ち、コンタクト部をずらすことによ
り、ＮＡＮＤセルのビット線方向の長さは長くなるが、
同じ耐圧を実現する素子分離領域のワード線方向の長さ
は短くなる。このため、ビット線コンタクト部をずらす
ことにより、素子分離領域の面積はビット線方向には増
大し、ワード線方向には減少する。ＮＡＮＤセルでは、
複数のメモリセルを直列接続していることからワード線
方向に比してビット線方向の長さが格段に長いので、素
子分離領域では、ビット線方向の面積増大に比してワー
ド線方向の面積減少の方が遥かに大きい。従って、ＮＡ
ＮＤセルアレイ全体としては、素子分離領域の大幅な面
積縮小が可能となる。このＮＡＮＤセルは、ＮＡＮＤ型
ＥＥＰＲＯＭでもよいし、その他のセル、例えばＮＡＮ
Ｄ型ＤＲＡＭのようなセルでもよい。
【００２０】
【００２１】
【実施例】以下、本発明の実施例を図面を参照して説明
する。 （実施例１）図１は、本発明の第１の実施例に係わるＮ
ＡＮＤセル型ＥＥＰＲＯＭのアレイ構成を示す平面図で
ある。図中１はビット線、２はビット線コンタクト、３
はソース線、４はメモリセル、５はドレイン側選択トラ
ンジスタ、６はソース側選択トランジスタを示してい
る。
する。 （実施例１）図１は、本発明の第１の実施例に係わるＮ
ＡＮＤセル型ＥＥＰＲＯＭのアレイ構成を示す平面図で
ある。図中１はビット線、２はビット線コンタクト、３
はソース線、４はメモリセル、５はドレイン側選択トラ
ンジスタ、６はソース側選択トランジスタを示してい
る。
【００２２】メモリセル４は、半導体基板上にトンネル
酸化膜（例えば１０ｎｍ）を介してｐ型ポリシリコンか
らなる浮遊ゲート（電荷蓄積層）ＦＧを形成し、その上
にゲート酸化膜（例えば膜厚２０ｎｍ）を介してポリシ
リコンからなる制御ゲートＣＧを形成したものである。
制御ゲートＣＧはワード線となる。このメモリセル４を
８個直列に接続し、さらにその前後に選択トランジスタ
５，６を接続して１つのＮＡＮＤセルとする。
酸化膜（例えば１０ｎｍ）を介してｐ型ポリシリコンか
らなる浮遊ゲート（電荷蓄積層）ＦＧを形成し、その上
にゲート酸化膜（例えば膜厚２０ｎｍ）を介してポリシ
リコンからなる制御ゲートＣＧを形成したものである。
制御ゲートＣＧはワード線となる。このメモリセル４を
８個直列に接続し、さらにその前後に選択トランジスタ
５，６を接続して１つのＮＡＮＤセルとする。
【００２３】そして、上側の選択トランジスタ５のドレ
イン部にコンタクト（ビット線コンタクト）２をとり、
ワード線と直交する方向のＡｌ配線を行い、これをビッ
ト線（ＢＬ）１とする。下側の選択トランジスタ６のソ
ース部は、ワード線と平行方向のソース線３に接続す
る。
イン部にコンタクト（ビット線コンタクト）２をとり、
ワード線と直交する方向のＡｌ配線を行い、これをビッ
ト線（ＢＬ）１とする。下側の選択トランジスタ６のソ
ース部は、ワード線と平行方向のソース線３に接続す
る。
【００２４】ここで本実施例では、ビット線コンタクト
２をワード線方向に揃えるのではなく、ビット線方向に
交互にずらしている。このようにすることで、各コンタ
クト間距離は、従来のようにコンタクトをとるよりも、
より小さい素子分離領域で実現が可能である。なお、参
考のために図７に、従来のＮＡＮＤ型ＥＥＰＲＯＭのア
レイ平面図を示す。この図に示すように、ビット線コン
タクト２がワード線方向に揃えて配置されている。
２をワード線方向に揃えるのではなく、ビット線方向に
交互にずらしている。このようにすることで、各コンタ
クト間距離は、従来のようにコンタクトをとるよりも、
より小さい素子分離領域で実現が可能である。なお、参
考のために図７に、従来のＮＡＮＤ型ＥＥＰＲＯＭのア
レイ平面図を示す。この図に示すように、ビット線コン
タクト２がワード線方向に揃えて配置されている。
【００２５】本実施例のように構成した場合のセル縮小
を見積もってみる。まず、素子分離幅をＬ1 ，ＮＡＮＤ
セルのビット線方向の長さをＬ2 ，セルの幅をＬ3 とす
る。従来のＮＡＮＤセルアレイだと、素子分離領域を含
めた１つのＮＡＮＤセルの面積Ｓ1 は、図７に示すよう
に、 Ｓ1 ＝（Ｌ1 ＋Ｌ3 ）×Ｌ2 となる。本実施例のＮＡＮＤセルアレイだと、図１に示
すように、 Ｓ2 ＝（Ｌ1 cos θ＋Ｌ3 ）×（Ｌ2 ＋Ｌ1 sin θ） となる。従ってＬ1 ，Ｌ2 ，Ｌ3 ，θを、例えばＬ1 ＝
１．８μｍ，Ｌ2 ＝１６μｍ，Ｌ3 ＝０．７μｍ，θ＝
４５°とすると、本実施例と従来例との面積の差は、 Ｓ1 −Ｓ2 ＝４０．０−３４．０＝６．０ となり、６．０μｍ2 だけ縮小される。
を見積もってみる。まず、素子分離幅をＬ1 ，ＮＡＮＤ
セルのビット線方向の長さをＬ2 ，セルの幅をＬ3 とす
る。従来のＮＡＮＤセルアレイだと、素子分離領域を含
めた１つのＮＡＮＤセルの面積Ｓ1 は、図７に示すよう
に、 Ｓ1 ＝（Ｌ1 ＋Ｌ3 ）×Ｌ2 となる。本実施例のＮＡＮＤセルアレイだと、図１に示
すように、 Ｓ2 ＝（Ｌ1 cos θ＋Ｌ3 ）×（Ｌ2 ＋Ｌ1 sin θ） となる。従ってＬ1 ，Ｌ2 ，Ｌ3 ，θを、例えばＬ1 ＝
１．８μｍ，Ｌ2 ＝１６μｍ，Ｌ3 ＝０．７μｍ，θ＝
４５°とすると、本実施例と従来例との面積の差は、 Ｓ1 −Ｓ2 ＝４０．０−３４．０＝６．０ となり、６．０μｍ2 だけ縮小される。
【００２６】なお、上記説明では、従来例のＬ1 を隣接
ビット線間の長さ、実施例のＬ1 を隣接ビット線のコン
タクト中心間を結ぶ長さとしたが、より正確に見積もる
には従来例のＬ1'を隣接ビット線コンタクト間の長さ、
実施例のＬ1'を隣接ビット線コンタクトのエッジ間最短
長として計算すればよい。 （実施例２）図２は、本発明の第２の実施例に係わるＥ
ＥＰＲＯＭのアレイ構成を示す平面図である。なお、図
１と同一部分には同一符号を付して、その詳しい説明は
省略する。
ビット線間の長さ、実施例のＬ1 を隣接ビット線のコン
タクト中心間を結ぶ長さとしたが、より正確に見積もる
には従来例のＬ1'を隣接ビット線コンタクト間の長さ、
実施例のＬ1'を隣接ビット線コンタクトのエッジ間最短
長として計算すればよい。 （実施例２）図２は、本発明の第２の実施例に係わるＥ
ＥＰＲＯＭのアレイ構成を示す平面図である。なお、図
１と同一部分には同一符号を付して、その詳しい説明は
省略する。
【００２７】この実施例は、ビット線コンタクト２を交
互にずらしたことに合わせて、制御ゲートＣＧ及び選択
ゲートＳＧを交互に曲げて配設したことにある。このよ
うな構成にすれば、ビット線コンタクト２から選択ゲー
トＳＧD までの距離を各々のＮＡＮＤセルで等しく（コ
ンタクトから選択トランジスタまでの抵抗を等しく）す
ることができるので、セル特性の均一化に有効である。
互にずらしたことに合わせて、制御ゲートＣＧ及び選択
ゲートＳＧを交互に曲げて配設したことにある。このよ
うな構成にすれば、ビット線コンタクト２から選択ゲー
トＳＧD までの距離を各々のＮＡＮＤセルで等しく（コ
ンタクトから選択トランジスタまでの抵抗を等しく）す
ることができるので、セル特性の均一化に有効である。
【００２８】また、本実施例では、ソース線として共通
ソース線（拡散層）３を用いる代わりに、後述する実施
例で説明するようにソースコンタクトを設けてワード線
方向に隣接するソースを接続している。勿論これも、第
１の実施例と同様に共通ソース線３を設けてもよい。
ソース線（拡散層）３を用いる代わりに、後述する実施
例で説明するようにソースコンタクトを設けてワード線
方向に隣接するソースを接続している。勿論これも、第
１の実施例と同様に共通ソース線３を設けてもよい。
【００２９】なお、第１及び第２の実施例におけるレイ
アウトは、セルフアラインコンタクトプロセスを適用す
るにも適している。また、第１，第２の実施例ではＮＡ
ＮＤセルを用いたが、これに限らず不揮発性メモリセル
を用いたＥＥＰＲＯＭに適用することができる。前記従
来の技術で述べた特開平4-147940号公報に示された構成
のＮＡＮＤ型セルに対しても、本発明の実施例を適用す
ることができる。 （実施例３）図３は本発明の第３の実施例に係わるＮＡ
ＮＤセル型ＥＥＰＲＯＭのアレイ構成を示す平面図であ
り、図４（ａ）（ｂ）はその矢視Ａ−Ａ′，Ｂ−Ｂ′の
断面図である。また、図５はＮＡＮＤセルの等価回路で
ある。
アウトは、セルフアラインコンタクトプロセスを適用す
るにも適している。また、第１，第２の実施例ではＮＡ
ＮＤセルを用いたが、これに限らず不揮発性メモリセル
を用いたＥＥＰＲＯＭに適用することができる。前記従
来の技術で述べた特開平4-147940号公報に示された構成
のＮＡＮＤ型セルに対しても、本発明の実施例を適用す
ることができる。 （実施例３）図３は本発明の第３の実施例に係わるＮＡ
ＮＤセル型ＥＥＰＲＯＭのアレイ構成を示す平面図であ
り、図４（ａ）（ｂ）はその矢視Ａ−Ａ′，Ｂ−Ｂ′の
断面図である。また、図５はＮＡＮＤセルの等価回路で
ある。
【００３０】この実施例では、４個のメモリセルＭ1 〜
Ｍ4 がそれらのソース，ドレイン拡散層を隣接するもの
同士で共用する形で直列接線されていてＮＡＮＤセルを
構成している。このようなＮＡＮＤセルがマトリックス
配列されてＮＡＮＤセルアレイが構成される。
Ｍ4 がそれらのソース，ドレイン拡散層を隣接するもの
同士で共用する形で直列接線されていてＮＡＮＤセルを
構成している。このようなＮＡＮＤセルがマトリックス
配列されてＮＡＮＤセルアレイが構成される。
【００３１】ＮＡＮＤセルの一端のドレイン側は、選択
ゲートＳＧD を介してビット線ＢＬに接続され、他端の
ソースは選択ゲートＳＧS を通じてポリシリコン配線等
からる共通ソース線（接地線）に接続されている。各メ
モリセルの制御ゲートＣＧ1〜ＣＧ4 は、ビット線ＢＬ
と交差する方向に配設されてワード線ＷＬとなる。
ゲートＳＧD を介してビット線ＢＬに接続され、他端の
ソースは選択ゲートＳＧS を通じてポリシリコン配線等
からる共通ソース線（接地線）に接続されている。各メ
モリセルの制御ゲートＣＧ1〜ＣＧ4 は、ビット線ＢＬ
と交差する方向に配設されてワード線ＷＬとなる。
【００３２】この実施例では、４個のメモリセルで１つ
のＮＡＮＤセルを構成しているが、一般に２のｎ乗個
（ｎ＝１，２，…）のメモリセルで１つのＮＡＮＤセル
を構成することができる。
のＮＡＮＤセルを構成しているが、一般に２のｎ乗個
（ｎ＝１，２，…）のメモリセルで１つのＮＡＮＤセル
を構成することができる。
【００３３】具体的なメモリセル構造は、図４（ａ）
（ｂ）に示す通りである。ｎ型シリコン基板１１にｐ型
ウェル１１′が形成され、このｐ型ウェル１１′にメモ
リセルが配列形成されている。周辺回路は、メモリセル
とは別のｐ型ウェルに形成されることになる。ｐ型ウェ
ル１１′の素子分離絶縁膜１２で囲まれた領域に４個の
メモリセルと２個の選択ゲートが形成されている。
（ｂ）に示す通りである。ｎ型シリコン基板１１にｐ型
ウェル１１′が形成され、このｐ型ウェル１１′にメモ
リセルが配列形成されている。周辺回路は、メモリセル
とは別のｐ型ウェルに形成されることになる。ｐ型ウェ
ル１１′の素子分離絶縁膜１２で囲まれた領域に４個の
メモリセルと２個の選択ゲートが形成されている。
【００３４】各メモリセルは、ｐ型ウェル１１′上に５
〜２０ｎｍの熱酸化膜からなる第１ゲート絶縁膜１３1
を介して形成された５０〜４００ｎｍの第１層多結晶シ
リコンにより浮遊ゲート１４（１４2 〜１４5 ）が形成
され、この上に１５〜４０ｎｍの熱酸化膜からなる第２
ゲート絶縁膜１５を介して形成された１００〜４００ｎ
ｍの第２層多結晶シリコンにより制御ゲート１６（１６
1 〜１６5 ）が形成されている。各メモリセルのソー
ス，ドレイン拡散層となるｎ型層１９は、隣接するもの
同士で共用する形で、４個のメモリセルが直列接続され
ている。
〜２０ｎｍの熱酸化膜からなる第１ゲート絶縁膜１３1
を介して形成された５０〜４００ｎｍの第１層多結晶シ
リコンにより浮遊ゲート１４（１４2 〜１４5 ）が形成
され、この上に１５〜４０ｎｍの熱酸化膜からなる第２
ゲート絶縁膜１５を介して形成された１００〜４００ｎ
ｍの第２層多結晶シリコンにより制御ゲート１６（１６
1 〜１６5 ）が形成されている。各メモリセルのソー
ス，ドレイン拡散層となるｎ型層１９は、隣接するもの
同士で共用する形で、４個のメモリセルが直列接続され
ている。
【００３５】ＮＡＮＤセルのソース側端部には、ｐ型ウ
ェル１１′上に５〜４０ｎｍの熱酸化膜からなるゲート
絶縁膜１３2 を介して第１層多結晶シリコンにより形成
されたゲート電極１４1 を持つ選択ゲート（ＳＧD ）
と、ゲート電極１４6 を持つ選択ゲート（ＳＧS ）が形
成されている。ここで、ゲート絶縁膜１３2 は第１のゲ
ート絶縁膜１３1 と同じでもよい。ゲート電極１４1 と
１４6 には第２多結晶シリコンによる配線１６1 と１６
6 が重ねて配設されている。これらゲート電極１４1 と
配線１６1 及び１４6 と１６6 は、所定間隔毎にスルー
ホールで接続されて低抵抗化される。
ェル１１′上に５〜４０ｎｍの熱酸化膜からなるゲート
絶縁膜１３2 を介して第１層多結晶シリコンにより形成
されたゲート電極１４1 を持つ選択ゲート（ＳＧD ）
と、ゲート電極１４6 を持つ選択ゲート（ＳＧS ）が形
成されている。ここで、ゲート絶縁膜１３2 は第１のゲ
ート絶縁膜１３1 と同じでもよい。ゲート電極１４1 と
１４6 には第２多結晶シリコンによる配線１６1 と１６
6 が重ねて配設されている。これらゲート電極１４1 と
配線１６1 及び１４6 と１６6 は、所定間隔毎にスルー
ホールで接続されて低抵抗化される。
【００３６】ここで、各メモリセルの浮遊ゲート１４2
〜１４5 と制御ゲート１６2 〜１６5 、及び選択ゲート
のゲート電極１４1 ，１４6 、配線１６1 ，１６6 は、
チャンネル長方向については同一エッチングマスクを用
いてパターニングして揃えられている。ソース，ドレイ
ン拡散層となるｎ型層１９は、これらの電極をマスクと
して、砒素又はリンのイオン注入により形成されてい
る。
〜１４5 と制御ゲート１６2 〜１６5 、及び選択ゲート
のゲート電極１４1 ，１４6 、配線１６1 ，１６6 は、
チャンネル長方向については同一エッチングマスクを用
いてパターニングして揃えられている。ソース，ドレイ
ン拡散層となるｎ型層１９は、これらの電極をマスクと
して、砒素又はリンのイオン注入により形成されてい
る。
【００３７】素子形成された基板上は、ＣＶＤ絶縁膜１
７により覆われ、この上に第３層多結晶シリコンにより
共通ソース線２０が形成され、ソース拡散層とはコンタ
クトホール２１により接続される。またさらにこの上
は、ＣＶＤ絶縁膜１７′により覆われこの上にＡｌ膜に
よりビット線１８が配設される。
７により覆われ、この上に第３層多結晶シリコンにより
共通ソース線２０が形成され、ソース拡散層とはコンタ
クトホール２１により接続される。またさらにこの上
は、ＣＶＤ絶縁膜１７′により覆われこの上にＡｌ膜に
よりビット線１８が配設される。
【００３８】このように構成されたＮＡＮＤセルアレイ
の動作は、従来のものと全く同様である。しかし、この
実施例の構造では、ソース側選択ゲートの信頼性を従来
の場合に比べて向上させることができる。
の動作は、従来のものと全く同様である。しかし、この
実施例の構造では、ソース側選択ゲートの信頼性を従来
の場合に比べて向上させることができる。
【００３９】従来の場合には、前記図６に示すように共
通ソース線によりＮＡＮＤセルを分離している素子分離
領域が分断されている。素子分離領域が共通ソース線に
より切れている部分は、実際の場合には破線のように丸
まっており、この丸みを帯びた部分がソース側選択ゲー
トにかかってしまい、これにより耐圧が劣化する。この
傾向は、素子が微細化されソース側選択ゲートから共通
ソース線までの距離が縮まるにつれて顕著になる。
通ソース線によりＮＡＮＤセルを分離している素子分離
領域が分断されている。素子分離領域が共通ソース線に
より切れている部分は、実際の場合には破線のように丸
まっており、この丸みを帯びた部分がソース側選択ゲー
トにかかってしまい、これにより耐圧が劣化する。この
傾向は、素子が微細化されソース側選択ゲートから共通
ソース線までの距離が縮まるにつれて顕著になる。
【００４０】これに対し本実施例の場合には、素子分離
領域が共通ソース線２０により分断されないので、上記
のような問題は起こらず、従来のものに対してソース側
選択ゲートの耐圧が改善される。また本実施例では、素
子分離領域が分断されることなく連続していることか
ら、素子分離領域形成のためのレジストパターンをライ
ン＆スペースに近いパターンで形成することができる。
このため、位相シフト法を効果的に用いることが可能と
なり、パターン精度の向上をはかることも可能となる。
領域が共通ソース線２０により分断されないので、上記
のような問題は起こらず、従来のものに対してソース側
選択ゲートの耐圧が改善される。また本実施例では、素
子分離領域が分断されることなく連続していることか
ら、素子分離領域形成のためのレジストパターンをライ
ン＆スペースに近いパターンで形成することができる。
このため、位相シフト法を効果的に用いることが可能と
なり、パターン精度の向上をはかることも可能となる。
【００４１】なお、本実施例では共通ソース線として第
３多結晶シリコン線を用いたが、これは別に第２層Ａｌ
線等でもよいし、またビット線の材質を変えることによ
り第１層Ａｌ配線でもよい。また、実施例ではＮＡＮＤ
セルを用いたが、これに限らず不揮発性メモリセルを用
いたＥＥＰＲＯＭに適用することができる。
３多結晶シリコン線を用いたが、これは別に第２層Ａｌ
線等でもよいし、またビット線の材質を変えることによ
り第１層Ａｌ配線でもよい。また、実施例ではＮＡＮＤ
セルを用いたが、これに限らず不揮発性メモリセルを用
いたＥＥＰＲＯＭに適用することができる。
【００４２】
【発明の効果】以上詳述したように本発明によれば、メ
モリセルにおけるビット線コンタクトを、隣接するもの
同士でビット線方向に交互にずらしてレイアウトするこ
とにより、メモリセル間の素子分離領域の縮小を可能と
し、集積度の向上をはかり得る半導体記憶装置を実現す
ることが可能となる。
モリセルにおけるビット線コンタクトを、隣接するもの
同士でビット線方向に交互にずらしてレイアウトするこ
とにより、メモリセル間の素子分離領域の縮小を可能と
し、集積度の向上をはかり得る半導体記憶装置を実現す
ることが可能となる。
【００４３】
【図１】第１の実施例に係わるＥＥＰＲＯＭのアレイ構
成を示す平面図。
成を示す平面図。
【図２】第２の実施例に係わるＥＥＰＲＯＭのアレイ構
成を示す平面図。
成を示す平面図。
【図３】第３の実施例に係わるＥＥＰＲＯＭのアレイ構
成を示す平面図。
成を示す平面図。
【図４】図３のＮＡＮＤセルの矢視Ａ−Ａ′，Ｂ−Ｂ′
の断面図。
の断面図。
【図５】図３のＮＡＮＤセルの等価回路図。
【図６】従来のＮＡＮＤセルのアレイ構成を示す平面
図。
図。
【図７】従来のＮＡＮＤセルのアレイ構成を示す平面
図。
図。
１…ビット線（ＢＬ）
２…ビット線コンタクト
３…ソース線
４…メモリセル
５…ドレイン側選択トランジスタ
６…ソース側選択トランジスタ
ＣＧ（ＣＧ1 〜ＣＧ8 ）…制御ゲート
ＦＧ…浮遊ゲート（電荷蓄積層）
ＳＧ（ＳＧD ，ＳＧS ）…選択ゲート
フロントページの続き
(56)参考文献 特開 平５−198822（ＪＰ，Ａ)
特開 平５−275659（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8247
H01L 27/115
H01L 29/788
H01L 29/792
Claims (2)
- 【請求項１】半導体基板上に電荷蓄積層と制御ゲートを
積層した不揮発性メモリセルが複数個直列に接続されて
ＮＡＮＤセルユニットを構成する半導体記憶装置におい
て、 前記ＮＡＮＤセルユニットの選択トランジスタの拡散層
に接続されるビット線コンタクトは、ビット線となる配
線が前記拡散層に直接接続して形成され、隣接するもの
同士でビット線方向に交互にずらしてレイアウトされ、 前記選択トランジスタのゲート電極と前記ビット線との
交差部が、隣接するもの同士でビット線方向に交互にず
らしてレイアウトされ、 同じビット線に係わる前記ビット線コンタクト及び前記
交差部が同一方向にずらされている ことを特徴とする半
導体記憶装置。 - 【請求項２】半導体基板上に複数のメモリセルが直列に
接続されてＮＡＮＤセルユニットを構成する半導体記憶
装置において、 前記ＮＡＮＤセルユニットの選択トランジスタの拡散層
に接続されるビット線コンタクトは、ビット線となる配
線が前記拡散層に直接接続して形成され、隣接するもの
同士でビット線方向に交互にずらしてレイアウトされ、 前記選択トランジスタのゲート電極と前記ビット線との
交差部が、隣接するもの同士でビット線方向に交互にず
らしてレイアウトされ、 同じビット線に係わる前記ビット線コンタクト及び前記
交差部が同一方向にずらされている ことを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34914093A JP3441140B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34914093A JP3441140B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002048521A Division JP3866586B2 (ja) | 2002-02-25 | 2002-02-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202143A JPH07202143A (ja) | 1995-08-04 |
| JP3441140B2 true JP3441140B2 (ja) | 2003-08-25 |
Family
ID=18401762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34914093A Expired - Lifetime JP3441140B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3441140B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7517621B2 (en) | 2006-09-08 | 2009-04-14 | Kabushiki Kaisha Toshiba | Exposure method and method for manufacturing semiconductor device |
| US8679731B2 (en) | 2008-03-03 | 2014-03-25 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5978270A (en) * | 1995-08-31 | 1999-11-02 | Hitachi, Ltd. | Semiconductor non-volatile memory device and computer system using the same |
| JP3354418B2 (ja) * | 1997-01-20 | 2002-12-09 | 株式会社東芝 | 半導体記憶装置 |
| DE10201303A1 (de) | 2002-01-15 | 2003-07-31 | Infineon Technologies Ag | Nichtflüchtige Zweitransistor-Halbleiterspeicherzelle sowie zugehöriges Herstellungsverfahren |
| JP5172069B2 (ja) * | 2004-04-27 | 2013-03-27 | 富士通セミコンダクター株式会社 | 半導体装置 |
| JP4758625B2 (ja) | 2004-08-09 | 2011-08-31 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP4950702B2 (ja) * | 2007-03-01 | 2012-06-13 | 株式会社東芝 | 半導体記憶装置の製造方法 |
| JP2009094237A (ja) | 2007-10-05 | 2009-04-30 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP5388478B2 (ja) * | 2008-05-20 | 2014-01-15 | 株式会社東芝 | 半導体装置 |
| JP2010186833A (ja) * | 2009-02-10 | 2010-08-26 | Toshiba Corp | 半導体記憶装置 |
| JP2011014610A (ja) | 2009-06-30 | 2011-01-20 | Toshiba Corp | 半導体記憶装置 |
| JP5537205B2 (ja) | 2009-08-31 | 2014-07-02 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR101034907B1 (ko) * | 2009-09-30 | 2011-05-17 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자 및 그 제조방법 |
| JP2011171755A (ja) * | 2011-04-15 | 2011-09-01 | Renesas Electronics Corp | 半導体装置 |
| JP2014149458A (ja) * | 2013-02-01 | 2014-08-21 | Renesas Electronics Corp | フォトマスクの設計方法および半導体装置の製造方法 |
-
1993
- 1993-12-28 JP JP34914093A patent/JP3441140B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7517621B2 (en) | 2006-09-08 | 2009-04-14 | Kabushiki Kaisha Toshiba | Exposure method and method for manufacturing semiconductor device |
| US8679731B2 (en) | 2008-03-03 | 2014-03-25 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method |
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| Publication number | Publication date |
|---|---|
| JPH07202143A (ja) | 1995-08-04 |
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