JP3586332B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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- Semiconductor Memories (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリやマスクＲＯＭ等の不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）は、メモリセルに記憶されたデータを電気的に書き込み及び消去することが可能であるとともに、電源を切ってもデータが消えない不揮発性を有する。このようなＥＥＰＲＯＭのうち、全ビット一括又はブロック単位でデータの消去を行うようにしたフラッシュ型ＥＥＰＲＯＭ（フラッシュメモリ）は、各メモリセルにメモリトランジスタと選択トランジスタとが必要な通常のＥＥＰＲＯＭとは違い、各メモリセルが１つのメモリトランジスタだけで構成できるので、例えば紫外線消去型ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ） と同程度に高集積化が可能であるという利点を有している。
【０００３】
フラッシュメモリなどのＥＥＰＲＯＭでは、メモリセルトランジスタのソース拡散層とドレイン拡散層との位置関係で規定されるチャネル領域の実効的な長さ（実効チャネル長）が、例えばデータ読み出し時のしきい値電圧やドレイン電流或いはデータ書き込み時の書き込み特性等のメモリセル特性に大きな影響を及ぼす。従って、メモリセル毎に実効チャネル長のばらつきが大きいとメモリセル特性も大きくばらつくことになり、装置の信頼性や良品率が大幅に低下する。
【０００４】
ソース拡散層及びドレイン拡散層は制御ゲートと浮遊ゲートとからなるスタックゲート構造をマスクとして基板に不純物を自己整合的にイオン注入することにより形成されるので、実効チャネル長は、浮遊ゲート及び制御ゲートの夫々の加工精度と、イオン注入後の熱処理によるソース拡散層及びドレイン拡散層の夫々の横方向への広がり（横方向拡散長）という２つの要因によって決定される。
【０００５】
単位平面積当たりの記憶容量を増大させるためにメモリセルサイズが縮小されるようになると、実効チャネル長の精度は、不純物の横方向拡散長よりも、浮遊ゲート等の加工精度に大きく依存するようになる。しかし、フォトレジストの露光限界等により、微細な浮遊ゲート等を精確に形成することが困難となり、その結果、メモリセル毎の実効チャネル長に大きなばらつきが生じてしまう。
【０００６】
そこで、不揮発性半導体記憶装置のメモリセルトランジスタをＤＳＡ（Ｄｉｆｆｕｓｉｏｎ Ｓｅｌｆ−Ａｌｉｇｎｍｅｎｔ）型にすることが提案されている（例えば、特開昭５４−１５６４８３号公報参照）。このＤＳＡ型のメモリセルトランジスタでは、実効チャネル長が、浮遊ゲート等の加工寸法や精度ではなく、Ｐ型不純物とＮ型不純物の２回の横方向拡散長の差で決定されるので、メモリセル毎の実効チャネル長がばらつくことがない。
【０００７】
【発明が解決しようとする課題】
しかし、上記公報に記載された不揮発性半導体記憶装置では、Ｐ型の不純物拡散層であるチャネル領域がＮ型の基板とＮ型のドレイン拡散層とに挟まれてフローティング状態になっており、チャネル領域の電位を制御することができなかった。そのため、読み出し及び書き換えのいずれを行う場合もパンチスルーが生じる等のためにしきい値電圧がメモリセル毎にばらついてしまい、安定した動作を行わせることが困難であった。
【０００８】
そこで、本発明の目的は、読み出し及び書き換え動作を安定して行わせることができて、信頼性の高いＤＳＡ型のメモリセルトランジスタを有する不揮発性半導体記憶装置及びその製造方法を提供することである。
【０００９】
【課題を解決するための手段】
上述の課題を解決するために、本発明に係る第１の不揮発性半導体装置は、半導体基板と、前記半導体基板上に形成されたトランジスタにして、前記基板の表面の所定領域上に形成されたゲート構造と、前記半導体基板の表面の前記ゲート構造の両側に、互いに離隔して形成された第１の導電型の一対の第１の不純物拡散層と、前記一対の第１の不純物拡散層の一方を囲むように形成され、前記半導体基板の表面の所定領域に達する終端部をもち、該トランジスタのチャネル領域を形成する前記第１の導電型と異なる第２の導電型の第２の不純物拡散層とをもった前記トランジスタと、前記第２の不純物拡散層に電気的に接続され、かつ外部よりアクセス可能に形成された導電層と、前記半導体基板に互いに電気的に離隔された２つの素子活性領域を画定するため、前記半導体基板に形成された素子分離用フィールド酸化膜又は素子分離用電極と、を有し、前記第２の不純物拡散層は前記半導体基板表面に延在する延長部を有し、前記導電層は前記トランジスタをカバーするように前記半導体基板上に形成された層間絶縁層の上に形成され、前記層間絶縁層に形成されたコンタクトホールを介して前記第２の不純物拡散層の前記延長部に接続されており、前記トランジスタは、前記２つの素子活性領域の一方に形成され、前記第２の不純物拡散層の延長部は、前記素子分離用フィールド酸化膜又は素子分離用電極の下方を通り、前記２つの素子活性領域の他方に延びていることを特徴とする。
【００１０】
本発明に係る第２の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に形成された少なくとも１つのメモリセルトランジスタにして、各トランジスタが、前記半導体基板の表面の所定の領域上に第１の絶縁膜をその間に介して形成された浮遊ゲートと、前記浮遊ゲートの上に第２の絶縁膜をその間に介して形成された制御ゲートとを含むスタック型ゲート構造と、前記半導体基板の表面の前記ゲート構造の両側に互いに離隔して形成されて、前記半導体基板よりも低い抵抗をもった、第１の導電型の一対の第１の不純物拡散層と、前記半導体基板内に前記一対の第１の不純物拡散層の一方を囲むように形成され、その終端部が前記半導体基板の表面の所定領域に達して該トランジスタのチャネル領域を形成する、前記第１の導電型と異なる第２の導電型の第２の不純物拡散層とを含む前記少なくとも１つのメモリセルトランジスタと、前記半導体基板内に延長する前記第２の不純物拡散層の延長部と、前記延長部に電気的に接続され、かつ外部よりアクセス可能に形成された導電層と、前記半導体基板に互いに電気的に離隔された２つの素子活性領域を画定するため、前記半導体基板に形成された素子分離用フィールド酸化膜又は素子分離用電極と、を有し、前記導電層は前記メモリトランジスタをカバーするように前記半導体基板上に形成された層間絶縁層の上に形成され、前記層間絶縁層に形成されたコンタクトホールを介して前記第２の不純物拡散層の前記延長部に接続されており、前記少なくとも１つのトランジスタは、前記２つの素子活性領域の一方に形成され、前記第２の不純物拡散層の延長部は、前記素子分離用フィールド酸化膜又は素子分離用電極の下方を通り、前記２つの素子活性領域の他方に延びていることを特徴とする。
【００１１】
本発明に係る第３の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に形成された少なくとも１つのメモリセルトランジスタにして、各トランジスタが、前記半導体基板の表面の所定の領域上に、絶縁膜をその間に介して形成されたゲート電極と、前記半導体基板の表面の前記ゲート電極の両側部分に互いに離隔して形成されて前記半導体基板よりも低い抵抗をもった前記第１の導電型の一対の第１の不純物拡散層と、前記半導体基板内に前記一対の第１の不純物拡散層の一方を囲むように形成され、前記半導体基板の表面の所定領域に達する終端部をもち、該トランジスタのチャネル領域を形成する、前記第１の導電型と異なる第２の導電型の第２の不純物拡散層とを備えている前記少なくとも１つのメモリセルトランジスタと、前記半導体基板内に延長する前記第２の不純物拡散層の延長部と、前記延長部に電気的に接続され、かつ外部よりアクセス可能に形成された導電層と、前記半導体基板に互いに電気的に離隔された２つの素子活性領域を画定するため、前記半導体基板に形成された素子分離用フィールド酸化膜又は素子分離用電極と、を有し、前記導電層は前記メモリトランジスタをカバーするように前記半導体基板上に形成された層間絶縁層の上に形成され、前記層間絶縁層に形成されたコンタクトホールを介して前記第２不純物拡散層の前記延長部に接続されており、前記少なくとも１つのトランジスタは、前記２つの素子活性領域の一方に形成され、前記第２の不純物拡散層の延長部は、前記素子分離用フィールド酸化膜又は素子分離用電極の下方を通り、前記２つの素子活性領域の他方に延びていることを特徴とする。
【００１２】
本発明に係る第１の不揮発性半導体記憶装置の製造方法は、少なくとも表面の導電型が第１の導電型となっている半導体基板の予め定められた領域に、前記第１の導電型と異なる第２の導電型の不純物を導入し、それに熱処理を施して、２つの素子活性領域を互いに電気的に分離する素子分離用フィールド酸化膜を形成すると共に、前記第２の導電型の不純物を活性化して前記素子分離用フィールド酸化膜の下に第２導電型の不純物拡散層を形成する工程と、前記２つの素子活性領域の一方の上に、第１の絶縁膜を間に介して形成された浮遊ゲート、該浮遊ゲートの上に第２の絶縁膜を間に介して形成された制御ゲートを含むスタックドゲートを形成する工程と、前記半導体基板表面の前記スタックドゲートの両側の領域に第１の導電型の不純物を導入し、前記両側の領域の一方の領域及び前記２つの素子活性領域の他方に前記第１の導電型の不純物より拡散係数が大きい第２の導電型の不純物を導入する工程と、熱処理を施して前記第１の導電型の不純物と前記第２の導電型の不純物を活性化して、前記両側の領域に前記第１の導電型の不純物の拡散による一対の第１拡散層を形成し、前記一方の領域に前記第１拡散層を囲み、前記一方の素子活性領域の表面に達する終端部をもった前記第２の導電型の不純物の拡散による第２拡散層を形成すると共に、前記素子分離用フィールド酸化膜の下に形成された第２導電型の不純物拡散層を介して前記第２拡散層に接続される第３拡散層を前記２つの素子活性領域の他方に形成する工程と、前記第３拡散層を介して前記第２拡散層に電気的に接続され外部よりアクセス可能な導電層を形成する工程とを具備することを特徴とする。
【００１３】
本発明に係る第２の不揮発性半導体記憶装置の製造方法は、複数のメモリセルをもった不揮発性半導体記憶装置の製造方法において、少なくとも表面の導電型が第１の導電型となっている半導体基板の予め定められた領域に、前記第１の導電型と異なる第２の導電型の不純物を導入し、それに熱処理を施して、２つの素子活性領域を互いに電気的に分離する素子分離用フィールド酸化膜を形成すると共に、前記第２の導電型の不純物を活性化して前記素子分離用フィールド酸化膜の下に第２導電型の不純物拡散層を形成する工程と、前記複数のメモリセルに書き込むべきデータに応じたパターンのマスクを用いて、前記素子活性領域の所定箇所に第２の導電型の不純物を導入する工程と、前記２つの素子活性領域の一方に所定のパターンで、前記複数のメモリセルのトランジスタのゲート構造を形成する工程と、前記半導体基板の前記ゲート構造の両側の領域に前記第１の導電型の不純物を導入し、前記両側の領域の一方の領域に前記第１の導電型の不純物より拡散係数が大きい第２の導電型の不純物を導入し、それに熱処理を施して前記第１の導電型の不純物と前記第２の導電型の不純物を活性化し、拡散して、前記両側の領域に前記第１の導電型の不純物の拡散による一対の第１拡散層を、前記一方の領域に前記第１拡散層を囲み、前記半導体基板の表面に達する終端部をもった前記第２の導電型の不純物の拡散による第２拡散層を夫々形成する工程と、前記第２拡散層に電気的に接続され外部よりアクセス可能な導電層を形成する工程とを具備することを特徴とする。
【００１４】
本発明に係る第３の不揮発性半導体記憶装置の製造方法は、少なくとも表面の導電型が第１の導電型となっている半導体基板の予め定められた領域に、前記第１の導電型と異なる第２の導電型の不純物を導入し、それに熱処理を施して、前記第２の導電型の不純物を活性化して第２導電型の不純物拡散層を形成する工程と、前記第２導電型の不純物拡散層上に、２つの素子活性領域を互いに電気的に分離する素子分離用電極を形成する工程と、前記２つの素子活性領域の一方の上に、第１の絶縁膜を間に介して形成された浮遊ゲート、該浮遊ゲートの上に第２の絶縁膜を間に介して形成された制御ゲートを含むスタックドゲートを形成する工程と、前記半導体基板表面の前記スタックドゲートの両側の領域に第１の導電型の不純物を導入し、前記両側の領域の一方の領域及び前記２つの素子活性領域の他方に前記第１の導電型の不純物より拡散係数が大きい第２の導電型の不純物を導入する工程と、熱処理を施して前記第１の導電型の不純物と前記第２の導電型の不純物を活性化して、前記両側の領域に前記第１の導電型の不純物の拡散による一対の第１拡散層を形成し、前記一方の領域に前記第１拡散層を囲み、前記一方の素子活性領域の表面に達する終端部をもった前記第２の導電型の不純物の拡散による第２拡散層を形成すると共に、前記素子分離用電極の下に形成された第２導電型の不純物拡散層を介して前記第２拡散層に接続される第３拡散層を前記２つの素子活性領域の他方に形成する工程と、前記第３拡散層を介して前記第２拡散層に電気的に接続され外部よりアクセス可能な導電層を形成する工程とを具備することを特徴とする。
【００１５】
【発明の実施の形態】
以下、本発明を実施形態につき図面を参照して説明する。
【００１６】
最初に、本発明をフラッシュメモリに適用した第１の実施形態につき図１〜図５を参照して説明する。
【００１７】
図１（ａ）は、本発明の第１の実施形態によるフラッシュメモリの部分平面図であり、６つのメモリセル２１〜２３、３１〜３３が示されている。図１（ｂ）は、図１（ａ）のＩＢ−ＩＢ線での断面図である。また、図２（ａ）〜（ｃ）は、夫々、図１（ａ）のＩＩＡ−ＩＩＡ線、ＩＩＢ−ＩＩＢ線、ＩＩＣ−ＩＩＣ線での断面図である。
【００１８】
図１（ａ）に示すように、フィールド酸化膜５ａ、５ｂの長手方向と直交する方向にメモリセル２１〜２３の制御ゲート（ワード線）１２が夫々形成されている。そして、各制御ゲート１２の下部であって、フィールド酸化膜５ａ、５ｂに挟まれた素子活性領域上には、図２（ｂ）に示すように、メモリセル２１〜２３の浮遊ゲート１１が夫々形成されている。また、素子活性領域には、図１（ｂ）に示すように、Ｐ型シリコン基板１のＮ型ウエル２の表面上にソース拡散層１５ａ、１５ｂ及びドレイン拡散層１６ａ、１６ｂが形成されている。
【００１９】
また、ウエル２の全面に、メモリセル２１〜２３をカバーするように層間絶縁膜２４が形成され、層間絶縁膜２４の上には所定のパターンでビット配線用導電膜２６、チャネル金属配線用の導電膜２７、ソース配線用導電膜２８（図２（ａ）〜（ｃ）参照）が外部からアクセス可能に形成されている。ビット配線用導電膜２５は、フィールド酸化膜５ａ、５ｂの長手方向に沿って、層間絶縁膜２４に形成されたコンタクトホール２５ａ、２５ｂを介してドレイン拡散層１６ａ、１６ｂに電気的に接続されている。フィールド酸化膜５ｂの長手方向の、前記導電膜２６とは反対側に、フィールド酸化膜５ｂと平行に長手方向に延びてチャネル用配線の導電膜２７が形成され、導電膜２７は、コンタクトホール２５ｃを介して、ドレイン拡散層１６ａ、１６ｂを取り囲むチャネル拡散層１７ａ、１７ｂに接続されている。また、チャネル拡散層１７ａ、１７ｂは、ウエル２の表面の、その上に浮遊ゲート１１の形成される領域で終端する終端部１７ａ′、１７ｂ′を有している。このチャネル用金属配線２７は、チャネル拡散層１７ａ、１７ｂの電位を制御するための電位制御回路５１に接続されている。更に、このチャネル用金属配線２７の隣に配置されたソース配線２８は、コンタクト孔２５ｄにおいて各メモリセル２１〜２３、３１〜３３のソース拡散層１５ａ、１５ｂに接続している（図２（ｃ）参照）。
【００２０】
図１（ｂ）中には３つのメモリセル２１〜２３が描かれている。これらのメモリセル２１〜２３は、Ｐ型シリコン基板１上に形成された拡散深さ３μｍ程度の低濃度Ｎ型不純物拡散層であるＮウェル２に夫々形成されている。そして、Ｎウェル２の表面近傍部分に互いに離隔して形成された高濃度（従って、Ｎウェル２よりも低抵抗）のＮ型不純物拡散層であるソース拡散層１５ａ、１５ｂ及びドレイン拡散層１６ａ、１６ｂと、これらソース−ドレイン間のＮウェル２上に膜厚１０ｎｍ程度のトンネル酸化膜７を介して形成された浮遊ゲート１１と、この浮遊ゲート１１上に酸化膜換算膜厚２５ｎｍ程度のＯＮＯ膜９を介して形成された制御ゲート１２とを備えている。尚、ソース拡散層１５ａはメモリセル２１とメモリセル２２とに共有されており、ドレイン拡散層１６ｂはメモリセル２２とメモリセル２３とに共有されている。
【００２１】
ドレイン拡散層１６ａ、１６ｂは、シリコン基板１よりも高濃度のＰ型チャネル拡散層１７ａ、１７ｂにより取り囲まれて、Ｎウェル２と電気的に絶縁分離されている。また、ソース拡散層１５ａ、１５ｂはＮウェル２と同導電型であり、ソース拡散層１５ａ、１５ｂとＮウェル２とは電気的に接続した状態である。即ち、Ｎウェル２に形成された総てのメモリセルのソース拡散層は互いに電気的に接続されていることになる。そして、各メモリセル２１〜２３のソース拡散層１５ａ、１５ｂとドレイン拡散層１６ａ、１６ｂとの間には、異種導電型層としてＰ型チャネル拡散層１７ａ、１７ｂのみが介在することになり、メモリセルの実効チャネル長は、Ｎウェル２表面近傍部分でのこのチャネル拡散層１７ａ、１７ｂの幅、即ちチャネル拡散層１７ａ、１７ｂの横方向拡散長により規定されることになる。このように、本実施形態のフラッシュメモリの各メモリセル２１〜２３、３１〜３３は、チャネル拡散層１７ａ、１７ｂがドレイン拡散層１６ａ、１６ｂとＮウェル２との間に挟まれたＤＳＡ型のＭＯＳトランジスタとなっている。
【００２２】
各メモリセル２１〜２３は、全体が層間絶縁膜２４に覆われている。そして、その層間絶縁膜２４上にパターン形成された金属配線であるビット線２６は、その層間絶縁膜２４に形成されたコンタクト孔２５ａ、２５ｂにおいてドレイン拡散層１６ａ、１６ｂに夫々接続している。
【００２３】
図２（ａ）は、メモリセル２２と２３、３２と３３の間のドレイン領域での概略断面図である。この図２（ａ）に示すように、チャネル拡散層１７ｂ、１７ｃは、フィールド酸化膜５ａ、５ｂ下に形成した高濃度Ｐ型チャネル接続用拡散層６ａ、６ｂ及び高濃度Ｐ型コンタクト拡散層２９とコンタクトすることにより、これらと一体になってメモリセルが形成される領域外にまでＮウェル２内を延在している。そして、高濃度Ｐ型コンタクト拡散層２９は、層間絶縁膜２４に形成されたコンタクト孔２５ｃを介してチャネル用金属配線２７に接続されており、このチャネル用金属配線２７は図１（ａ）に示したように電位制御回路５１に接続されている。これにより、メモリセル２１〜２３、３１〜３３のチャネル拡散層１７ａ、１７ｂ、１７ｃは、電位制御回路５１と電気的に接続されることになり、メモリセル２１〜２３、３１〜３３のチャネル領域の電位を基板等から独立して制御することが可能になる。尚、アロイスパイク対策等のために、コンタクト孔２５ｃ底部周辺のコンタクト拡散層２９を深く形成してもよい。
【００２４】
図２（ｂ）は、メモリセル２２、３２のゲート領域での概略断面図である。この図２（ｂ）に示すように、制御ゲート１２は、メモリセル２２、３２等で連続的に形成されている。また、メモリセル２２と３２は、フィールド酸化膜５ａにより電気的に分離されており、上述した高濃度Ｐ型チャネル接続用拡散層６ａがこのフィールド領域でのチャネルストップ層としても機能することが分かる。
【００２５】
図２（ｃ）は、メモリセル２１と２２、３１と３２の間のソース領域での概略断面図である。この図２（ｃ）に示すように、ソース配線２８はコンタクト孔２５ｄにおいて高濃度Ｎ型コンタクト拡散層３０と接続している。このコンタクト拡散層３０はＮウェル２と同導電型であり、電気的に接続している。従って、ソース配線２８は、高濃度Ｎ型コンタクト拡散層３０を介して、Ｎウェル２に形成された総てのメモリセルのソースと電気的に接続している。このように、Ｎウェル２と接続するソース配線２８を設けることにより、メモリセル２１〜２３、３１〜３３のソース電位を制御することが可能になる。
【００２６】
なお、メモリセルに対する素子分離用フィールド酸化膜５ａ、５ｂ、ビット配線２６、ソース配線２８、チャネル配線２７の位置関係を図１０を参照して説明する。
【００２７】
不揮発性半導体記憶装置の複数のメモリセルはウエル２に横（ｒｏｗｓ）、縦（ｃｏｌｕｍｎｓ ）のマトリツクスに配置されている。フィールド酸化膜５ａ、５ｂは長手方向（縦方向）に延びる複数の帯（ｓｔｒｉｐｅｓ ）の形状に形成され、各フィールド酸化膜は隣接する２つの素子活性領域を電気的に分離する。ＥＥＰＲＯＭの場合、各素子活性領域に１つの縦方向のメモリセルのスタツクドゲートが形成され、フィールド酸化膜５ａ、５ｂと直角に交差する横方向に、複数のワード線１２が平行に形成され、各ワード線は１つの横方向のメモリセルの制御ゲートに接続されている。１つの横方向のメモリセルのチャネル領域１７ａ、１７ｂは図２（ａ）に示すように、フィールド酸化膜５ａ、５ｂの下に形成されているチャネル接続用拡散層６ａ、６ｂを介して素子活性領域に形成されるコンタクト拡散層２９に延び、コンタクト拡散層２９は、層間絶縁膜に形成されたコンタクトホールを介して共通のチャネル配線用導電膜２８に接続されている。１つの横方向の全てのメモリセルのチャネル拡散層１７ａ、１７ｂを共通のチャネル配線用導電膜２８に接続することも可能であるが、共通のチャネル配線に接続される１ブロックのメモリセルの数が大きくなると、線路の抵抗による電位降下が大きくなるので、１ブロックの１つの列のメモリセルの数を例えば４、または８のような適当な値に制限することが望ましい。
【００２８】
図１０においては、１ブロックは、４つのフィールド酸化膜（５ａ１、５ｂ１、５ａ２、５ｂ２）によって画定される５つの素子活性領域を含み、その中の４つに形成される４つのメモリセルのチャネル拡散層を、他の１つの素子活性領域に形成されるコンタクト拡散層２９を介して、共通のチャネル配線２７に接続するようにしている。従って、１ブロックのメモリセルの数が、図１０では１列当たり４であるが、これを８または１６のような適当の数にすることができる。また、１ブロックの１つの行当たりのメモリセルの数に制限はないが、制御の都合で、１つのブロックの１ｃｏｌｕｍｎ当たりのメモリセルの数を適当な値に制限してもよい。図１０の例では、１ブロックの列方向範囲をＡとして１列当たりのメモリセルの数を４に限定しているが、１つの行当たりのメモリセルの数は限定していない。すなわち、図１０の構成においては１ブロックのｒｏｗ方向範囲はＡであり、記憶装置としては、ｒｏｗ方向にＡと同様の構成が複数並列に設けられる。一方、１ブロックのｃｏｌｕｍｎ方向はＢの構成の複数の繰り返しである。
【００２９】
また、１ブロックについて、１つの共通のソース配線２８が設けられる。１ブロックの１つのｒｏｗのメモリセルのソース拡散層１５ａ、１５ｂはＮ型ウエルを介してコンタクト拡散層３０に接続され、コンタクト拡散層３０は層間絶縁膜２４に設けられたコンタクトホール２５ｄを介して、共通のソース配線２８に接続される。一方、１つのブロックには、各ｃｏｌｕｍｎに対しての１つのドレイン配線２６が設けられ、１つのｃｏｌｕｍｎのメモリセルのドレイン拡散層１６ａまたは１６ｂは、対応するドレイン配線２６にコンタクトホール２５ａ、２５ｂを介して接続される。なお、図１（ａ）は、図１０の斜線で囲まれた領域１００の詳細な構成を示す図面である。
【００３０】
次に、本実施形態のフラッシュメモリの製造方法を図３〜図５を参照して説明する。尚、図３及び図４は図１（ｂ）と同じ断面を、図５は図２（ａ）と同じ断面を夫々示す。
【００３１】
まず、図３（ａ）に示すように、Ｐ型シリコン基板１に、例えばリン等のＮ型不純物を、加速電圧５０ｋｅＶ程度、ドーズ量１×１０１３／ｃｍ２ 程度でイオン注入する。しかる後、例えば温度１０５０℃程度の窒素雰囲気下で６時間程度の熱処理を行い、シリコン基板１の表面部分にＮウェル２を形成する。
【００３２】
次に、図５（ａ）に示すように、Ｎウェル２上に膜厚２０ｎｍ程度のシリコン酸化膜３及びその上に膜厚４０ｎｍ程度のシリコン窒化膜４を夫々形成し、将来素子領域とする領域にのみシリコン窒化膜４が残るように、フォトレジスト（図示せず）を用いた微細加工によって、シリコン窒化膜４を選択的にエッチング除去する。しかる後、残ったシリコン窒化膜４のパターンをマスクとして、Ｎウェル２内に、例えばホウ素等のＰ型不純物を、加速電圧２０ｋｅＶ程度、ドーズ量１×１０１５／ｃｍ２ 程度でイオン注入する。
【００３３】
次に、図５（ｂ）に示すように、シリコン窒化膜４を耐酸化マスクとしたＬＯＣＯＳ法によって、Ｎウェル２上に膜厚４５０〜６００ｎｍ程度のフィールド酸化膜５ａ、５ｂを形成するとともに、それらのフィールド酸化膜５ａ、５ｂ下に高濃度Ｐ型のチャネル接続用拡散層６ａ、６ｂを形成し、しかる後、シリコン窒化膜４を除去してから、フィールド酸化膜５ａ、５ｂに囲まれた素子領域表面のシリコン酸化膜３を除去する。
【００３４】
次に、図３（ｂ）に示すように、例えば１０ｎｍ程度のトンネル酸化膜７を熱酸化により形成し、さらに、そのトンネル酸化膜７上に膜厚１００〜２００ｎｍ程度の多結晶シリコン膜８をＣＶＤ法により形成する。しかる後、多結晶シリコン膜８内に不純物、例えばリン等を１×１０１８／ｃｍ３ 程度の濃度で導入してから、フォトレジスト（図示せず）を用いた微細加工によってこの多結晶シリコン膜８を選択的にエッチング除去し、後に形成する制御ゲートに沿った方向で多結晶シリコン膜８をメモリセル毎に分離する（図２（ｂ）に示す浮遊ゲート１１の形状を参照）。
【００３５】
次に、図３（ｃ）に示すように、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜をこの順で積層した形の酸化膜換算膜厚２５ｎｍ程度のＯＮＯ膜９を熱酸化法及びＣＶＤ法の組合せによって全面に形成する。尚、このＯＮＯ膜９の代わりに、シリコン酸化膜単独やＯＮＯＮ膜のような他の誘電体膜を用いることも可能である。しかる後、膜厚１００〜２００ｎｍ程度の多結晶シリコン膜１０を全面に形成し、この多結晶シリコン膜１０内に不純物、例えばリン等を１×１０２０／ｃｍ３ 程度の濃度で導入する。尚、本実施形態では、ゲート構造の導電膜として多結晶シリコン膜８、１０を用いたが、多結晶シリコン膜の代わりに、膜厚１００〜２００ｎｍ程度のＴｉ膜や、膜厚が夫々１５０ｎｍ程度のＴｉシリサイド膜と多結晶シリコン膜とからなるポリサイド膜を用いてもよい。
【００３６】
次に、図３（ｄ）に示すように、フォトレジスト（図示せず）を全面に塗布した後、このフォトレジストを制御ゲートのパターンにパターニングする。そして、そのパターニングされたフォトレジストをマスクとして、多結晶シリコン膜１０、ＯＮＯ膜９、多結晶シリコン膜８及びトンネル酸化膜７を夫々選択的にエッチング除去し、その後、フォトレジストを除去する。これにより、浮遊ゲート１１、ＯＮＯ膜９及び制御ゲート１２からなる複合ゲートが形成される。
【００３７】
次に、図４（ａ）及び図５（ｃ）に示すように、フォトレジスト１３を全面に塗布した後、このフォトレジスト１３を、図１（ａ）に示す領域４０のパターン、即ち、コンタクト孔２５ｃが設けられる領域を覆うパターンにパターニングする。そして、このパターニングされたフォトレジスト１３及びフィールド酸化膜５ａ、５ｂをマスクとして、例えば砒素等のＮ型不純物を、加速電圧４０ｋｅＶ程度、ドーズ量５×１０１５／ｃｍ２ 程度でＮウェル２内にイオン注入する。このとき、イオン注入されたＮ型不純物は、後に行う熱処理によって拡散し、各メモリセルのソース拡散層１５ａ、１５ｂ、ドレイン拡散層１６ａ、１６ｂと高濃度Ｎ型コンタクト拡散層３０とを夫々形成する。尚、Ｎ型不純物としてリンをイオン注入した場合には、同一イオン注入条件において、より深くイオンを注入することができる。
【００３８】
次に、図４（ｂ）及び図５（ｄ）に示すように、フォトレジスト１３を除去した後、フォトレジスト１４を全面に塗布し、このフォトレジスト１４を、図１（ａ）に示す領域４１を除くパターン、即ち、各制御ゲートを挟んで対向するＮウェル２の領域の一方が露出するパターンにパターニングする。そして、このパターニングされたフォトレジスト１４及びフィールド酸化膜５ａ、５ｂをマスクとして、例えばホウ素等のＰ型不純物を、加速電圧２０ｋｅＶ程度、ドーズ量５×１０１４／ｃｍ２ 程度でＮウェル２内にイオン注入する。このときイオン注入されたＰ型不純物は、後に行う熱処理によって拡散し、各メモリセルのドレイン拡散層１６ａ、１６ｂを夫々取り囲むチャネル拡散層１７ａ、１７ｂ及び高濃度Ｐ型コンタクト拡散層２９を形成する。しかる後、フォトレジスト１４を除去する。なお、図４（ａ）及び図５（ｃ）で説明したＮ型不純物のイオン注入工程と図４（ｂ）及び図５（ｄ）で説明したＰ型不純物のイオン注入工程とは、順序を入れ換えて行ってもよい。
【００３９】
次に、図４（ｃ）に示すように、例えば温度９５０℃程度の窒素雰囲気下で３０分程度の熱処理を行い、素子領域のＮウェル２内にイオン注入された砒素及びホウ素を夫々拡散させる。このとき、砒素の拡散により、メモリセル２１、２２に共有されるソース拡散層１５ａ、メモリセル２３のソース拡散層１５ｂ、メモリセル２１のドレイン拡散層１６ａ、メモリセル２２、２３に共有されるドレイン拡散層１６ｂ、及び、高濃度Ｎ型コンタクト拡散層３０が形成される。一方、ホウ素の拡散係数が砒素の拡散係数よりかなり大きいために、このホウ素の拡散により、ドレイン拡散層１６ａ、１６ｂを夫々取り囲むＰ型のチャネル拡散層１７ａ、１７ｂと高濃度Ｐ型コンタクト拡散層２９とが形成される。
【００４０】
即ち、ドレイン拡散層１６ａ、１６ｂは、浮遊ゲート１１及び制御ゲート１２に対して自己整合的に形成されるとともに、チャネル拡散層１７ａ、１７ｂによってＮウェル２から電気的に絶縁分離される。このとき、チャネル拡散層１７ａ、１７ｂが形成される範囲は、砒素とホウ素の拡散係数の差及び拡散時の熱処理条件に強く依存し、従って、浮遊ゲート１１等の加工寸法及び精度とは殆ど関係なく制御することができる。なお、この際に形成されたチャネル拡散層１７ａ、１７ｂ及び高濃度Ｐ型コンタクト拡散層２９は、図５（ｂ）の工程で形成されたチャネル接続用拡散層６ａ、６ｂとコンタクトして一体となる。
【００４１】
この後、図１（ｂ）に示すように、浮遊ゲート１１及び制御ゲート１２の全体が覆われるように、ＰＳＧやＢＰＳＧからなる層間絶縁膜２４を全面に形成し、また、この層間絶縁膜２４を選択的にエッチング除去することにより、ドレイン拡散層１６ａ、１６ｂに夫々達するコンタクト孔２５ａ、２５ｂ、高濃度Ｐ型コンタクト拡散層２９に達するコンタクト孔２５ｃ（図２（ａ）参照）、高濃度Ｎ型コンタクト拡散層３０に達するコンタクト孔２５ｄ（図２（ｃ）参照）を夫々形成する。そして、コンタクト孔２５ａ、２５ｂにおいてドレイン拡散層１６ａ、１６ｂと夫々接続するビット線２６、コンタクト孔２５ｃにおいてコンタクト拡散層２９と接続するチャネル用金属配線２７、及び、コンタクト孔２５ｄにおいてコンタクト拡散層３０と接続するソース拡散層配線２８を夫々形成する。そして、図示しない領域において、チャネル用金属配線２７と電位制御回路５１とを接続する。尚、これら配線２６、２７、２８の材料は、Ａｌ−Ｓｉ−Ｃｕが好ましいが、これに限らず、Ｔｉ、Ｗ、Ａｌ等であってもよい。
【００４２】
このように、本実施形態では、チャネル拡散層１７ａ、１７ｂ、１７ｃ、高濃度Ｐ型チャネル接続用拡散層６ａ、６ｂ及び高濃度Ｐ型コンタクト拡散層２９がＮウェル２内に延在して連続的に形成されており、この連続的に形成されたＰ型の不純物拡散層が各メモリセルからの延在部分である高濃度Ｐ型コンタクト拡散層２９においてコンタクト孔２５ｃを介してチャネル用金属配線２７に接続されることにより、チャネル拡散層１７ａ、１７ｂ、１７ｃが電位制御回路５１と電気的に接続されている。これにより、メモリセル２１〜２３、３１〜３３のチャネル拡散層１７ａ、１７ｂ、１７ｃを、フローティング状態にすることなく、その電位を基板等から独立して制御することが可能になる。従って、読み出し及び書き換え動作を行う場合にパンチスルーが生じる等のためにしきい値電圧がメモリセル毎にばらつくことがなくなり、信頼性の高い安定した動作を行わせることが可能となる。
【００４３】
また、本実施形態では、フィールド酸化膜５ａ、５ｂ下に形成した高濃度Ｐ型チャネル接続用拡散層６ａ、６ｂをチャネル拡散層１７ａ、１７ｂ、１７ｃとコンタクトさせてこれらを電気的に一体の不純物拡散層としているので、高濃度Ｐ型チャネル接続用拡散層６ａ、６ｂをチャネルストッパとして機能させることができるとともに、フィールド酸化膜５ａ、５ｂで素子分離された複数のメモリセルのチャネル領域を一括して制御できる。従って、素子分離能力を向上させることができ、また、チャネル領域の電位を制御するための構造を簡略化できる。
【００４４】
また、本実施形態のフラッシュメモリは、高濃度Ｐ型チャネル接続用拡散層６ａ、６ｂを通常のチャネルストッパを形成する工程で形成することができ、高濃度Ｐ型コンタクト拡散層２９をチャネル拡散層１７ａ、１７ｂ、１７ｃと同時に形成することができるので、ＤＳＡ構造のメモリセルトランジスタを有するフラッシュメモリと同じ工程数で製造することができる。
【００４５】
また、本実施形態によると、Ｎウェル２においてドレイン拡散層１６ａ、１６ｂを夫々取り囲むように形成されたチャネル拡散層１７ａ、１７ｂの幅が各メモリセルの実効チャネル長を規定しており、このチャネル拡散層１７ａ、１７ｂの幅はメモリセル毎のばらつきがほとんどない不純物の横方向拡散長にのみ強く依存し、浮遊ゲート１１等の加工寸法及び精度とは無関係に制御することができる。従って、各メモリセル２１〜２６の実効チャネル長にほとんどばらつきが生じず、この結果、メモリセル特性のばらつきも非常に少なくなり、装置の信頼性や良品率が大幅に向上する。また、ドレイン拡散層１６ａ、１６ｂが高濃度Ｐ型のチャネル拡散層１７ａ、１７ｂで覆われているため、ドレイン拡散層１６ａ、１６ｂでのホットキャリア書き込みを十分高速に行い且つパンチスルーを防止することができる。
【００４６】
次に、本実施形態のフラッシュメモリの書き換え動作を、図１（ｂ）に示すメモリセル２１を例にとって説明する。尚、以下の説明において、Ｖｃｇは制御ゲート１２に印加する電圧、Ｖｄ はドレイン拡散層１６ａに印加する電圧、Ｖｓ はＮウェル２及びソース拡散層１５ａに印加する電圧、Ｖｃｈはチャネル拡散層１７ａに印加する電圧である。
【００４７】
まず、メモリセル２１にデータを書き込むには、Ｖｃｇ＝１２Ｖ、Ｖｄ ＝６Ｖ、Ｖｓ ＝Ｖｃｈ＝０Ｖに夫々バイアスする。すると、ゲート直下の部分のチャネル拡散層１７ａに少数キャリアの電子が誘起されて、Ｐ型であったチャネル拡散層１７ａのその部分がＮ型に反転し、ソース拡散層１５ａ−ドレイン拡散層１６ａ間が導通するとともに、チャネル拡散層１７ａのドレイン拡散層近傍のピンチオフ領域で加速された電子がホットエレクトロンとなって浮遊ゲート１１に注入される。その結果、過剰な電子が浮遊ゲート１１に蓄積され、製造直後の初期状態又は電気的消去状態で例えば２Ｖ程度であったメモリセル２１のしきい値電圧が７Ｖ程度へと変化し、メモリセル２１は書き込み状態となる。
【００４８】
メモリセル２１に記憶されたデータを消去するには、Ｖｓ ＝１２Ｖ、Ｖｃｇ＝Ｖｃｈ＝０Ｖに夫々バイアスするとともに、Ｖｄ をフローティング（開放状態）にする。すると、浮遊ゲート１１に蓄積されていた過剰な電子が、浮遊ゲート１１とソース拡散層１５ａ及びＮウェル２とのオーバーラップ部分のトンネル酸化膜７を通じてファウラー−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル現象に起因する電流（トンネル電流）により、ソース拡散層１５ａ及びＮウェル２へと引き抜かれる。その結果、メモリセル２１のしきい値電圧が７Ｖ程度から２Ｖ程度へと変化し、メモリセル２１は消去状態となる。
【００４９】
メモリセル２１に記憶されたデータの読み出しを行うには、浮遊ゲート１１へのホットエレクトロン注入が起こらないように、Ｖｃｇ＝５Ｖ、Ｖｄ ＝１Ｖ、Ｖｓ ＝Ｖｃｈ＝０Ｖに夫々バイアスする。そして、このときのドレイン電流の有無によって、メモリセル２１が書き込み状態又は消去状態のいずれであるかを判定する。
【００５０】
次に、本実施形態のフラッシュメモリにおいて内部電源として負の電圧を利用可能な場合の書き換え動作を、同じくメモリセル２１を例にとって説明する。尚、データを書き込むときの動作は上述したのと同じであるのでここでは説明を省略する。
【００５１】
内部電源として負の電圧を利用してメモリセル２１に記憶されたデータを消去するには、Ｖｓ ＝７Ｖ、Ｖｃｇ＝−８Ｖ、Ｖｃｈ＝０Ｖに夫々バイアスするとともに、Ｖｄ をフローティング（開放状態）にする。すると、浮遊ゲート１１に蓄積されていた過剰な電子が、浮遊ゲート１１とソース拡散層１５ａ及びＮウェル２とのオーバーラップ部分のトンネル酸化膜７を通じてファウラー−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル現象に起因する電流（トンネル電流）により、ソース拡散層１５ａ及びＮウェル２へと引き抜かれる。その結果、メモリセル２１のしきい値電圧が７Ｖ程度から２Ｖ程度へと変化し、メモリセル２１は消去状態となる。
【００５２】
このように本実施形態のフラッシュメモリでは、チャネル拡散層１７ａの電位制御が可能なために負の電圧を利用してデータの消去を行うことができ、この場合には、ソース拡散層１５ａとチャネル拡散層１７ａとの間に印加される電圧が小さくなって接合リーク電流が減少する。この結果、トンネル酸化膜７にトラップされるキャリアが少なくなって、データ書き換えによるストレスに起因してメモリセル２１のデータ保持信頼性が低下するのを防止することができる。
【００５３】
次に、本発明をイオン注入プログラム方式のマスクＲＯＭに適用した第２の実施形態につき、図６〜図９及び第１の実施形態で用いた図５を参照して説明する。
【００５４】
図６（ａ）は、本発明の第２の実施形態によるマスクＲＯＭの部分平面図であり、６つのメモリセル２１〜２３、３１〜３３が示されている。図６（ｂ）は、図６（ａ）のＶＩＢ−ＶＩＢ線での断面図である。また、図７（ａ）〜（ｃ）は、夫々、図６（ａ）のＶＩＩ Ａ−ＶＩＩ Ａ線、ＶＩＩ Ｂ−ＶＩＩ Ｂ線、ＶＩＩ Ｃ−ＶＩＩ Ｃ線での断面図である。なお、本実施形態において、上述した第１の実施形態と同一部材には同一符号を付し、その説明を省略する。
【００５５】
図６（ａ）に示すように、フィールド酸化膜５ａ、５ｂの長手方向と直交する方向にメモリセル２１〜２３のゲート電極（ワード線）６１が夫々形成されている。図６（ａ）及び（ｂ）に示すように、フィールド酸化膜５ｂを挟んでビット配線２６の反対側には、ドレイン拡散層１６ａ、１６ｂを取り囲むチャネル拡散層１７ａ、１７ｂ（図６（ｂ）参照）にコンタクト孔２５ｃにおいて接続したチャネル用金属配線２７が形成されている（図７（ａ）参照）。チャネル拡散層１７ａ、１７ｂは、ウェル２の表面のゲート電極６１がその上に形成される領域に終端する終端部１７′ａ、１７′ｂを有している。このチャネル用金属配線２７は、チャネル拡散層１７ａ、１７ｂの電位を制御するための電位制御回路５１に接続されている。
【００５６】
図６（ｂ）中には３つのメモリセル２１〜２３が描かれている。これらのメモリセル２１〜２３は、Ｎウェル２の表面近傍部分に互いに離隔して形成された高濃度（従って、Ｎウェル２よりも低抵抗）のＮ型不純物拡散層であるソース拡散層１５ａ、１５ｂ及びドレイン拡散層１６ａ、１６ｂと、これらソース−ドレイン間のＮウェル２上に膜厚３０〜５０ｎｍ程度のゲート酸化膜６２を介して形成されたゲート電極６１とを備えている。各メモリセル２１〜２３のソース拡散層１５ａ、１５ｂとドレイン拡散層１６ａ、１６ｂとの間には、異種導電型層としてＰ型チャネル拡散層１７ａ、１７ｂのみが介在することになり、メモリセルの実効チャネル長は、Ｎウェル２表面近傍部分でのこのチャネル拡散層１７ａ、１７ｂの幅、即ちチャネル拡散層１７ａ、１７ｂの横方向拡散長により規定されることになる。このように、本実施形態のマスクＲＯＭの各メモリセル２１〜２３、３１〜３３は、チャネル拡散層１７ａ、１７ｂがドレイン拡散層１６ａ、１６ｂとＮウェル２との間に挟まれたＤＳＡ型のＭＯＳトランジスタとなっている。
【００５７】
また、チャネル拡散層１７ａ、１７ｂは、各メモリセル２１〜２３に書き込まれたデータ（記憶状態）に応じて、その不純物濃度が設定されている。例えば、メモリセル２２にデータ“０”がメモリセル２３にデータ“１”が書き込まれている場合、チャネル拡散層１７ｂの不純物濃度が、メモリセル２２側で相対的に低く、メモリセル２３側で相対的に高くなるようにする。このように、チャネル拡散層１７ａ、１７ｂの不純物濃度の高低を場所に応じて設定することにより、各メモリセル２１〜２３のしきい値電圧を制御することができ、これにより各メモリセル２１〜２３に所定のデータ（“０”又は“１”）を書き込むことができる。
【００５８】
図７（ａ）は、メモリセル２２と２３、３２と３３の間のドレイン領域での概略断面図である。この図７（ａ）に示すように、チャネル拡散層１７ｂ、１７ｃは、フィールド酸化膜５ａ、５ｂ下に形成した高濃度Ｐ型チャネル接続用拡散層６ａ、６ｂ及び高濃度Ｐ型コンタクト拡散層２９とコンタクトすることにより、これらと一体になってメモリセルが形成される領域外にまでＮウェル２内を延在している。そして、高濃度Ｐ型コンタクト拡散層２９は、層間絶縁膜２４に形成されたコンタクト孔２５ｃを介してチャネル用金属配線２７に接続されており、このチャネル用金属配線２７は図６（ａ）に示したように電位制御回路５１に接続されている。これにより、メモリセル２１〜２３、３１〜３３のチャネル拡散層１７ａ、１７ｂ、１７ｃは、電位制御回路５１と電気的に接続されることになり、メモリセル２１〜２３、３１〜３３のチャネル領域の電位を基板等から独立して制御することが可能になる。尚、アロイスパイク対策等のために、コンタクト孔２５ｃ底部周辺のコンタクト拡散層２９を深く形成してもよい。
【００５９】
図７（ｂ）は、メモリセル２２、３２のゲート領域での概略断面図である。この図７（ｂ）に示すように、ゲート電極６１は、メモリセル２２、３２等で連続的に形成されている。また、メモリセル２２と３２は、フィールド酸化膜５ａにより電気的に分離されており、上述した高濃度Ｐ型チャネル接続用拡散層６ａがこのフィールド領域でのチャネルストップ層としても機能することが分かる。
【００６０】
図７（ｃ）は、メモリセル２１と２２、３１と３２の間のソース領域での概略断面図である。この図７（ｃ）に示すように、ソース配線２８はコンタクト孔２５ｄにおいて高濃度Ｎ型コンタクト拡散層３０と接続している。このコンタクト拡散層３０はＮウェル２と同導電型であり、電気的に接続している。従って、ソース配線２８は、高濃度Ｎ型コンタクト拡散層３０を介して、Ｎウェル２に形成された総てのメモリセルのソースと電気的に接続している。このように、Ｎウェル２と接続するソース配線２８を設けることにより、メモリセル２１〜２３、３１〜３３のソース電位を制御することが可能になる。なお、図１０の各種配線の配置図は本実施形態にも適用される。
【００６１】
次に、本実施形態のマスクＲＯＭの製造方法を図８〜図９及び図５を参照して説明する。尚、図８及び図９は図６（ｂ）と同じ断面を、図５は図７（ａ）と同じ断面を夫々示す。
【００６２】
まず、図８（ａ）に示すように、Ｐ型シリコン基板１に、例えばリン等のＮ型不純物を、加速電圧５０ｋｅＶ程度、ドーズ量１×１０１３／ｃｍ２ 程度でイオン注入する。しかる後、例えば温度１０５０℃程度の窒素雰囲気下で６時間程度の熱処理を行い、シリコン基板１の表面部分にＮウェル２を形成する。
【００６３】
次に、図５（ａ）及び図５（ｂ）に示すように、第１の実施形態と同じ工程により、フィールド酸化膜５ａ、５ｂ及び高濃度Ｐ型のチャネル接続用拡散層６ａ、６ｂを形成する。
【００６４】
次に、図８（ｂ）に示すように、各メモリセルトランジスタ２１〜２３に書き込むべきデータに応じた形状にパターニングされたフォトレジスト６３をマスクとしてイオン注入を行い、Ｎウェル２にホウ素等のＰ型不純物を加速エネルギー２０ｋｅＶ程度でドーズ量５×１０１４ｃｍ−２程度で導入する。例えば、メモリセル２２にデータ“０”をメモリセル２１、２３にデータ“１”を書き込む場合、メモリセル２１、２３が形成される領域のフォトレジスト６３を残存させるとともに、メモリセル２２が形成される領域であってチャンネル拡散層がウェル２の表面の、その上にゲート電極６１が構成される領域に終端する終端部（図６（ｂ）の１７′ｂ）となる領域のフォトレジスト６３が除去されるようにパターニングを行う。このイオン注入により、メモリセル２２が形成される領域のＰ型不純物の不純物濃度が他の領域と比較して大きくなる。
【００６５】
次に、図８（ｃ）に示すように、例えば膜厚４０ｎｍ程度のゲート酸化膜６２を熱酸化により形成し、さらに、そのゲート酸化膜６２上に膜厚１００〜２００ｎｍ程度の多結晶シリコン膜８をＣＶＤ法により形成する。しかる後、多結晶シリコン膜８内に不純物、例えばリン等を１×１０１８／ｃｍ３ 程度の濃度で導入する。
【００６６】
次に、図８（ｄ）に示すように、フォトレジスト（図示せず）を全面に塗布した後、このフォトレジストをゲート電極のパターンにパターニングする。そして、そのパターニングされたフォトレジストをマスクとして、多結晶シリコン膜８及びゲート酸化膜６２を夫々選択的にエッチング除去することにより、多結晶シリコン膜８からなるゲート電極６１を形成する。しかる後、フォトレジストを除去する。
【００６７】
次に、図９（ａ）及び図５（ｃ）に示すように、フォトレジスト１３を全面に塗布した後、このフォトレジスト１３を、図６（ａ）に示す領域４０のパターン、即ち、コンタクト孔２５ｃが設けられる領域を覆うパターンにパターニングする。そして、このパターニングされたフォトレジスト１３及びフィールド酸化膜５ａ、５ｂをマスクとして、例えば砒素等のＮ型不純物を、加速電圧４０ｋｅＶ程度、ドーズ量５×１０１５／ｃｍ２ 程度でＮウェル２内にイオン注入する。このとき、イオン注入されたＮ型不純物は、後に行う熱処理によって拡散し、各メモリセルのソース拡散層１５ａ、１５ｂ、ドレイン拡散層１６ａ、１６ｂと高濃度Ｎ型コンタクト拡散層３０とを夫々形成する。
【００６８】
次に、図９（ｂ）及び図５（ｄ）に示すように、フォトレジスト１３を除去した後、フォトレジスト１４を全面に塗布し、このフォトレジスト１４を、図６（ａ）に示す領域４１を除くパターン、即ち、各ゲート電極を挟んで対向するＮウェル２の領域の一方が露出するパターンにパターニングする。そして、このパターニングされたフォトレジスト１４及びフィールド酸化膜５ａ、５ｂをマスクとして、例えばホウ素等のＰ型不純物を、加速電圧２０ｋｅＶ程度、ドーズ量５×１０１４／ｃｍ２ 程度でＮウェル２内にイオン注入する。このときイオン注入されたＰ型不純物は、後に行う熱処理によって拡散し、各メモリセルのドレイン拡散層１６ａ、１６ｂを夫々取り囲むチャネル拡散層１７ａ、１７ｂ及び高濃度Ｐ型コンタクト拡散層２９を形成する。しかる後、フォトレジスト１４を除去する。
【００６９】
次に、図９（ｃ）に示すように、例えば温度９５０℃程度の窒素雰囲気下で３０分程度の熱処理を行い、素子領域のＮウェル２内にイオン注入された砒素及びホウ素を夫々拡散させる。このとき、図９（ａ）の工程でイオン注入された砒素の拡散により、メモリセル２１、２２に共有されるソース拡散層１５ａ、メモリセル２３のソース拡散層１５ｂ、メモリセル２１のドレイン拡散層１６ａ、メモリセル２２、２３に共有されるドレイン拡散層１６ｂ、及び、高濃度Ｎ型コンタクト拡散層３０が形成される。一方、ホウ素の拡散係数が砒素の拡散係数よりかなり大きいために、このホウ素の拡散により、ドレイン拡散層１６ａ、１６ｂを夫々取り囲むＰ型のチャネル拡散層１７ａ、１７ｂと高濃度Ｐ型コンタクト拡散層２９とが形成される。
【００７０】
また、図８（ｂ）の工程でホウ素をイオン注入したことにより、チャネル拡散層１７ｂのＰ型不純物の不純物濃度が、メモリセル２２側で相対的に高く、メモリセル２３側で相対的に低くなるとともに、チャネル拡散層１７ａのＰ型不純物の不純物濃度が、メモリセル２１側で相対的に低くなる。これにより、メモリセル２１、２３のしきい値電圧は相対的に小さくなり、メモリセル２２のしきい値電圧は相対的に大きくなる。
【００７１】
また、ドレイン拡散層１６ａ、１６ｂは、ゲート電極６１に対して自己整合的に形成されるとともに、チャネル拡散層１７ａ、１７ｂによってＮウェル２から電気的に絶縁分離される。このとき、チャネル拡散層１７ａ、１７ｂが形成される範囲は、砒素とホウ素の拡散係数の差及び拡散時の熱処理条件に強く依存し、従って、ゲート電極６１等の加工寸法及び精度とは殆ど関係なく制御することができる。なお、この際に形成されたチャネル拡散層１７ａ、１７ｂ及び高濃度Ｐ型コンタクト拡散層２９は、図５（ｂ）の工程で形成されたチャネル接続用拡散層６ａ、６ｂとコンタクトして一体となる。
【００７２】
この後、チャネル用金属配線２７と電位制御回路５１とを接続する等、上記第１の実施形態と同様の工程を経ることにより、図６に示したマスクＲＯＭが完成する。
【００７３】
このように、本実施形態では、チャネル拡散層１７ａ、１７ｂ、１７ｃ、高濃度Ｐ型チャネル接続用拡散層６ａ、６ｂ及び高濃度Ｐ型コンタクト拡散層２９がＮウェル２内に延在して連続的に形成されており、この連続的に形成されたＰ型の不純物拡散層が各メモリセルからの延在部分である高濃度Ｐ型コンタクト拡散層２９においてコンタクト孔２５ｃを介してチャネル用金属配線２７に接続されることにより、チャネル拡散層１７ａ、１７ｂ、１７ｃが電位制御回路５１と電気的に接続されている。これにより、メモリセル２１〜２３、３１〜３３のチャネル拡散層１７ａ、１７ｂ、１７ｃを、フローティング状態にすることなく、その電位を基板等から独立して制御することが可能になる。従って、読み出し動作を行う場合にパンチスルーが生じる等のためにしきい値電圧がメモリセル毎にばらつくことがなくなり、信頼性の高い安定した動作を行わせることが可能となる。
【００７４】
次に、本実施形態のマスクＲＯＭの読み出し動作を、図６（ｂ）に示すメモリセル２１〜２３を例にとって説明する。なお、以下の説明において、メモリセル２２にデータ“０”がメモリセル２１、２３にデータ“１”が書き込まれている、即ちメモリセル２１、２３のしきい値電圧が相対的に小さく、メモリセル２２のしきい値電圧が相対的に大きいものとする。
【００７５】
メモリセル２１〜２３に記憶されたデータの読み出しを行うには、メモリセル２１、２３のしきい値電圧よりも大きく且つメモリセル２２のしきい値電圧よりも小さい電圧をゲート電極６１に印加するとともに、ドレイン拡散層１６ａ、１６ｂに１〜３Ｖ、Ｎウェル２及びソース拡散層１５ａ、１５ｂ並びにチャネル拡散層１７ａ、１７ｂに０Ｖの電圧を印加する。そして、このときのドレイン電流の有無によって、メモリセル２１〜２３のそれぞれに書き込まれたデータが“０”または“１”のいずれであるかを判定する。
【００７６】
尚、以上に説明した実施形態では、Ｎウェル２よりも高濃度のソース拡散層１５ａ、１５ｂを設けて、ソースを高耐圧構造としているが、ソース拡散層を設けずに、Ｎウェル２のみをソースとして機能させてもよい。また、上述の実施形態では、ウェル（並びにソース拡散層）及びドレイン拡散層が夫々Ｎ型でチャネル拡散層がＰ型の場合を説明したが、ウェル（並びにソース拡散層）及びドレイン拡散層が夫々Ｐ型でチャネル拡散層がＮ型の場合にも本発明は適用可能である。また、本発明は、各メモリセルトランジスタ毎に選択トランジスタを有するＥＥＰＲＯＭに適用することも可能である。
【００７７】
次に、本発明の第３の実施形態について、図１１〜図１２を参照して説明する。本実施形態が第１、第２の実施形態と異なるのは、本実施形態においては素子分離フィールド酸化膜に代えて、素子分離用電極を用いて素子活性領域を電気的に分離したことにある。
【００７８】
図１１は、第１の実施形態の図２（ａ）に相当するものであり、図２（ａ）と同じ構成要素には同じ参照番号で示す。図１１に示すように、本実施形態においては、図２（ａ）のフィールド酸化膜５ａに代えて半導体基板上に形成された絶縁膜９０２、その上に形成された素子分離電極９０３、その上面及び側面をカバーするキャップ絶縁膜９０４及びサイドウォール絶縁膜９０５を含む素子分離電極構造が形成される。それに伴い、Ｐ型チャネル拡散層１７ｂは、半導体基板の表面の素子分離電極９０３の下部に延びる延長部６ｂを通って高濃度Ｐ型コンタクト拡散層２９に接続される。
【００７９】
次に、本実施形態によるフラッシュメモリの製造方法を図１２に基づいて説明する。
【００８０】
まず、図１２（ａ）に示すように、Ｐ型シリコン基板１に、例えばリン等のようなＮ型不純物を、加速電圧５０ｋｅＶ程度、ドース量１×１０１３／ｃｍ２ 程度でイオン注入する。しかる後、例えば温度１０５０℃程度の窒素雰囲気下で６時間程度の熱処理を行い、シリコン基板１の表面部分にＮウエル２を形成する。
【００８１】
次に、Ｎウエル２上に膜厚２０ｎｍ程度のシリコン酸化膜３及びその上にレジスト膜９０１を夫々形成し、将来素子活性領域とする領域にのみレジスト膜９０１が残るように選択的にレジスト膜９０１をパターニングする。しかる後、残ったレジスト膜９０１のパターンをマスクとして、Ｎウエル２内に、例えばホウ素等のＰ型不純物を、加速電圧２０ｋｅＶ程度、ドーズ量１×１０１５／ｃｍ２ 程度でイオン注入する。その後、レジスト膜９０１を除去する。
【００８２】
次に、図１２（ｂ）に示すように、Ｐ型シリコン基板１に熱処理を施すことにより高濃度Ｐ型のチャネル接続用拡散層６ａ、６ｂを形成する。しかる後、熱酸化法によってＮウエル２上にシリコン酸化膜９０２を形成した後、ＣＶＤ法によってシリコン酸化膜９０２上に不純物を含有する多結晶シリコン膜９０３とシリコン酸化膜９０４を順次堆積する。次に、フォトリソグラフィー技術及びエッチング技術によって、シリコン酸化膜９０４、多結晶シリコン膜９０３、シリコン酸化膜９０２を順次パターニングすることにより、高濃度Ｐ型のチャネル接続用拡散層６ａ、６ｂ上のみに上記シリコン酸化膜９０２、多結晶シリコン膜９０３、シリコン酸化膜９０４を残存させる。この多結晶シリコン膜９０３は、ＧＮＤまたは外部よりアクセス可能に形成された導電層と接続され、その両側に互いに電気的に分離された２つの素子活性領域を固定する、素子分離電極を形成する。
【００８３】
更に、ＣＶＤ法によってシリコン酸化膜９０５をＮウエル２上全面に堆積した後、このシリコン酸化膜９０５に異方性エッチングを施すことにより、シリコン酸化膜９０２、多結晶シリコン膜９０３、シリコン酸化膜９０４の側壁にシリコン酸化膜９０５を残存させる。それにより、多結晶シリコン膜９０３の側壁にサイドウォールシリコン酸化膜９０５を形成するものである。
【００８４】
次に、図１２（ｃ）に示すように、フォトレジスト１３を全面に塗布した後、このフォトレジスト１３を、図１（ａ）に示す領域４０のパターン、即ち、コンタクト孔２５ｃが設けられる領域を覆うパターンにパターニングする。そして、このパターニングされたフォトレジスト１３及び素子分離用電極９０３をマスクとして、例えば砒素等のＮ型不純物を、加速電圧４０ｋｅＶ程度、ドーズ量５×１０１５／ｃｍ２ 程度でＮウエル２内にイオン注入する。このとき、イオン注入されたＮ型不純物は、後に行う熱処理によって拡散し、各メモリセルのソース拡散層１５ａ、１５ｂ、ドレイン拡散層１６ａ、１６ｂと高濃度Ｎ型コンタクト拡散層３０とを夫々形成する。尚、Ｎ型不純物としてリンをイオン注入した場合には、同一イオン注入条件において、より深くイオンを注入することができる。
【００８５】
次に、図１２（ｄ）に示すように、フォトレジスト１３を除去した後、フォトレジスト１４を全面に塗布し、このフォトレジスト１４を、図１（ａ）に示す領域４１を除くパターン、即ち、各制御ゲートの両側にあるＮウエル２の２つの領域の一方が露出するパターンにパターニングする。そして、このパターニングされたフォトレジスト１４及び素子分離用電極９０３をマスクとして、例えばホウ素等のＰ型不純物を、加速電圧２０ｋｅＶ程度、ドーズ量５×１０１４ｃｍ２ 程度でＮウエル２内にイオン注入する。このときイオン注入されたＰ型不純物は、後に行う熱処理によって拡散し、各メモリセルのドレイン拡散層１６ａ、１６ｂを夫々取り囲むチャネル拡散層１７ａ、１７ｂ及び高濃度Ｐ型コンタクト拡散層２９を形成する。しかる後、フォトレジスト１４を除去する。
【００８６】
【発明の効果】
本発明によれば、ＤＳＡ型のメモリセルトランジスタのチャネル領域の電位が制御可能に構成されているために、このチャネル領域がフローティング状態にはならず、従って、読み出し及び書き換え動作を行う場合にしきい値電圧がメモリセル毎にばらつくこともないので、安定した動作を行わせることができるようになる。また、各メモリセルの実効チャネル長を不純物の横方向拡散長により制御できるので、メセルセルサイズを縮小した場合でも、浮遊ゲート等の加工限界に起因する実効チャネル長のばらつきがない。従って、高集積化が可能であるとともに、例えばデータ読み出し時のしきい値電圧やドレイン電流又はデータ書き込み時の書き込み特性等のメモリセル特性のばらつきのきわめて少ない、信頼性及び良品率の高い不揮発性半導体記憶装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態によるフラッシュメモリの要部を示す概略平面図及び概略断面図である。
【図２】本発明の第１の実施形態によるフラッシュメモリの要部を示す概略断面図である。
【図３】本発明の第１の実施形態によるフラッシュメモリの製造方法を工程順に示す概略断面図である。
【図４】本発明の第１の実施形態によるフラッシュメモリの製造方法を工程順に示す概略断面図である。
【図５】本発明の第１の実施形態によるフラッシュメモリの製造方法を工程順に示す概略断面図である。
【図６】本発明の第２の実施形態によるマスクＲＯＭの要部を示す概略平面図及び概略断面図である。
【図７】本発明の第２の実施形態によるマスクＲＯＭの要部を示す概略断面図である。
【図８】本発明の第２の実施形態によるマスクＲＯＭの製造方法を工程順に示す概略断面図である。
【図９】本発明の第２の実施形態によるマスクＲＯＭの製造方法を工程順に示す概略断面図である。
【図１０】本発明の第１の実施形態によるフラッシュメモリの概略平面図である。
【図１１】本発明の第３の実施形態によるフラッシュメモリの要部を示す概略断面図である。
【図１２】本発明の第３の実施形態によるフラッシュメモリの製造方法を工程順に示す概略断面図である。
【符号の説明】
１ Ｐ型シリコン基板
２ Ｎウェル
３ シリコン酸化膜
４ シリコン窒化膜
５ａ、５ｂ フィールド酸化膜
６ａ、６ｂ チャネル接続用拡散層
７ トンネル酸化膜
８、１０ 多結晶シリコン膜
９ ＯＮＯ膜
１１ 浮遊ゲート
１２ 制御ゲート
１５ａ、１５ｂ ソース拡散層
１６ａ、１６ｂ ドレイン拡散層
１７ａ、１７ｂ チャネル拡散層
２１、２２、２３、３１、３２、３３ メモリセル
２４ 層間絶縁膜
２５ａ、２５ｂ、２５ｃ、２５ｄ コンタクト孔
２６ ビット線
２７ チャネル用金属配線
２８ ソース配線
２９ 高濃度Ｐ型コンタクト拡散層
３０ 高濃度Ｎ型コンタクト拡散層
５１ 電位制御回路（電位制御手段）
【発明の属する技術分野】
本発明は、フラッシュメモリやマスクＲＯＭ等の不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）は、メモリセルに記憶されたデータを電気的に書き込み及び消去することが可能であるとともに、電源を切ってもデータが消えない不揮発性を有する。このようなＥＥＰＲＯＭのうち、全ビット一括又はブロック単位でデータの消去を行うようにしたフラッシュ型ＥＥＰＲＯＭ（フラッシュメモリ）は、各メモリセルにメモリトランジスタと選択トランジスタとが必要な通常のＥＥＰＲＯＭとは違い、各メモリセルが１つのメモリトランジスタだけで構成できるので、例えば紫外線消去型ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ） と同程度に高集積化が可能であるという利点を有している。
【０００３】
フラッシュメモリなどのＥＥＰＲＯＭでは、メモリセルトランジスタのソース拡散層とドレイン拡散層との位置関係で規定されるチャネル領域の実効的な長さ（実効チャネル長）が、例えばデータ読み出し時のしきい値電圧やドレイン電流或いはデータ書き込み時の書き込み特性等のメモリセル特性に大きな影響を及ぼす。従って、メモリセル毎に実効チャネル長のばらつきが大きいとメモリセル特性も大きくばらつくことになり、装置の信頼性や良品率が大幅に低下する。
【０００４】
ソース拡散層及びドレイン拡散層は制御ゲートと浮遊ゲートとからなるスタックゲート構造をマスクとして基板に不純物を自己整合的にイオン注入することにより形成されるので、実効チャネル長は、浮遊ゲート及び制御ゲートの夫々の加工精度と、イオン注入後の熱処理によるソース拡散層及びドレイン拡散層の夫々の横方向への広がり（横方向拡散長）という２つの要因によって決定される。
【０００５】
単位平面積当たりの記憶容量を増大させるためにメモリセルサイズが縮小されるようになると、実効チャネル長の精度は、不純物の横方向拡散長よりも、浮遊ゲート等の加工精度に大きく依存するようになる。しかし、フォトレジストの露光限界等により、微細な浮遊ゲート等を精確に形成することが困難となり、その結果、メモリセル毎の実効チャネル長に大きなばらつきが生じてしまう。
【０００６】
そこで、不揮発性半導体記憶装置のメモリセルトランジスタをＤＳＡ（Ｄｉｆｆｕｓｉｏｎ Ｓｅｌｆ−Ａｌｉｇｎｍｅｎｔ）型にすることが提案されている（例えば、特開昭５４−１５６４８３号公報参照）。このＤＳＡ型のメモリセルトランジスタでは、実効チャネル長が、浮遊ゲート等の加工寸法や精度ではなく、Ｐ型不純物とＮ型不純物の２回の横方向拡散長の差で決定されるので、メモリセル毎の実効チャネル長がばらつくことがない。
【０００７】
【発明が解決しようとする課題】
しかし、上記公報に記載された不揮発性半導体記憶装置では、Ｐ型の不純物拡散層であるチャネル領域がＮ型の基板とＮ型のドレイン拡散層とに挟まれてフローティング状態になっており、チャネル領域の電位を制御することができなかった。そのため、読み出し及び書き換えのいずれを行う場合もパンチスルーが生じる等のためにしきい値電圧がメモリセル毎にばらついてしまい、安定した動作を行わせることが困難であった。
【０００８】
そこで、本発明の目的は、読み出し及び書き換え動作を安定して行わせることができて、信頼性の高いＤＳＡ型のメモリセルトランジスタを有する不揮発性半導体記憶装置及びその製造方法を提供することである。
【０００９】
【課題を解決するための手段】
上述の課題を解決するために、本発明に係る第１の不揮発性半導体装置は、半導体基板と、前記半導体基板上に形成されたトランジスタにして、前記基板の表面の所定領域上に形成されたゲート構造と、前記半導体基板の表面の前記ゲート構造の両側に、互いに離隔して形成された第１の導電型の一対の第１の不純物拡散層と、前記一対の第１の不純物拡散層の一方を囲むように形成され、前記半導体基板の表面の所定領域に達する終端部をもち、該トランジスタのチャネル領域を形成する前記第１の導電型と異なる第２の導電型の第２の不純物拡散層とをもった前記トランジスタと、前記第２の不純物拡散層に電気的に接続され、かつ外部よりアクセス可能に形成された導電層と、前記半導体基板に互いに電気的に離隔された２つの素子活性領域を画定するため、前記半導体基板に形成された素子分離用フィールド酸化膜又は素子分離用電極と、を有し、前記第２の不純物拡散層は前記半導体基板表面に延在する延長部を有し、前記導電層は前記トランジスタをカバーするように前記半導体基板上に形成された層間絶縁層の上に形成され、前記層間絶縁層に形成されたコンタクトホールを介して前記第２の不純物拡散層の前記延長部に接続されており、前記トランジスタは、前記２つの素子活性領域の一方に形成され、前記第２の不純物拡散層の延長部は、前記素子分離用フィールド酸化膜又は素子分離用電極の下方を通り、前記２つの素子活性領域の他方に延びていることを特徴とする。
【００１０】
本発明に係る第２の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に形成された少なくとも１つのメモリセルトランジスタにして、各トランジスタが、前記半導体基板の表面の所定の領域上に第１の絶縁膜をその間に介して形成された浮遊ゲートと、前記浮遊ゲートの上に第２の絶縁膜をその間に介して形成された制御ゲートとを含むスタック型ゲート構造と、前記半導体基板の表面の前記ゲート構造の両側に互いに離隔して形成されて、前記半導体基板よりも低い抵抗をもった、第１の導電型の一対の第１の不純物拡散層と、前記半導体基板内に前記一対の第１の不純物拡散層の一方を囲むように形成され、その終端部が前記半導体基板の表面の所定領域に達して該トランジスタのチャネル領域を形成する、前記第１の導電型と異なる第２の導電型の第２の不純物拡散層とを含む前記少なくとも１つのメモリセルトランジスタと、前記半導体基板内に延長する前記第２の不純物拡散層の延長部と、前記延長部に電気的に接続され、かつ外部よりアクセス可能に形成された導電層と、前記半導体基板に互いに電気的に離隔された２つの素子活性領域を画定するため、前記半導体基板に形成された素子分離用フィールド酸化膜又は素子分離用電極と、を有し、前記導電層は前記メモリトランジスタをカバーするように前記半導体基板上に形成された層間絶縁層の上に形成され、前記層間絶縁層に形成されたコンタクトホールを介して前記第２の不純物拡散層の前記延長部に接続されており、前記少なくとも１つのトランジスタは、前記２つの素子活性領域の一方に形成され、前記第２の不純物拡散層の延長部は、前記素子分離用フィールド酸化膜又は素子分離用電極の下方を通り、前記２つの素子活性領域の他方に延びていることを特徴とする。
【００１１】
本発明に係る第３の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に形成された少なくとも１つのメモリセルトランジスタにして、各トランジスタが、前記半導体基板の表面の所定の領域上に、絶縁膜をその間に介して形成されたゲート電極と、前記半導体基板の表面の前記ゲート電極の両側部分に互いに離隔して形成されて前記半導体基板よりも低い抵抗をもった前記第１の導電型の一対の第１の不純物拡散層と、前記半導体基板内に前記一対の第１の不純物拡散層の一方を囲むように形成され、前記半導体基板の表面の所定領域に達する終端部をもち、該トランジスタのチャネル領域を形成する、前記第１の導電型と異なる第２の導電型の第２の不純物拡散層とを備えている前記少なくとも１つのメモリセルトランジスタと、前記半導体基板内に延長する前記第２の不純物拡散層の延長部と、前記延長部に電気的に接続され、かつ外部よりアクセス可能に形成された導電層と、前記半導体基板に互いに電気的に離隔された２つの素子活性領域を画定するため、前記半導体基板に形成された素子分離用フィールド酸化膜又は素子分離用電極と、を有し、前記導電層は前記メモリトランジスタをカバーするように前記半導体基板上に形成された層間絶縁層の上に形成され、前記層間絶縁層に形成されたコンタクトホールを介して前記第２不純物拡散層の前記延長部に接続されており、前記少なくとも１つのトランジスタは、前記２つの素子活性領域の一方に形成され、前記第２の不純物拡散層の延長部は、前記素子分離用フィールド酸化膜又は素子分離用電極の下方を通り、前記２つの素子活性領域の他方に延びていることを特徴とする。
【００１２】
本発明に係る第１の不揮発性半導体記憶装置の製造方法は、少なくとも表面の導電型が第１の導電型となっている半導体基板の予め定められた領域に、前記第１の導電型と異なる第２の導電型の不純物を導入し、それに熱処理を施して、２つの素子活性領域を互いに電気的に分離する素子分離用フィールド酸化膜を形成すると共に、前記第２の導電型の不純物を活性化して前記素子分離用フィールド酸化膜の下に第２導電型の不純物拡散層を形成する工程と、前記２つの素子活性領域の一方の上に、第１の絶縁膜を間に介して形成された浮遊ゲート、該浮遊ゲートの上に第２の絶縁膜を間に介して形成された制御ゲートを含むスタックドゲートを形成する工程と、前記半導体基板表面の前記スタックドゲートの両側の領域に第１の導電型の不純物を導入し、前記両側の領域の一方の領域及び前記２つの素子活性領域の他方に前記第１の導電型の不純物より拡散係数が大きい第２の導電型の不純物を導入する工程と、熱処理を施して前記第１の導電型の不純物と前記第２の導電型の不純物を活性化して、前記両側の領域に前記第１の導電型の不純物の拡散による一対の第１拡散層を形成し、前記一方の領域に前記第１拡散層を囲み、前記一方の素子活性領域の表面に達する終端部をもった前記第２の導電型の不純物の拡散による第２拡散層を形成すると共に、前記素子分離用フィールド酸化膜の下に形成された第２導電型の不純物拡散層を介して前記第２拡散層に接続される第３拡散層を前記２つの素子活性領域の他方に形成する工程と、前記第３拡散層を介して前記第２拡散層に電気的に接続され外部よりアクセス可能な導電層を形成する工程とを具備することを特徴とする。
【００１３】
本発明に係る第２の不揮発性半導体記憶装置の製造方法は、複数のメモリセルをもった不揮発性半導体記憶装置の製造方法において、少なくとも表面の導電型が第１の導電型となっている半導体基板の予め定められた領域に、前記第１の導電型と異なる第２の導電型の不純物を導入し、それに熱処理を施して、２つの素子活性領域を互いに電気的に分離する素子分離用フィールド酸化膜を形成すると共に、前記第２の導電型の不純物を活性化して前記素子分離用フィールド酸化膜の下に第２導電型の不純物拡散層を形成する工程と、前記複数のメモリセルに書き込むべきデータに応じたパターンのマスクを用いて、前記素子活性領域の所定箇所に第２の導電型の不純物を導入する工程と、前記２つの素子活性領域の一方に所定のパターンで、前記複数のメモリセルのトランジスタのゲート構造を形成する工程と、前記半導体基板の前記ゲート構造の両側の領域に前記第１の導電型の不純物を導入し、前記両側の領域の一方の領域に前記第１の導電型の不純物より拡散係数が大きい第２の導電型の不純物を導入し、それに熱処理を施して前記第１の導電型の不純物と前記第２の導電型の不純物を活性化し、拡散して、前記両側の領域に前記第１の導電型の不純物の拡散による一対の第１拡散層を、前記一方の領域に前記第１拡散層を囲み、前記半導体基板の表面に達する終端部をもった前記第２の導電型の不純物の拡散による第２拡散層を夫々形成する工程と、前記第２拡散層に電気的に接続され外部よりアクセス可能な導電層を形成する工程とを具備することを特徴とする。
【００１４】
本発明に係る第３の不揮発性半導体記憶装置の製造方法は、少なくとも表面の導電型が第１の導電型となっている半導体基板の予め定められた領域に、前記第１の導電型と異なる第２の導電型の不純物を導入し、それに熱処理を施して、前記第２の導電型の不純物を活性化して第２導電型の不純物拡散層を形成する工程と、前記第２導電型の不純物拡散層上に、２つの素子活性領域を互いに電気的に分離する素子分離用電極を形成する工程と、前記２つの素子活性領域の一方の上に、第１の絶縁膜を間に介して形成された浮遊ゲート、該浮遊ゲートの上に第２の絶縁膜を間に介して形成された制御ゲートを含むスタックドゲートを形成する工程と、前記半導体基板表面の前記スタックドゲートの両側の領域に第１の導電型の不純物を導入し、前記両側の領域の一方の領域及び前記２つの素子活性領域の他方に前記第１の導電型の不純物より拡散係数が大きい第２の導電型の不純物を導入する工程と、熱処理を施して前記第１の導電型の不純物と前記第２の導電型の不純物を活性化して、前記両側の領域に前記第１の導電型の不純物の拡散による一対の第１拡散層を形成し、前記一方の領域に前記第１拡散層を囲み、前記一方の素子活性領域の表面に達する終端部をもった前記第２の導電型の不純物の拡散による第２拡散層を形成すると共に、前記素子分離用電極の下に形成された第２導電型の不純物拡散層を介して前記第２拡散層に接続される第３拡散層を前記２つの素子活性領域の他方に形成する工程と、前記第３拡散層を介して前記第２拡散層に電気的に接続され外部よりアクセス可能な導電層を形成する工程とを具備することを特徴とする。
【００１５】
【発明の実施の形態】
以下、本発明を実施形態につき図面を参照して説明する。
【００１６】
最初に、本発明をフラッシュメモリに適用した第１の実施形態につき図１〜図５を参照して説明する。
【００１７】
図１（ａ）は、本発明の第１の実施形態によるフラッシュメモリの部分平面図であり、６つのメモリセル２１〜２３、３１〜３３が示されている。図１（ｂ）は、図１（ａ）のＩＢ−ＩＢ線での断面図である。また、図２（ａ）〜（ｃ）は、夫々、図１（ａ）のＩＩＡ−ＩＩＡ線、ＩＩＢ−ＩＩＢ線、ＩＩＣ−ＩＩＣ線での断面図である。
【００１８】
図１（ａ）に示すように、フィールド酸化膜５ａ、５ｂの長手方向と直交する方向にメモリセル２１〜２３の制御ゲート（ワード線）１２が夫々形成されている。そして、各制御ゲート１２の下部であって、フィールド酸化膜５ａ、５ｂに挟まれた素子活性領域上には、図２（ｂ）に示すように、メモリセル２１〜２３の浮遊ゲート１１が夫々形成されている。また、素子活性領域には、図１（ｂ）に示すように、Ｐ型シリコン基板１のＮ型ウエル２の表面上にソース拡散層１５ａ、１５ｂ及びドレイン拡散層１６ａ、１６ｂが形成されている。
【００１９】
また、ウエル２の全面に、メモリセル２１〜２３をカバーするように層間絶縁膜２４が形成され、層間絶縁膜２４の上には所定のパターンでビット配線用導電膜２６、チャネル金属配線用の導電膜２７、ソース配線用導電膜２８（図２（ａ）〜（ｃ）参照）が外部からアクセス可能に形成されている。ビット配線用導電膜２５は、フィールド酸化膜５ａ、５ｂの長手方向に沿って、層間絶縁膜２４に形成されたコンタクトホール２５ａ、２５ｂを介してドレイン拡散層１６ａ、１６ｂに電気的に接続されている。フィールド酸化膜５ｂの長手方向の、前記導電膜２６とは反対側に、フィールド酸化膜５ｂと平行に長手方向に延びてチャネル用配線の導電膜２７が形成され、導電膜２７は、コンタクトホール２５ｃを介して、ドレイン拡散層１６ａ、１６ｂを取り囲むチャネル拡散層１７ａ、１７ｂに接続されている。また、チャネル拡散層１７ａ、１７ｂは、ウエル２の表面の、その上に浮遊ゲート１１の形成される領域で終端する終端部１７ａ′、１７ｂ′を有している。このチャネル用金属配線２７は、チャネル拡散層１７ａ、１７ｂの電位を制御するための電位制御回路５１に接続されている。更に、このチャネル用金属配線２７の隣に配置されたソース配線２８は、コンタクト孔２５ｄにおいて各メモリセル２１〜２３、３１〜３３のソース拡散層１５ａ、１５ｂに接続している（図２（ｃ）参照）。
【００２０】
図１（ｂ）中には３つのメモリセル２１〜２３が描かれている。これらのメモリセル２１〜２３は、Ｐ型シリコン基板１上に形成された拡散深さ３μｍ程度の低濃度Ｎ型不純物拡散層であるＮウェル２に夫々形成されている。そして、Ｎウェル２の表面近傍部分に互いに離隔して形成された高濃度（従って、Ｎウェル２よりも低抵抗）のＮ型不純物拡散層であるソース拡散層１５ａ、１５ｂ及びドレイン拡散層１６ａ、１６ｂと、これらソース−ドレイン間のＮウェル２上に膜厚１０ｎｍ程度のトンネル酸化膜７を介して形成された浮遊ゲート１１と、この浮遊ゲート１１上に酸化膜換算膜厚２５ｎｍ程度のＯＮＯ膜９を介して形成された制御ゲート１２とを備えている。尚、ソース拡散層１５ａはメモリセル２１とメモリセル２２とに共有されており、ドレイン拡散層１６ｂはメモリセル２２とメモリセル２３とに共有されている。
【００２１】
ドレイン拡散層１６ａ、１６ｂは、シリコン基板１よりも高濃度のＰ型チャネル拡散層１７ａ、１７ｂにより取り囲まれて、Ｎウェル２と電気的に絶縁分離されている。また、ソース拡散層１５ａ、１５ｂはＮウェル２と同導電型であり、ソース拡散層１５ａ、１５ｂとＮウェル２とは電気的に接続した状態である。即ち、Ｎウェル２に形成された総てのメモリセルのソース拡散層は互いに電気的に接続されていることになる。そして、各メモリセル２１〜２３のソース拡散層１５ａ、１５ｂとドレイン拡散層１６ａ、１６ｂとの間には、異種導電型層としてＰ型チャネル拡散層１７ａ、１７ｂのみが介在することになり、メモリセルの実効チャネル長は、Ｎウェル２表面近傍部分でのこのチャネル拡散層１７ａ、１７ｂの幅、即ちチャネル拡散層１７ａ、１７ｂの横方向拡散長により規定されることになる。このように、本実施形態のフラッシュメモリの各メモリセル２１〜２３、３１〜３３は、チャネル拡散層１７ａ、１７ｂがドレイン拡散層１６ａ、１６ｂとＮウェル２との間に挟まれたＤＳＡ型のＭＯＳトランジスタとなっている。
【００２２】
各メモリセル２１〜２３は、全体が層間絶縁膜２４に覆われている。そして、その層間絶縁膜２４上にパターン形成された金属配線であるビット線２６は、その層間絶縁膜２４に形成されたコンタクト孔２５ａ、２５ｂにおいてドレイン拡散層１６ａ、１６ｂに夫々接続している。
【００２３】
図２（ａ）は、メモリセル２２と２３、３２と３３の間のドレイン領域での概略断面図である。この図２（ａ）に示すように、チャネル拡散層１７ｂ、１７ｃは、フィールド酸化膜５ａ、５ｂ下に形成した高濃度Ｐ型チャネル接続用拡散層６ａ、６ｂ及び高濃度Ｐ型コンタクト拡散層２９とコンタクトすることにより、これらと一体になってメモリセルが形成される領域外にまでＮウェル２内を延在している。そして、高濃度Ｐ型コンタクト拡散層２９は、層間絶縁膜２４に形成されたコンタクト孔２５ｃを介してチャネル用金属配線２７に接続されており、このチャネル用金属配線２７は図１（ａ）に示したように電位制御回路５１に接続されている。これにより、メモリセル２１〜２３、３１〜３３のチャネル拡散層１７ａ、１７ｂ、１７ｃは、電位制御回路５１と電気的に接続されることになり、メモリセル２１〜２３、３１〜３３のチャネル領域の電位を基板等から独立して制御することが可能になる。尚、アロイスパイク対策等のために、コンタクト孔２５ｃ底部周辺のコンタクト拡散層２９を深く形成してもよい。
【００２４】
図２（ｂ）は、メモリセル２２、３２のゲート領域での概略断面図である。この図２（ｂ）に示すように、制御ゲート１２は、メモリセル２２、３２等で連続的に形成されている。また、メモリセル２２と３２は、フィールド酸化膜５ａにより電気的に分離されており、上述した高濃度Ｐ型チャネル接続用拡散層６ａがこのフィールド領域でのチャネルストップ層としても機能することが分かる。
【００２５】
図２（ｃ）は、メモリセル２１と２２、３１と３２の間のソース領域での概略断面図である。この図２（ｃ）に示すように、ソース配線２８はコンタクト孔２５ｄにおいて高濃度Ｎ型コンタクト拡散層３０と接続している。このコンタクト拡散層３０はＮウェル２と同導電型であり、電気的に接続している。従って、ソース配線２８は、高濃度Ｎ型コンタクト拡散層３０を介して、Ｎウェル２に形成された総てのメモリセルのソースと電気的に接続している。このように、Ｎウェル２と接続するソース配線２８を設けることにより、メモリセル２１〜２３、３１〜３３のソース電位を制御することが可能になる。
【００２６】
なお、メモリセルに対する素子分離用フィールド酸化膜５ａ、５ｂ、ビット配線２６、ソース配線２８、チャネル配線２７の位置関係を図１０を参照して説明する。
【００２７】
不揮発性半導体記憶装置の複数のメモリセルはウエル２に横（ｒｏｗｓ）、縦（ｃｏｌｕｍｎｓ ）のマトリツクスに配置されている。フィールド酸化膜５ａ、５ｂは長手方向（縦方向）に延びる複数の帯（ｓｔｒｉｐｅｓ ）の形状に形成され、各フィールド酸化膜は隣接する２つの素子活性領域を電気的に分離する。ＥＥＰＲＯＭの場合、各素子活性領域に１つの縦方向のメモリセルのスタツクドゲートが形成され、フィールド酸化膜５ａ、５ｂと直角に交差する横方向に、複数のワード線１２が平行に形成され、各ワード線は１つの横方向のメモリセルの制御ゲートに接続されている。１つの横方向のメモリセルのチャネル領域１７ａ、１７ｂは図２（ａ）に示すように、フィールド酸化膜５ａ、５ｂの下に形成されているチャネル接続用拡散層６ａ、６ｂを介して素子活性領域に形成されるコンタクト拡散層２９に延び、コンタクト拡散層２９は、層間絶縁膜に形成されたコンタクトホールを介して共通のチャネル配線用導電膜２８に接続されている。１つの横方向の全てのメモリセルのチャネル拡散層１７ａ、１７ｂを共通のチャネル配線用導電膜２８に接続することも可能であるが、共通のチャネル配線に接続される１ブロックのメモリセルの数が大きくなると、線路の抵抗による電位降下が大きくなるので、１ブロックの１つの列のメモリセルの数を例えば４、または８のような適当な値に制限することが望ましい。
【００２８】
図１０においては、１ブロックは、４つのフィールド酸化膜（５ａ１、５ｂ１、５ａ２、５ｂ２）によって画定される５つの素子活性領域を含み、その中の４つに形成される４つのメモリセルのチャネル拡散層を、他の１つの素子活性領域に形成されるコンタクト拡散層２９を介して、共通のチャネル配線２７に接続するようにしている。従って、１ブロックのメモリセルの数が、図１０では１列当たり４であるが、これを８または１６のような適当の数にすることができる。また、１ブロックの１つの行当たりのメモリセルの数に制限はないが、制御の都合で、１つのブロックの１ｃｏｌｕｍｎ当たりのメモリセルの数を適当な値に制限してもよい。図１０の例では、１ブロックの列方向範囲をＡとして１列当たりのメモリセルの数を４に限定しているが、１つの行当たりのメモリセルの数は限定していない。すなわち、図１０の構成においては１ブロックのｒｏｗ方向範囲はＡであり、記憶装置としては、ｒｏｗ方向にＡと同様の構成が複数並列に設けられる。一方、１ブロックのｃｏｌｕｍｎ方向はＢの構成の複数の繰り返しである。
【００２９】
また、１ブロックについて、１つの共通のソース配線２８が設けられる。１ブロックの１つのｒｏｗのメモリセルのソース拡散層１５ａ、１５ｂはＮ型ウエルを介してコンタクト拡散層３０に接続され、コンタクト拡散層３０は層間絶縁膜２４に設けられたコンタクトホール２５ｄを介して、共通のソース配線２８に接続される。一方、１つのブロックには、各ｃｏｌｕｍｎに対しての１つのドレイン配線２６が設けられ、１つのｃｏｌｕｍｎのメモリセルのドレイン拡散層１６ａまたは１６ｂは、対応するドレイン配線２６にコンタクトホール２５ａ、２５ｂを介して接続される。なお、図１（ａ）は、図１０の斜線で囲まれた領域１００の詳細な構成を示す図面である。
【００３０】
次に、本実施形態のフラッシュメモリの製造方法を図３〜図５を参照して説明する。尚、図３及び図４は図１（ｂ）と同じ断面を、図５は図２（ａ）と同じ断面を夫々示す。
【００３１】
まず、図３（ａ）に示すように、Ｐ型シリコン基板１に、例えばリン等のＮ型不純物を、加速電圧５０ｋｅＶ程度、ドーズ量１×１０１３／ｃｍ２ 程度でイオン注入する。しかる後、例えば温度１０５０℃程度の窒素雰囲気下で６時間程度の熱処理を行い、シリコン基板１の表面部分にＮウェル２を形成する。
【００３２】
次に、図５（ａ）に示すように、Ｎウェル２上に膜厚２０ｎｍ程度のシリコン酸化膜３及びその上に膜厚４０ｎｍ程度のシリコン窒化膜４を夫々形成し、将来素子領域とする領域にのみシリコン窒化膜４が残るように、フォトレジスト（図示せず）を用いた微細加工によって、シリコン窒化膜４を選択的にエッチング除去する。しかる後、残ったシリコン窒化膜４のパターンをマスクとして、Ｎウェル２内に、例えばホウ素等のＰ型不純物を、加速電圧２０ｋｅＶ程度、ドーズ量１×１０１５／ｃｍ２ 程度でイオン注入する。
【００３３】
次に、図５（ｂ）に示すように、シリコン窒化膜４を耐酸化マスクとしたＬＯＣＯＳ法によって、Ｎウェル２上に膜厚４５０〜６００ｎｍ程度のフィールド酸化膜５ａ、５ｂを形成するとともに、それらのフィールド酸化膜５ａ、５ｂ下に高濃度Ｐ型のチャネル接続用拡散層６ａ、６ｂを形成し、しかる後、シリコン窒化膜４を除去してから、フィールド酸化膜５ａ、５ｂに囲まれた素子領域表面のシリコン酸化膜３を除去する。
【００３４】
次に、図３（ｂ）に示すように、例えば１０ｎｍ程度のトンネル酸化膜７を熱酸化により形成し、さらに、そのトンネル酸化膜７上に膜厚１００〜２００ｎｍ程度の多結晶シリコン膜８をＣＶＤ法により形成する。しかる後、多結晶シリコン膜８内に不純物、例えばリン等を１×１０１８／ｃｍ３ 程度の濃度で導入してから、フォトレジスト（図示せず）を用いた微細加工によってこの多結晶シリコン膜８を選択的にエッチング除去し、後に形成する制御ゲートに沿った方向で多結晶シリコン膜８をメモリセル毎に分離する（図２（ｂ）に示す浮遊ゲート１１の形状を参照）。
【００３５】
次に、図３（ｃ）に示すように、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜をこの順で積層した形の酸化膜換算膜厚２５ｎｍ程度のＯＮＯ膜９を熱酸化法及びＣＶＤ法の組合せによって全面に形成する。尚、このＯＮＯ膜９の代わりに、シリコン酸化膜単独やＯＮＯＮ膜のような他の誘電体膜を用いることも可能である。しかる後、膜厚１００〜２００ｎｍ程度の多結晶シリコン膜１０を全面に形成し、この多結晶シリコン膜１０内に不純物、例えばリン等を１×１０２０／ｃｍ３ 程度の濃度で導入する。尚、本実施形態では、ゲート構造の導電膜として多結晶シリコン膜８、１０を用いたが、多結晶シリコン膜の代わりに、膜厚１００〜２００ｎｍ程度のＴｉ膜や、膜厚が夫々１５０ｎｍ程度のＴｉシリサイド膜と多結晶シリコン膜とからなるポリサイド膜を用いてもよい。
【００３６】
次に、図３（ｄ）に示すように、フォトレジスト（図示せず）を全面に塗布した後、このフォトレジストを制御ゲートのパターンにパターニングする。そして、そのパターニングされたフォトレジストをマスクとして、多結晶シリコン膜１０、ＯＮＯ膜９、多結晶シリコン膜８及びトンネル酸化膜７を夫々選択的にエッチング除去し、その後、フォトレジストを除去する。これにより、浮遊ゲート１１、ＯＮＯ膜９及び制御ゲート１２からなる複合ゲートが形成される。
【００３７】
次に、図４（ａ）及び図５（ｃ）に示すように、フォトレジスト１３を全面に塗布した後、このフォトレジスト１３を、図１（ａ）に示す領域４０のパターン、即ち、コンタクト孔２５ｃが設けられる領域を覆うパターンにパターニングする。そして、このパターニングされたフォトレジスト１３及びフィールド酸化膜５ａ、５ｂをマスクとして、例えば砒素等のＮ型不純物を、加速電圧４０ｋｅＶ程度、ドーズ量５×１０１５／ｃｍ２ 程度でＮウェル２内にイオン注入する。このとき、イオン注入されたＮ型不純物は、後に行う熱処理によって拡散し、各メモリセルのソース拡散層１５ａ、１５ｂ、ドレイン拡散層１６ａ、１６ｂと高濃度Ｎ型コンタクト拡散層３０とを夫々形成する。尚、Ｎ型不純物としてリンをイオン注入した場合には、同一イオン注入条件において、より深くイオンを注入することができる。
【００３８】
次に、図４（ｂ）及び図５（ｄ）に示すように、フォトレジスト１３を除去した後、フォトレジスト１４を全面に塗布し、このフォトレジスト１４を、図１（ａ）に示す領域４１を除くパターン、即ち、各制御ゲートを挟んで対向するＮウェル２の領域の一方が露出するパターンにパターニングする。そして、このパターニングされたフォトレジスト１４及びフィールド酸化膜５ａ、５ｂをマスクとして、例えばホウ素等のＰ型不純物を、加速電圧２０ｋｅＶ程度、ドーズ量５×１０１４／ｃｍ２ 程度でＮウェル２内にイオン注入する。このときイオン注入されたＰ型不純物は、後に行う熱処理によって拡散し、各メモリセルのドレイン拡散層１６ａ、１６ｂを夫々取り囲むチャネル拡散層１７ａ、１７ｂ及び高濃度Ｐ型コンタクト拡散層２９を形成する。しかる後、フォトレジスト１４を除去する。なお、図４（ａ）及び図５（ｃ）で説明したＮ型不純物のイオン注入工程と図４（ｂ）及び図５（ｄ）で説明したＰ型不純物のイオン注入工程とは、順序を入れ換えて行ってもよい。
【００３９】
次に、図４（ｃ）に示すように、例えば温度９５０℃程度の窒素雰囲気下で３０分程度の熱処理を行い、素子領域のＮウェル２内にイオン注入された砒素及びホウ素を夫々拡散させる。このとき、砒素の拡散により、メモリセル２１、２２に共有されるソース拡散層１５ａ、メモリセル２３のソース拡散層１５ｂ、メモリセル２１のドレイン拡散層１６ａ、メモリセル２２、２３に共有されるドレイン拡散層１６ｂ、及び、高濃度Ｎ型コンタクト拡散層３０が形成される。一方、ホウ素の拡散係数が砒素の拡散係数よりかなり大きいために、このホウ素の拡散により、ドレイン拡散層１６ａ、１６ｂを夫々取り囲むＰ型のチャネル拡散層１７ａ、１７ｂと高濃度Ｐ型コンタクト拡散層２９とが形成される。
【００４０】
即ち、ドレイン拡散層１６ａ、１６ｂは、浮遊ゲート１１及び制御ゲート１２に対して自己整合的に形成されるとともに、チャネル拡散層１７ａ、１７ｂによってＮウェル２から電気的に絶縁分離される。このとき、チャネル拡散層１７ａ、１７ｂが形成される範囲は、砒素とホウ素の拡散係数の差及び拡散時の熱処理条件に強く依存し、従って、浮遊ゲート１１等の加工寸法及び精度とは殆ど関係なく制御することができる。なお、この際に形成されたチャネル拡散層１７ａ、１７ｂ及び高濃度Ｐ型コンタクト拡散層２９は、図５（ｂ）の工程で形成されたチャネル接続用拡散層６ａ、６ｂとコンタクトして一体となる。
【００４１】
この後、図１（ｂ）に示すように、浮遊ゲート１１及び制御ゲート１２の全体が覆われるように、ＰＳＧやＢＰＳＧからなる層間絶縁膜２４を全面に形成し、また、この層間絶縁膜２４を選択的にエッチング除去することにより、ドレイン拡散層１６ａ、１６ｂに夫々達するコンタクト孔２５ａ、２５ｂ、高濃度Ｐ型コンタクト拡散層２９に達するコンタクト孔２５ｃ（図２（ａ）参照）、高濃度Ｎ型コンタクト拡散層３０に達するコンタクト孔２５ｄ（図２（ｃ）参照）を夫々形成する。そして、コンタクト孔２５ａ、２５ｂにおいてドレイン拡散層１６ａ、１６ｂと夫々接続するビット線２６、コンタクト孔２５ｃにおいてコンタクト拡散層２９と接続するチャネル用金属配線２７、及び、コンタクト孔２５ｄにおいてコンタクト拡散層３０と接続するソース拡散層配線２８を夫々形成する。そして、図示しない領域において、チャネル用金属配線２７と電位制御回路５１とを接続する。尚、これら配線２６、２７、２８の材料は、Ａｌ−Ｓｉ−Ｃｕが好ましいが、これに限らず、Ｔｉ、Ｗ、Ａｌ等であってもよい。
【００４２】
このように、本実施形態では、チャネル拡散層１７ａ、１７ｂ、１７ｃ、高濃度Ｐ型チャネル接続用拡散層６ａ、６ｂ及び高濃度Ｐ型コンタクト拡散層２９がＮウェル２内に延在して連続的に形成されており、この連続的に形成されたＰ型の不純物拡散層が各メモリセルからの延在部分である高濃度Ｐ型コンタクト拡散層２９においてコンタクト孔２５ｃを介してチャネル用金属配線２７に接続されることにより、チャネル拡散層１７ａ、１７ｂ、１７ｃが電位制御回路５１と電気的に接続されている。これにより、メモリセル２１〜２３、３１〜３３のチャネル拡散層１７ａ、１７ｂ、１７ｃを、フローティング状態にすることなく、その電位を基板等から独立して制御することが可能になる。従って、読み出し及び書き換え動作を行う場合にパンチスルーが生じる等のためにしきい値電圧がメモリセル毎にばらつくことがなくなり、信頼性の高い安定した動作を行わせることが可能となる。
【００４３】
また、本実施形態では、フィールド酸化膜５ａ、５ｂ下に形成した高濃度Ｐ型チャネル接続用拡散層６ａ、６ｂをチャネル拡散層１７ａ、１７ｂ、１７ｃとコンタクトさせてこれらを電気的に一体の不純物拡散層としているので、高濃度Ｐ型チャネル接続用拡散層６ａ、６ｂをチャネルストッパとして機能させることができるとともに、フィールド酸化膜５ａ、５ｂで素子分離された複数のメモリセルのチャネル領域を一括して制御できる。従って、素子分離能力を向上させることができ、また、チャネル領域の電位を制御するための構造を簡略化できる。
【００４４】
また、本実施形態のフラッシュメモリは、高濃度Ｐ型チャネル接続用拡散層６ａ、６ｂを通常のチャネルストッパを形成する工程で形成することができ、高濃度Ｐ型コンタクト拡散層２９をチャネル拡散層１７ａ、１７ｂ、１７ｃと同時に形成することができるので、ＤＳＡ構造のメモリセルトランジスタを有するフラッシュメモリと同じ工程数で製造することができる。
【００４５】
また、本実施形態によると、Ｎウェル２においてドレイン拡散層１６ａ、１６ｂを夫々取り囲むように形成されたチャネル拡散層１７ａ、１７ｂの幅が各メモリセルの実効チャネル長を規定しており、このチャネル拡散層１７ａ、１７ｂの幅はメモリセル毎のばらつきがほとんどない不純物の横方向拡散長にのみ強く依存し、浮遊ゲート１１等の加工寸法及び精度とは無関係に制御することができる。従って、各メモリセル２１〜２６の実効チャネル長にほとんどばらつきが生じず、この結果、メモリセル特性のばらつきも非常に少なくなり、装置の信頼性や良品率が大幅に向上する。また、ドレイン拡散層１６ａ、１６ｂが高濃度Ｐ型のチャネル拡散層１７ａ、１７ｂで覆われているため、ドレイン拡散層１６ａ、１６ｂでのホットキャリア書き込みを十分高速に行い且つパンチスルーを防止することができる。
【００４６】
次に、本実施形態のフラッシュメモリの書き換え動作を、図１（ｂ）に示すメモリセル２１を例にとって説明する。尚、以下の説明において、Ｖｃｇは制御ゲート１２に印加する電圧、Ｖｄ はドレイン拡散層１６ａに印加する電圧、Ｖｓ はＮウェル２及びソース拡散層１５ａに印加する電圧、Ｖｃｈはチャネル拡散層１７ａに印加する電圧である。
【００４７】
まず、メモリセル２１にデータを書き込むには、Ｖｃｇ＝１２Ｖ、Ｖｄ ＝６Ｖ、Ｖｓ ＝Ｖｃｈ＝０Ｖに夫々バイアスする。すると、ゲート直下の部分のチャネル拡散層１７ａに少数キャリアの電子が誘起されて、Ｐ型であったチャネル拡散層１７ａのその部分がＮ型に反転し、ソース拡散層１５ａ−ドレイン拡散層１６ａ間が導通するとともに、チャネル拡散層１７ａのドレイン拡散層近傍のピンチオフ領域で加速された電子がホットエレクトロンとなって浮遊ゲート１１に注入される。その結果、過剰な電子が浮遊ゲート１１に蓄積され、製造直後の初期状態又は電気的消去状態で例えば２Ｖ程度であったメモリセル２１のしきい値電圧が７Ｖ程度へと変化し、メモリセル２１は書き込み状態となる。
【００４８】
メモリセル２１に記憶されたデータを消去するには、Ｖｓ ＝１２Ｖ、Ｖｃｇ＝Ｖｃｈ＝０Ｖに夫々バイアスするとともに、Ｖｄ をフローティング（開放状態）にする。すると、浮遊ゲート１１に蓄積されていた過剰な電子が、浮遊ゲート１１とソース拡散層１５ａ及びＮウェル２とのオーバーラップ部分のトンネル酸化膜７を通じてファウラー−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル現象に起因する電流（トンネル電流）により、ソース拡散層１５ａ及びＮウェル２へと引き抜かれる。その結果、メモリセル２１のしきい値電圧が７Ｖ程度から２Ｖ程度へと変化し、メモリセル２１は消去状態となる。
【００４９】
メモリセル２１に記憶されたデータの読み出しを行うには、浮遊ゲート１１へのホットエレクトロン注入が起こらないように、Ｖｃｇ＝５Ｖ、Ｖｄ ＝１Ｖ、Ｖｓ ＝Ｖｃｈ＝０Ｖに夫々バイアスする。そして、このときのドレイン電流の有無によって、メモリセル２１が書き込み状態又は消去状態のいずれであるかを判定する。
【００５０】
次に、本実施形態のフラッシュメモリにおいて内部電源として負の電圧を利用可能な場合の書き換え動作を、同じくメモリセル２１を例にとって説明する。尚、データを書き込むときの動作は上述したのと同じであるのでここでは説明を省略する。
【００５１】
内部電源として負の電圧を利用してメモリセル２１に記憶されたデータを消去するには、Ｖｓ ＝７Ｖ、Ｖｃｇ＝−８Ｖ、Ｖｃｈ＝０Ｖに夫々バイアスするとともに、Ｖｄ をフローティング（開放状態）にする。すると、浮遊ゲート１１に蓄積されていた過剰な電子が、浮遊ゲート１１とソース拡散層１５ａ及びＮウェル２とのオーバーラップ部分のトンネル酸化膜７を通じてファウラー−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル現象に起因する電流（トンネル電流）により、ソース拡散層１５ａ及びＮウェル２へと引き抜かれる。その結果、メモリセル２１のしきい値電圧が７Ｖ程度から２Ｖ程度へと変化し、メモリセル２１は消去状態となる。
【００５２】
このように本実施形態のフラッシュメモリでは、チャネル拡散層１７ａの電位制御が可能なために負の電圧を利用してデータの消去を行うことができ、この場合には、ソース拡散層１５ａとチャネル拡散層１７ａとの間に印加される電圧が小さくなって接合リーク電流が減少する。この結果、トンネル酸化膜７にトラップされるキャリアが少なくなって、データ書き換えによるストレスに起因してメモリセル２１のデータ保持信頼性が低下するのを防止することができる。
【００５３】
次に、本発明をイオン注入プログラム方式のマスクＲＯＭに適用した第２の実施形態につき、図６〜図９及び第１の実施形態で用いた図５を参照して説明する。
【００５４】
図６（ａ）は、本発明の第２の実施形態によるマスクＲＯＭの部分平面図であり、６つのメモリセル２１〜２３、３１〜３３が示されている。図６（ｂ）は、図６（ａ）のＶＩＢ−ＶＩＢ線での断面図である。また、図７（ａ）〜（ｃ）は、夫々、図６（ａ）のＶＩＩ Ａ−ＶＩＩ Ａ線、ＶＩＩ Ｂ−ＶＩＩ Ｂ線、ＶＩＩ Ｃ−ＶＩＩ Ｃ線での断面図である。なお、本実施形態において、上述した第１の実施形態と同一部材には同一符号を付し、その説明を省略する。
【００５５】
図６（ａ）に示すように、フィールド酸化膜５ａ、５ｂの長手方向と直交する方向にメモリセル２１〜２３のゲート電極（ワード線）６１が夫々形成されている。図６（ａ）及び（ｂ）に示すように、フィールド酸化膜５ｂを挟んでビット配線２６の反対側には、ドレイン拡散層１６ａ、１６ｂを取り囲むチャネル拡散層１７ａ、１７ｂ（図６（ｂ）参照）にコンタクト孔２５ｃにおいて接続したチャネル用金属配線２７が形成されている（図７（ａ）参照）。チャネル拡散層１７ａ、１７ｂは、ウェル２の表面のゲート電極６１がその上に形成される領域に終端する終端部１７′ａ、１７′ｂを有している。このチャネル用金属配線２７は、チャネル拡散層１７ａ、１７ｂの電位を制御するための電位制御回路５１に接続されている。
【００５６】
図６（ｂ）中には３つのメモリセル２１〜２３が描かれている。これらのメモリセル２１〜２３は、Ｎウェル２の表面近傍部分に互いに離隔して形成された高濃度（従って、Ｎウェル２よりも低抵抗）のＮ型不純物拡散層であるソース拡散層１５ａ、１５ｂ及びドレイン拡散層１６ａ、１６ｂと、これらソース−ドレイン間のＮウェル２上に膜厚３０〜５０ｎｍ程度のゲート酸化膜６２を介して形成されたゲート電極６１とを備えている。各メモリセル２１〜２３のソース拡散層１５ａ、１５ｂとドレイン拡散層１６ａ、１６ｂとの間には、異種導電型層としてＰ型チャネル拡散層１７ａ、１７ｂのみが介在することになり、メモリセルの実効チャネル長は、Ｎウェル２表面近傍部分でのこのチャネル拡散層１７ａ、１７ｂの幅、即ちチャネル拡散層１７ａ、１７ｂの横方向拡散長により規定されることになる。このように、本実施形態のマスクＲＯＭの各メモリセル２１〜２３、３１〜３３は、チャネル拡散層１７ａ、１７ｂがドレイン拡散層１６ａ、１６ｂとＮウェル２との間に挟まれたＤＳＡ型のＭＯＳトランジスタとなっている。
【００５７】
また、チャネル拡散層１７ａ、１７ｂは、各メモリセル２１〜２３に書き込まれたデータ（記憶状態）に応じて、その不純物濃度が設定されている。例えば、メモリセル２２にデータ“０”がメモリセル２３にデータ“１”が書き込まれている場合、チャネル拡散層１７ｂの不純物濃度が、メモリセル２２側で相対的に低く、メモリセル２３側で相対的に高くなるようにする。このように、チャネル拡散層１７ａ、１７ｂの不純物濃度の高低を場所に応じて設定することにより、各メモリセル２１〜２３のしきい値電圧を制御することができ、これにより各メモリセル２１〜２３に所定のデータ（“０”又は“１”）を書き込むことができる。
【００５８】
図７（ａ）は、メモリセル２２と２３、３２と３３の間のドレイン領域での概略断面図である。この図７（ａ）に示すように、チャネル拡散層１７ｂ、１７ｃは、フィールド酸化膜５ａ、５ｂ下に形成した高濃度Ｐ型チャネル接続用拡散層６ａ、６ｂ及び高濃度Ｐ型コンタクト拡散層２９とコンタクトすることにより、これらと一体になってメモリセルが形成される領域外にまでＮウェル２内を延在している。そして、高濃度Ｐ型コンタクト拡散層２９は、層間絶縁膜２４に形成されたコンタクト孔２５ｃを介してチャネル用金属配線２７に接続されており、このチャネル用金属配線２７は図６（ａ）に示したように電位制御回路５１に接続されている。これにより、メモリセル２１〜２３、３１〜３３のチャネル拡散層１７ａ、１７ｂ、１７ｃは、電位制御回路５１と電気的に接続されることになり、メモリセル２１〜２３、３１〜３３のチャネル領域の電位を基板等から独立して制御することが可能になる。尚、アロイスパイク対策等のために、コンタクト孔２５ｃ底部周辺のコンタクト拡散層２９を深く形成してもよい。
【００５９】
図７（ｂ）は、メモリセル２２、３２のゲート領域での概略断面図である。この図７（ｂ）に示すように、ゲート電極６１は、メモリセル２２、３２等で連続的に形成されている。また、メモリセル２２と３２は、フィールド酸化膜５ａにより電気的に分離されており、上述した高濃度Ｐ型チャネル接続用拡散層６ａがこのフィールド領域でのチャネルストップ層としても機能することが分かる。
【００６０】
図７（ｃ）は、メモリセル２１と２２、３１と３２の間のソース領域での概略断面図である。この図７（ｃ）に示すように、ソース配線２８はコンタクト孔２５ｄにおいて高濃度Ｎ型コンタクト拡散層３０と接続している。このコンタクト拡散層３０はＮウェル２と同導電型であり、電気的に接続している。従って、ソース配線２８は、高濃度Ｎ型コンタクト拡散層３０を介して、Ｎウェル２に形成された総てのメモリセルのソースと電気的に接続している。このように、Ｎウェル２と接続するソース配線２８を設けることにより、メモリセル２１〜２３、３１〜３３のソース電位を制御することが可能になる。なお、図１０の各種配線の配置図は本実施形態にも適用される。
【００６１】
次に、本実施形態のマスクＲＯＭの製造方法を図８〜図９及び図５を参照して説明する。尚、図８及び図９は図６（ｂ）と同じ断面を、図５は図７（ａ）と同じ断面を夫々示す。
【００６２】
まず、図８（ａ）に示すように、Ｐ型シリコン基板１に、例えばリン等のＮ型不純物を、加速電圧５０ｋｅＶ程度、ドーズ量１×１０１３／ｃｍ２ 程度でイオン注入する。しかる後、例えば温度１０５０℃程度の窒素雰囲気下で６時間程度の熱処理を行い、シリコン基板１の表面部分にＮウェル２を形成する。
【００６３】
次に、図５（ａ）及び図５（ｂ）に示すように、第１の実施形態と同じ工程により、フィールド酸化膜５ａ、５ｂ及び高濃度Ｐ型のチャネル接続用拡散層６ａ、６ｂを形成する。
【００６４】
次に、図８（ｂ）に示すように、各メモリセルトランジスタ２１〜２３に書き込むべきデータに応じた形状にパターニングされたフォトレジスト６３をマスクとしてイオン注入を行い、Ｎウェル２にホウ素等のＰ型不純物を加速エネルギー２０ｋｅＶ程度でドーズ量５×１０１４ｃｍ−２程度で導入する。例えば、メモリセル２２にデータ“０”をメモリセル２１、２３にデータ“１”を書き込む場合、メモリセル２１、２３が形成される領域のフォトレジスト６３を残存させるとともに、メモリセル２２が形成される領域であってチャンネル拡散層がウェル２の表面の、その上にゲート電極６１が構成される領域に終端する終端部（図６（ｂ）の１７′ｂ）となる領域のフォトレジスト６３が除去されるようにパターニングを行う。このイオン注入により、メモリセル２２が形成される領域のＰ型不純物の不純物濃度が他の領域と比較して大きくなる。
【００６５】
次に、図８（ｃ）に示すように、例えば膜厚４０ｎｍ程度のゲート酸化膜６２を熱酸化により形成し、さらに、そのゲート酸化膜６２上に膜厚１００〜２００ｎｍ程度の多結晶シリコン膜８をＣＶＤ法により形成する。しかる後、多結晶シリコン膜８内に不純物、例えばリン等を１×１０１８／ｃｍ３ 程度の濃度で導入する。
【００６６】
次に、図８（ｄ）に示すように、フォトレジスト（図示せず）を全面に塗布した後、このフォトレジストをゲート電極のパターンにパターニングする。そして、そのパターニングされたフォトレジストをマスクとして、多結晶シリコン膜８及びゲート酸化膜６２を夫々選択的にエッチング除去することにより、多結晶シリコン膜８からなるゲート電極６１を形成する。しかる後、フォトレジストを除去する。
【００６７】
次に、図９（ａ）及び図５（ｃ）に示すように、フォトレジスト１３を全面に塗布した後、このフォトレジスト１３を、図６（ａ）に示す領域４０のパターン、即ち、コンタクト孔２５ｃが設けられる領域を覆うパターンにパターニングする。そして、このパターニングされたフォトレジスト１３及びフィールド酸化膜５ａ、５ｂをマスクとして、例えば砒素等のＮ型不純物を、加速電圧４０ｋｅＶ程度、ドーズ量５×１０１５／ｃｍ２ 程度でＮウェル２内にイオン注入する。このとき、イオン注入されたＮ型不純物は、後に行う熱処理によって拡散し、各メモリセルのソース拡散層１５ａ、１５ｂ、ドレイン拡散層１６ａ、１６ｂと高濃度Ｎ型コンタクト拡散層３０とを夫々形成する。
【００６８】
次に、図９（ｂ）及び図５（ｄ）に示すように、フォトレジスト１３を除去した後、フォトレジスト１４を全面に塗布し、このフォトレジスト１４を、図６（ａ）に示す領域４１を除くパターン、即ち、各ゲート電極を挟んで対向するＮウェル２の領域の一方が露出するパターンにパターニングする。そして、このパターニングされたフォトレジスト１４及びフィールド酸化膜５ａ、５ｂをマスクとして、例えばホウ素等のＰ型不純物を、加速電圧２０ｋｅＶ程度、ドーズ量５×１０１４／ｃｍ２ 程度でＮウェル２内にイオン注入する。このときイオン注入されたＰ型不純物は、後に行う熱処理によって拡散し、各メモリセルのドレイン拡散層１６ａ、１６ｂを夫々取り囲むチャネル拡散層１７ａ、１７ｂ及び高濃度Ｐ型コンタクト拡散層２９を形成する。しかる後、フォトレジスト１４を除去する。
【００６９】
次に、図９（ｃ）に示すように、例えば温度９５０℃程度の窒素雰囲気下で３０分程度の熱処理を行い、素子領域のＮウェル２内にイオン注入された砒素及びホウ素を夫々拡散させる。このとき、図９（ａ）の工程でイオン注入された砒素の拡散により、メモリセル２１、２２に共有されるソース拡散層１５ａ、メモリセル２３のソース拡散層１５ｂ、メモリセル２１のドレイン拡散層１６ａ、メモリセル２２、２３に共有されるドレイン拡散層１６ｂ、及び、高濃度Ｎ型コンタクト拡散層３０が形成される。一方、ホウ素の拡散係数が砒素の拡散係数よりかなり大きいために、このホウ素の拡散により、ドレイン拡散層１６ａ、１６ｂを夫々取り囲むＰ型のチャネル拡散層１７ａ、１７ｂと高濃度Ｐ型コンタクト拡散層２９とが形成される。
【００７０】
また、図８（ｂ）の工程でホウ素をイオン注入したことにより、チャネル拡散層１７ｂのＰ型不純物の不純物濃度が、メモリセル２２側で相対的に高く、メモリセル２３側で相対的に低くなるとともに、チャネル拡散層１７ａのＰ型不純物の不純物濃度が、メモリセル２１側で相対的に低くなる。これにより、メモリセル２１、２３のしきい値電圧は相対的に小さくなり、メモリセル２２のしきい値電圧は相対的に大きくなる。
【００７１】
また、ドレイン拡散層１６ａ、１６ｂは、ゲート電極６１に対して自己整合的に形成されるとともに、チャネル拡散層１７ａ、１７ｂによってＮウェル２から電気的に絶縁分離される。このとき、チャネル拡散層１７ａ、１７ｂが形成される範囲は、砒素とホウ素の拡散係数の差及び拡散時の熱処理条件に強く依存し、従って、ゲート電極６１等の加工寸法及び精度とは殆ど関係なく制御することができる。なお、この際に形成されたチャネル拡散層１７ａ、１７ｂ及び高濃度Ｐ型コンタクト拡散層２９は、図５（ｂ）の工程で形成されたチャネル接続用拡散層６ａ、６ｂとコンタクトして一体となる。
【００７２】
この後、チャネル用金属配線２７と電位制御回路５１とを接続する等、上記第１の実施形態と同様の工程を経ることにより、図６に示したマスクＲＯＭが完成する。
【００７３】
このように、本実施形態では、チャネル拡散層１７ａ、１７ｂ、１７ｃ、高濃度Ｐ型チャネル接続用拡散層６ａ、６ｂ及び高濃度Ｐ型コンタクト拡散層２９がＮウェル２内に延在して連続的に形成されており、この連続的に形成されたＰ型の不純物拡散層が各メモリセルからの延在部分である高濃度Ｐ型コンタクト拡散層２９においてコンタクト孔２５ｃを介してチャネル用金属配線２７に接続されることにより、チャネル拡散層１７ａ、１７ｂ、１７ｃが電位制御回路５１と電気的に接続されている。これにより、メモリセル２１〜２３、３１〜３３のチャネル拡散層１７ａ、１７ｂ、１７ｃを、フローティング状態にすることなく、その電位を基板等から独立して制御することが可能になる。従って、読み出し動作を行う場合にパンチスルーが生じる等のためにしきい値電圧がメモリセル毎にばらつくことがなくなり、信頼性の高い安定した動作を行わせることが可能となる。
【００７４】
次に、本実施形態のマスクＲＯＭの読み出し動作を、図６（ｂ）に示すメモリセル２１〜２３を例にとって説明する。なお、以下の説明において、メモリセル２２にデータ“０”がメモリセル２１、２３にデータ“１”が書き込まれている、即ちメモリセル２１、２３のしきい値電圧が相対的に小さく、メモリセル２２のしきい値電圧が相対的に大きいものとする。
【００７５】
メモリセル２１〜２３に記憶されたデータの読み出しを行うには、メモリセル２１、２３のしきい値電圧よりも大きく且つメモリセル２２のしきい値電圧よりも小さい電圧をゲート電極６１に印加するとともに、ドレイン拡散層１６ａ、１６ｂに１〜３Ｖ、Ｎウェル２及びソース拡散層１５ａ、１５ｂ並びにチャネル拡散層１７ａ、１７ｂに０Ｖの電圧を印加する。そして、このときのドレイン電流の有無によって、メモリセル２１〜２３のそれぞれに書き込まれたデータが“０”または“１”のいずれであるかを判定する。
【００７６】
尚、以上に説明した実施形態では、Ｎウェル２よりも高濃度のソース拡散層１５ａ、１５ｂを設けて、ソースを高耐圧構造としているが、ソース拡散層を設けずに、Ｎウェル２のみをソースとして機能させてもよい。また、上述の実施形態では、ウェル（並びにソース拡散層）及びドレイン拡散層が夫々Ｎ型でチャネル拡散層がＰ型の場合を説明したが、ウェル（並びにソース拡散層）及びドレイン拡散層が夫々Ｐ型でチャネル拡散層がＮ型の場合にも本発明は適用可能である。また、本発明は、各メモリセルトランジスタ毎に選択トランジスタを有するＥＥＰＲＯＭに適用することも可能である。
【００７７】
次に、本発明の第３の実施形態について、図１１〜図１２を参照して説明する。本実施形態が第１、第２の実施形態と異なるのは、本実施形態においては素子分離フィールド酸化膜に代えて、素子分離用電極を用いて素子活性領域を電気的に分離したことにある。
【００７８】
図１１は、第１の実施形態の図２（ａ）に相当するものであり、図２（ａ）と同じ構成要素には同じ参照番号で示す。図１１に示すように、本実施形態においては、図２（ａ）のフィールド酸化膜５ａに代えて半導体基板上に形成された絶縁膜９０２、その上に形成された素子分離電極９０３、その上面及び側面をカバーするキャップ絶縁膜９０４及びサイドウォール絶縁膜９０５を含む素子分離電極構造が形成される。それに伴い、Ｐ型チャネル拡散層１７ｂは、半導体基板の表面の素子分離電極９０３の下部に延びる延長部６ｂを通って高濃度Ｐ型コンタクト拡散層２９に接続される。
【００７９】
次に、本実施形態によるフラッシュメモリの製造方法を図１２に基づいて説明する。
【００８０】
まず、図１２（ａ）に示すように、Ｐ型シリコン基板１に、例えばリン等のようなＮ型不純物を、加速電圧５０ｋｅＶ程度、ドース量１×１０１３／ｃｍ２ 程度でイオン注入する。しかる後、例えば温度１０５０℃程度の窒素雰囲気下で６時間程度の熱処理を行い、シリコン基板１の表面部分にＮウエル２を形成する。
【００８１】
次に、Ｎウエル２上に膜厚２０ｎｍ程度のシリコン酸化膜３及びその上にレジスト膜９０１を夫々形成し、将来素子活性領域とする領域にのみレジスト膜９０１が残るように選択的にレジスト膜９０１をパターニングする。しかる後、残ったレジスト膜９０１のパターンをマスクとして、Ｎウエル２内に、例えばホウ素等のＰ型不純物を、加速電圧２０ｋｅＶ程度、ドーズ量１×１０１５／ｃｍ２ 程度でイオン注入する。その後、レジスト膜９０１を除去する。
【００８２】
次に、図１２（ｂ）に示すように、Ｐ型シリコン基板１に熱処理を施すことにより高濃度Ｐ型のチャネル接続用拡散層６ａ、６ｂを形成する。しかる後、熱酸化法によってＮウエル２上にシリコン酸化膜９０２を形成した後、ＣＶＤ法によってシリコン酸化膜９０２上に不純物を含有する多結晶シリコン膜９０３とシリコン酸化膜９０４を順次堆積する。次に、フォトリソグラフィー技術及びエッチング技術によって、シリコン酸化膜９０４、多結晶シリコン膜９０３、シリコン酸化膜９０２を順次パターニングすることにより、高濃度Ｐ型のチャネル接続用拡散層６ａ、６ｂ上のみに上記シリコン酸化膜９０２、多結晶シリコン膜９０３、シリコン酸化膜９０４を残存させる。この多結晶シリコン膜９０３は、ＧＮＤまたは外部よりアクセス可能に形成された導電層と接続され、その両側に互いに電気的に分離された２つの素子活性領域を固定する、素子分離電極を形成する。
【００８３】
更に、ＣＶＤ法によってシリコン酸化膜９０５をＮウエル２上全面に堆積した後、このシリコン酸化膜９０５に異方性エッチングを施すことにより、シリコン酸化膜９０２、多結晶シリコン膜９０３、シリコン酸化膜９０４の側壁にシリコン酸化膜９０５を残存させる。それにより、多結晶シリコン膜９０３の側壁にサイドウォールシリコン酸化膜９０５を形成するものである。
【００８４】
次に、図１２（ｃ）に示すように、フォトレジスト１３を全面に塗布した後、このフォトレジスト１３を、図１（ａ）に示す領域４０のパターン、即ち、コンタクト孔２５ｃが設けられる領域を覆うパターンにパターニングする。そして、このパターニングされたフォトレジスト１３及び素子分離用電極９０３をマスクとして、例えば砒素等のＮ型不純物を、加速電圧４０ｋｅＶ程度、ドーズ量５×１０１５／ｃｍ２ 程度でＮウエル２内にイオン注入する。このとき、イオン注入されたＮ型不純物は、後に行う熱処理によって拡散し、各メモリセルのソース拡散層１５ａ、１５ｂ、ドレイン拡散層１６ａ、１６ｂと高濃度Ｎ型コンタクト拡散層３０とを夫々形成する。尚、Ｎ型不純物としてリンをイオン注入した場合には、同一イオン注入条件において、より深くイオンを注入することができる。
【００８５】
次に、図１２（ｄ）に示すように、フォトレジスト１３を除去した後、フォトレジスト１４を全面に塗布し、このフォトレジスト１４を、図１（ａ）に示す領域４１を除くパターン、即ち、各制御ゲートの両側にあるＮウエル２の２つの領域の一方が露出するパターンにパターニングする。そして、このパターニングされたフォトレジスト１４及び素子分離用電極９０３をマスクとして、例えばホウ素等のＰ型不純物を、加速電圧２０ｋｅＶ程度、ドーズ量５×１０１４ｃｍ２ 程度でＮウエル２内にイオン注入する。このときイオン注入されたＰ型不純物は、後に行う熱処理によって拡散し、各メモリセルのドレイン拡散層１６ａ、１６ｂを夫々取り囲むチャネル拡散層１７ａ、１７ｂ及び高濃度Ｐ型コンタクト拡散層２９を形成する。しかる後、フォトレジスト１４を除去する。
【００８６】
【発明の効果】
本発明によれば、ＤＳＡ型のメモリセルトランジスタのチャネル領域の電位が制御可能に構成されているために、このチャネル領域がフローティング状態にはならず、従って、読み出し及び書き換え動作を行う場合にしきい値電圧がメモリセル毎にばらつくこともないので、安定した動作を行わせることができるようになる。また、各メモリセルの実効チャネル長を不純物の横方向拡散長により制御できるので、メセルセルサイズを縮小した場合でも、浮遊ゲート等の加工限界に起因する実効チャネル長のばらつきがない。従って、高集積化が可能であるとともに、例えばデータ読み出し時のしきい値電圧やドレイン電流又はデータ書き込み時の書き込み特性等のメモリセル特性のばらつきのきわめて少ない、信頼性及び良品率の高い不揮発性半導体記憶装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態によるフラッシュメモリの要部を示す概略平面図及び概略断面図である。
【図２】本発明の第１の実施形態によるフラッシュメモリの要部を示す概略断面図である。
【図３】本発明の第１の実施形態によるフラッシュメモリの製造方法を工程順に示す概略断面図である。
【図４】本発明の第１の実施形態によるフラッシュメモリの製造方法を工程順に示す概略断面図である。
【図５】本発明の第１の実施形態によるフラッシュメモリの製造方法を工程順に示す概略断面図である。
【図６】本発明の第２の実施形態によるマスクＲＯＭの要部を示す概略平面図及び概略断面図である。
【図７】本発明の第２の実施形態によるマスクＲＯＭの要部を示す概略断面図である。
【図８】本発明の第２の実施形態によるマスクＲＯＭの製造方法を工程順に示す概略断面図である。
【図９】本発明の第２の実施形態によるマスクＲＯＭの製造方法を工程順に示す概略断面図である。
【図１０】本発明の第１の実施形態によるフラッシュメモリの概略平面図である。
【図１１】本発明の第３の実施形態によるフラッシュメモリの要部を示す概略断面図である。
【図１２】本発明の第３の実施形態によるフラッシュメモリの製造方法を工程順に示す概略断面図である。
【符号の説明】
１ Ｐ型シリコン基板
２ Ｎウェル
３ シリコン酸化膜
４ シリコン窒化膜
５ａ、５ｂ フィールド酸化膜
６ａ、６ｂ チャネル接続用拡散層
７ トンネル酸化膜
８、１０ 多結晶シリコン膜
９ ＯＮＯ膜
１１ 浮遊ゲート
１２ 制御ゲート
１５ａ、１５ｂ ソース拡散層
１６ａ、１６ｂ ドレイン拡散層
１７ａ、１７ｂ チャネル拡散層
２１、２２、２３、３１、３２、３３ メモリセル
２４ 層間絶縁膜
２５ａ、２５ｂ、２５ｃ、２５ｄ コンタクト孔
２６ ビット線
２７ チャネル用金属配線
２８ ソース配線
２９ 高濃度Ｐ型コンタクト拡散層
３０ 高濃度Ｎ型コンタクト拡散層
５１ 電位制御回路（電位制御手段）
Claims (13)
- 半導体基板と、
前記半導体基板上に形成されたトランジスタにして、前記基板の表面の所定領域上に形成されたゲート構造と、前記半導体基板の表面の前記ゲート構造の両側に、互いに離隔して形成された第１の導電型の一対の第１の不純物拡散層と、前記一対の第１の不純物拡散層の一方を囲むように形成され、前記半導体基板の表面の所定領域に達する終端部をもち、該トランジスタのチャネル領域を形成する前記第１の導電型と異なる第２の導電型の第２の不純物拡散層とをもった前記トランジスタと、
前記第２の不純物拡散層に電気的に接続され、かつ外部よりアクセス可能に形成された導電層と、
前記半導体基板に互いに電気的に離隔された２つの素子活性領域を画定するため、前記半導体基板に形成された素子分離用フィールド酸化膜と、
を有し、
前記第２の不純物拡散層は前記半導体基板表面に延在する延長部を有し、
前記導電層は前記トランジスタをカバーするように前記半導体基板上に形成された層間絶縁層の上に形成され、前記層間絶縁層に形成されたコンタクトホールを介して前記第２の不純物拡散層の前記延長部に接続されており、
前記トランジスタは、前記２つの素子活性領域の一方に形成され、前記第２の不純物拡散層の延長部は、前記素子分離用フィールド酸化膜の下方を通り、前記２つの素子活性領域の他方に延びていることを特徴とする不揮発性半導体記憶装置。 - 半導体基板と、
前記半導体基板上に形成された少なくとも１つのメモリセルトランジスタにして、各トランジスタが、前記半導体基板の表面の所定の領域上に第１の絶縁膜をその間に介して形成された浮遊ゲートと、前記浮遊ゲートの上に第２の絶縁膜をその間に介して形成された制御ゲートとを含むスタック型ゲート構造と、前記半導体基板の表面の前記ゲート構造の両側に互いに離隔して形成されて、前記半導体基板よりも低い抵抗をもった、第１の導電型の一対の第１の不純物拡散層と、前記半導体基板内に前記一対の第１の不純物拡散層の一方を囲むように形成され、その終端部が前記半導体基板の表面の所定領域に達して該トランジスタのチャネル領域を形成する、前記第１の導電型と異なる第２の導電型の第２の不純物拡散層とを含む前記少なくとも１つのメモリセルトランジスタと、
前記半導体基板内に延長する前記第２の不純物拡散層の延長部と、
前記延長部に電気的に接続され、かつ外部よりアクセス可能に形成された導電層と、
前記半導体基板に互いに電気的に離隔された２つの素子活性領域を画定するため、前記半導体基板に形成された素子分離用フィールド酸化膜と、
を有し、
前記導電層は前記メモリトランジスタをカバーするように前記半導体基板上に形成された層間絶縁層の上に形成され、前記層間絶縁層に形成されたコンタクトホールを介して前記第２の不純物拡散層の前記延長部に接続されており、
前記少なくとも１つのトランジスタは、前記２つの素子活性領域の一方に形成され、前記第２の不純物拡散層の延長部は、前記素子分離用フィールド酸化膜の下方を通り、前記２つの素子活性領域の他方に延びていることを特徴とする不揮発性半導体記憶装置。 - 半導体基板と、
前記半導体基板上に形成された少なくとも１つのメモリセルトランジスタにして、各トランジスタが、前記半導体基板の表面の所定の領域上に、絶縁膜をその間に介して形成されたゲート電極と、前記半導体基板の表面の前記ゲート電極の両側部分に互いに離隔して形成されて前記半導体基板よりも低い抵抗をもった前記第１の導電型の一対の第１の不純物拡散層と、前記半導体基板内に前記一対の第１の不純物拡散層の一方を囲むように形成され、前記半導体基板の表面の所定領域に達する終端部をもち、該トランジスタのチャネル領域を形成する、前記第１の導電型と異なる第２の導電型の第２の不純物拡散層とを備えている前記少なくとも１つのメモリセルトランジスタと、
前記半導体基板内に延長する前記第２の不純物拡散層の延長部と、
前記延長部に電気的に接続され、かつ外部よりアクセス可能に形成された導電層と、
前記半導体基板に互いに電気的に離隔された２つの素子活性領域を画定するため、前記半導体基板に形成された素子分離用フィールド酸化膜と、
を有し、
前記導電層は前記メモリトランジスタをカバーするように前記半導体基板上に形成された層間絶縁層の上に形成され、前記層間絶縁層に形成されたコンタクトホールを介して前記第２不純物拡散層の前記延長部に接続されており、
前記少なくとも１つのトランジスタは、前記２つの素子活性領域の一方に形成され、前記第２の不純物拡散層の延長部は、前記素子分離用フィールド酸化膜の下方を通り、前記２つの素子活性領域の他方に延びていることを特徴とする不揮発性半導体記憶装置。 - 半導体基板と、
前記半導体基板上に形成されたトランジスタにして、前記基板の表面の所定領域上に形成されたゲート構造と、前記半導体基板の表面の前記ゲート構造の両側に、互いに離隔して形成された第１の導電型の一対の第１の不純物拡散層と、前記一対の第１の不純物拡散層の一方を囲むように形成され、前記半導体基板の表面の所定領域に達する終端部をもち、該トランジスタのチャネル領域を形成する前記第１の導電型と異なる第２の導電型の第２の不純物拡散層とをもった前記トランジスタと、
前記第２の不純物拡散層に電気的に接続され、かつ外部よりアクセス可能に形成された導電層と、
前記半導体基板に互いに電気的に離隔された２つの素子活性領域を画定するため、前記半導体基板に形成された素子分離用電極と、
を有し、
前記第２の不純物拡散層は前記半導体基板表面に延在する延長部を有し、
前記導電層は前記トランジスタをカバーするように前記半導体基板上に形成された層間絶縁層の上に形成され、前記層間絶縁層に形成されたコンタクトホールを介して前記第２の不純物拡散層の前記延長部に接続されており、
前記トランジスタは、前記２つの素子活性領域の一方に形成され、前記第２の不純物拡散層の延長部は、前記素子分離用電極の下方を通り、前記２つの素子活性領域の他方に延びていることを特徴とする不揮発性半導体記憶装置。 - 半導体基板と、
前記半導体基板上に形成された少なくとも１つのメモリセルトランジスタにして、各トランジスタが、前記半導体基板の表面の所定の領域上に第１の絶縁膜をその間に介して形成された浮遊ゲートと、前記浮遊ゲートの上に第２の絶縁膜をその間に介して形成された制御ゲートとを含むスタック型ゲート構造と、前記半導体基板の表面の前記ゲート構造の両側に互いに離隔して形成されて、前記半導体基板よりも低い抵抗をもった、第１の導電型の一対の第１の不純物拡散層と、前記半導体基板内に前記一対の第１の不純物拡散層の一方を囲むように形成され、その終端部が前記半導体基板の表面の所定領域に達して該トランジスタのチャネル領域を形成する、前記第１の導電型と異なる第２の導電型の第２の不純物拡散層とを含む前記少なくとも１つのメモリセルトランジスタと、
前記半導体基板内に延長する前記第２の不純物拡散層の延長部と、
前記延長部に電気的に接続され、かつ外部よりアクセス可能に形成された導電層と、
前記半導体基板に互いに電気的に離隔された２つの素子活性領域を画定するため、前記半導体基板に形成された素子分離用電極と、
を有し、
前記導電層は前記メモリトランジスタをカバーするように前記半導体基板上に形成された層間絶縁層の上に形成され、前記層間絶縁層に形成されたコンタクトホールを介して前記第２の不純物拡散層の前記延長部に接続されており、
前記少なくとも１つのトランジスタは、前記２つの素子活性領域の一方に形成され、前記第２の不純物拡散層の延長部は、前記素子分離用電極の下方を通り、前記２つの素子活性領域の他方に延びていることを特徴とする不揮発性半導体記憶装置。 - 半導体基板と、
前記半導体基板上に形成された少なくとも１つのメモリセルトランジスタにして、各トランジスタが、前記半導体基板の表面の所定の領域上に、絶縁膜をその間に介して形成されたゲート電極と、前記半導体基板の表面の前記ゲート電極の両側部分に互いに離隔して形成されて前記半導体基板よりも低い抵抗をもった前記第１の導電型の一対の第１の不純物拡散層と、前記半導体基板内に前記一対の第１の不純物拡散層の一方を囲むように形成され、前記半導体基板の表面の所定領域に達する終端部をもち、該トランジスタのチャネル領域を形成する、前記第１の導電型と異なる第２の導電型の第２の不純物拡散層とを備えている前記少なくとも１つのメモリセルトランジスタと、
前記半導体基板内に延長する前記第２の不純物拡散層の延長部と、
前記延長部に電気的に接続され、かつ外部よりアクセス可能に形成された導電層と、
前記半導体基板に互いに電気的に離隔された２つの素子活性領域を画定するため、前記半導体基板に形成された素子分離用電極と、
を有し、
前記導電層は前記メモリトランジスタをカバーするように前記半導体基板上に形成された層間絶縁層の上に形成され、前記層間絶縁層に形成されたコンタクトホールを介して前記第２不純物拡散層の前記延長部に接続されており、
前記少なくとも１つのトランジスタは、前記２つの素子活性領域の一方に形成され、前記第２の不純物拡散層の延長部は、前記素子分離用電極の下方を通り、前記２つの素子活性領域の他方に延びていることを特徴とする不揮発性半導体記憶装置。 - 前記半導体基板の少なくとも表面に第１の導電型の領域が存在し、
前記第１の不純物拡散層及び前記第２の不純物拡散層は前記第１の導電型の領域内に形成されていることを特徴とする請求項１〜６のいずれか１項に記載の不揮発性半導体記憶装置。 - 前記第１の導電型がＮ型であり、前記第２の導電型がＰ型であることを特徴とする請求項１〜７のいずれか１項に記載の不揮発性半導体記憶装置。
- 少なくとも表面の導電型が第１の導電型となっている半導体基板の予め定められた領域に、前記第１の導電型と異なる第２の導電型の不純物を導入し、それに熱処理を施して、２つの素子活性領域を互いに電気的に分離する素子分離用フィールド酸化膜を形成すると共に、前記第２の導電型の不純物を活性化して前記素子分離用フィールド酸化膜の下に第２導電型の不純物拡散層を形成する工程と、
前記２つの素子活性領域の一方の上に、第１の絶縁膜を間に介して形成された浮遊ゲート、該浮遊ゲートの上に第２の絶縁膜を間に介して形成された制御ゲートを含むスタックドゲートを形成する工程と、
前記半導体基板表面の前記スタックドゲートの両側の領域に第１の導電型の不純物を導入し、前記両側の領域の一方の領域及び前記２つの素子活性領域の他方に前記第１の導電型の不純物より拡散係数が大きい第２の導電型の不純物を導入する工程と、
熱処理を施して前記第１の導電型の不純物と前記第２の導電型の不純物を活性化して、前記両側の領域に前記第１の導電型の不純物の拡散による一対の第１拡散層を形成し、前記一方の領域に前記第１拡散層を囲み、前記一方の素子活性領域の表面に達する終端部をもった前記第２の導電型の不純物の拡散による第２拡散層を形成すると共に、前記素子分離用フィールド酸化膜の下に形成された第２導電型の不純物拡散層を介して前記第２拡散層に接続される第３拡散層を前記２つの素子活性領域の他方に形成する工程と、
前記第３拡散層を介して前記第２拡散層に電気的に接続され外部よりアクセス可能な導電層を形成する工程とを具備することを特徴とする不揮発性半導体記憶装置の製造方法。 - 複数のメモリセルをもった不揮発性半導体記憶装置の製造方法において、
少なくとも表面の導電型が第１の導電型となっている半導体基板の予め定められた領域に、前記第１の導電型と異なる第２の導電型の不純物を導入し、それに熱処理を施して、２つの素子活性領域を互いに電気的に分離する素子分離用フィールド酸化膜を形成すると共に、前記第２の導電型の不純物を活性化して前記素子分離用フィールド酸化膜の下に第２導電型の不純物拡散層を形成する工程と、
前記複数のメモリセルに書き込むべきデータに応じたパターンのマスクを用いて、前記素子活性領域の所定箇所に第２の導電型の不純物を導入する工程と、
前記２つの素子活性領域の一方に所定のパターンで、前記複数のメモリセルのトランジスタのゲート構造を形成する工程と、
前記半導体基板の前記ゲート構造の両側の領域に前記第１の導電型の不純物を導入し、前記両側の領域の一方の領域に前記第１の導電型の不純物より拡散係数が大きい第２の導電型の不純物を導入し、それに熱処理を施して前記第１の導電型の不純物と前記第２の導電型の不純物を活性化し、拡散して、前記両側の領域に前記第１の導電型の不純物の拡散による一対の第１拡散層を、前記一方の領域に前記第１拡散層を囲み、前記半導体基板の表面に達する終端部をもった前記第２の導電型の不純物の拡散による第２拡散層を夫々形成する工程と、
前記第２拡散層に電気的に接続され外部よりアクセス可能な導電層を形成する工程とを具備することを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記両側の領域の一方の領域に前記第２の導電型の不純物を導入する際に、前記２つの素子活性領域の他方に前記第２の導電型の不純物を導入し、
前記第２拡散層を形成する際に、前記素子分離用フィールド酸化膜の下に形成された第２導電型の不純物拡散層を介して前記第２拡散層に接続される第３拡散層を前記２つの素子活性領域の他方に形成し、
前記導電層を前記第３拡散層を介して前記第２拡散層に電気的に接続することを特徴とする請求項１０に記載の不揮発性半導体記憶装置の製造方法。 - 少なくとも表面の導電型が第１の導電型となっている半導体基板の予め定められた領域に、前記第１の導電型と異なる第２の導電型の不純物を導入し、それに熱処理を施して、前記第２の導電型の不純物を活性化して第２導電型の不純物拡散層を形成する工程と、
前記第２導電型の不純物拡散層上に、２つの素子活性領域を互いに電気的に分離する素子分離用電極を形成する工程と、
前記２つの素子活性領域の一方の上に、第１の絶縁膜を間に介して形成された浮遊ゲート、該浮遊ゲートの上に第２の絶縁膜を間に介して形成された制御ゲートを含むスタックドゲートを形成する工程と、
前記半導体基板表面の前記スタックドゲートの両側の領域に第１の導電型の不純物を導入し、前記両側の領域の一方の領域及び前記２つの素子活性領域の他方に前記第１の導電型の不純物より拡散係数が大きい第２の導電型の不純物を導入する工程と、
熱処理を施して前記第１の導電型の不純物と前記第２の導電型の不純物を活性化して、前記両側の領域に前記第１の導電型の不純物の拡散による一対の第１拡散層を形成し、前記一方の領域に前記第１拡散層を囲み、前記一方の素子活性領域の表面に達する終端部をもった前記第２の導電型の不純物の拡散による第２拡散層を形成すると共に、前記素子分離用電極の下に形成された第２導電型の不純物拡散層を介して前記第２拡散層に接続される第３拡散層を前記２つの素子活性領域の他方に形成する工程と、
前記第３拡散層を介して前記第２拡散層に電気的に接続され外部よりアクセス可能な導電層を形成する工程とを具備することを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記第１の導電型がＮ型であり、前記第２の導電型がＰ型であることを特徴とする請求項９乃至１２のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
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