JPH0644631B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置及びその製造方法に係わり、多層
ゲート型ＭＯＳトランジスタの第２ゲート電極に高融点
金属のシリサイド構造を利用し、同時に１層ゲート型の
ＭＯＳトランジスタのゲート電極に高融点金属のポリサ
イド構造のものを利用し、高速度化、高集積化を可能と
したもので、特に不揮発性メモリーに使用されるもので
ある。

（従来の技術） 一般に集積回路においては、集積度だけでなく、動作速
度の向上のために素子の微細化が必要とされている。ま
た、高速度化として、集積回路に使用されるゲート電極
材料には従来から多結晶シリコンに比べ、比抵抗が小さ
いモリブデン，タングステン，タンタル等のいわゆる高
融点金属のシリサイドまたは、ポリサイドがある。不揮
発性メモリー装置は、従来から第２図に示すごとく形成
されている。即ち第２図(a)に示す如くＰ型シリコン基
板２０１上に素子分離用フィールド絶縁膜２０２、第１
のゲート酸化膜２０３、多結晶シリコン（燐ドープ）２
０４を設け、第２図(b)の如く多層ゲート型トランジス
タの第１のゲート電極（多結晶シリコン）２０４をレジ
スト２０５でパターニング加工し、第２図(c)の如く多
層ゲート型トランジスタの第１のゲート電極を熱酸化
し、第２のゲート酸化膜２０７を形成すると共に、１層
ゲート型トランジスタのゲート酸化膜２０６を形成した
後、第２図(d)の如く多層ゲート型トランジスタの第２
のゲート電極と１層ゲート型トランジスタのゲート電極
となる多結晶シリコン層２０８／高融点金属シリサイド
層２０９の構造もしくは、高融点金属のシリサイド構造
を形成する。その後、第２図(e)の如く多層ゲート型ト
ランジスタのゲート電極をパターニング加工した後、１
層ゲート型トランジスタのゲート電極を加工し、第２図
(e)，(f)の如くゲート電極をマスクとしてソースＮ^＋層
２１０，ドレインＮ^＋層２１１を形成するものである。

（発明が解決しようとする問題点） 第２図で示した工程においては、多層ゲート型トランジ
スタの第２のゲート酸化膜２０７及び１層ゲート型トラ
ンジスタのゲート酸化膜２０６を同時に形成しているた
め、多層ゲート型トランジスタの第１のゲート電極２０
４である多結晶ＳｉとＳｉ基板２０１との酸化レートの
相異により、多層ゲート型トランジスタの多結晶シリコ
ン上酸化膜と１層ゲート型トランジスタのゲート酸化膜
の膜厚のコントロールは複雑化する。また一般に、多結
晶シリコンの熱酸化膜はバルク酸化膜に比べ膜質が悪
く、耐圧が低い。そこで、９５０℃以上の高温で酸化膜
を形成することにより、膜質を改善し、ゲート耐圧を向
上させる必要がある。このため、多層ゲート型トランジ
スタの第２のゲート酸化膜と１層ゲート型トランジスタ
のゲート酸化膜の形成においては、充分なゲート耐圧を
得るためには高温で酸化しなくてはならない。このた
め、多層ゲート型トランジスタの第２のゲート酸化膜と
１層ゲートトランジスタのゲート酸化膜にプロセス的制
限が加えられと共に、膜厚コントロールは困難なものに
する。

そこで、第３図に示した手法が考えられる。これは、Ｐ
型Ｓｉ基板３０１上の素子分離用フィールド絶縁膜３０
２以外の素子領域に多層ゲート型トランジスタの第１の
ゲート酸化膜３０３と１層ゲート型トランジスタのゲー
ト酸化膜３０４を同時に形成した後、多層ゲート型トラ
ンジスタの第１のゲート電極と１層ゲート型トランジス
タのゲート電極となる多結晶シリコン膜３０５を形成し
該膜上に第２のゲート酸化膜となる絶縁膜３０６を形成
した（第３図(a)）。その後第３図(b)の如く多結晶シリ
コン膜（燐ドープ）３０７を形成し、更に多層ゲート型
トランジスタの第２のゲート電極となる高融点金属のシ
リサイド３０８を形成した後、１層ゲート型トランジス
タの形成領域の高融点金属のシリサイド３０８、膜３０
７，３０６を取り除いた（第３図(c)）。その後、多層
ゲート型トランジスタのゲート電極をパターニング加工
した後、１層ゲート型トランジスタのゲート電極をパタ
ーニング加工する方法がある。第３図(e)において３０
９はソースＮ^＋層、３１０はドレインＮ^＋層である。こ
の方法だと、１層ゲート型トランジスタのゲート酸化膜
厚は固定され、２層ゲート型トランジスタの第２のゲー
ト酸化膜厚を自由にコントロールすることが可能であ
る。

しかしながら、１層ゲート型トランジスタのゲート電極
３０５は、高融点金属のシリサイドもしくはポリサイド
構造とはならない。しかも、不揮発性メモリーセルのよ
うな多層ゲート型トランジスタにおいては、第１のゲー
ト電極の比抵抗ρｓが第２のゲート電極のρｓより高い
ものであっても、なんら、素子特性に影響を及ぼさない
ような使用にあたっては、素子の微細化のため、多層ゲ
ート型トランジスタの第１のゲートを薄膜化することが
可能となる。ところが、第３図で示したような工程であ
ると、周辺トランジスタとなる１層ゲート型トランジス
タのゲート電極３０５は、同時に薄くなってしまい、ρ
ｓが増大し、素子の低速化を招く。

本発明は、前記従来技術の欠点を克服し、信頼性が高い
シリサイド構造またはポリサイド構造のＭＯＳ ＦＥＴ
を具備した半導体装置（集積回路）と、素子設計を簡略
化することを可能としたその製造方法を提供することを
目的とする。

（問題点を解決するための手段と作用） 本発明は、１層ゲート型トランジスタのゲート電極に高
融点金属のポリサイド構造を、多層ゲート型トランジス
タの第２のゲート電極に薄型の高融点金属のシリサイド
構造を用いることで、従来方法でより工程を簡略化する
ことができ、かつ高速化する構造とその製造方法を提供
するものである。これは、多層ゲート型トランジスタの
第２のゲート電極に高融点金属シリサイドを用い、１層
ゲート型トランジスタのゲート電極を、多層ゲート型の
第１のゲート電極形成時に同時に形成される電極材（多
層晶シリコン）と、多層ゲート型の第２のゲート電極形
成時に同時に形成される電極材（高融点金属シリサイ
ド）のつみ重ねた構造をとることにより、工程を簡略化
し、高速化されることに基づくものである。すなわち本
発明は、多層ゲート型トランジスタの第２のゲート電極
に高融点金属のシリサイド構造のものを用い、同一基板
上に存在する１層ゲート型トランジスタのゲート電極に
高融点金属のポリサイド構造のものを用いて薄型ゲート
構造とし、工程的に有利化されるようにしたことを特徴
としている。

（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例として、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ
ＰＲＯＭ）セルとその周辺回路に使われるＮチャネルＭ
ＯＳＦＥＴの形成に本発明を適用した場合の例である。
まず、Ｐ型シリコン基板１０１にフィールド酸化膜１０
２を形成し、次に素子形成領域に熱酸化によりゲート酸
化膜１０３，１０４を形成した後、全面に多結晶シリコ
ン１０５を堆積させ、ＰＯＣｌ_３法により多結晶シリコ
ン膜１０５中に燐をドープした。さらに、多結晶シリコ
ン膜１０５上に熱酸化により第２のゲート酸化膜１０６
を形成した（第１図(a)）。次いで第１図(b)に示される
ごとく周知のフォトリソグラフィー技術を用いて所望の
多層ゲート型トランジスタ形成領域のレジストパターン
１１０を形成した。このレジストパターン１１０をマス
クとして、多層ゲート型トランジスタ形成領域外の酸化
膜１０６を周知のエッチング技術によりエッチングした
後、さらに前記レジストパターン１１０を除去し、基板
表面を洗浄した後、タングステンシリサイド膜１０７を
ＣＶＤ法により基板全面に堆積した（第１図(c)）。次
に周知のフォトリソグラフィー技術を用いてゲート電極
レジストパターンを形成した。さらに、異方性ドライエ
ッチング技術を用いて、多層ゲート型トランジスタの第
２のゲート電極と１層ゲート型トランジスタのゲート電
極の１部となるタングステンシリサイド膜１０７をエッ
チングした後、多層ゲート型トランジスタの第１のゲー
ト電極上の酸化膜のみを選択的にエッチングし、つづい
て多結晶シリコン１０５をエッチングした。このように
構成されたゲート電極構造をマスクとしてソース１０
８、ドレイン１０９（第１図(e)）ならびに拡散層配線
形成のために、砒素イオンを加速エネルギー６０ｋｅＶ
で、２×１０^１５cm^−２注入した（第１図(d)）。さら
に図に示していないが、さらに保護膜及び前記注入した
イオンを活性化するため、９５０℃のＯ_２雰囲気中でシ
リコンを酸化し、次に、層間絶縁膜としてシリコン酸化
膜とシリコンとリンをドープしたガラス膜を周知の気相
成長法にて形成したのち、９００℃Ｎ_２雰囲気中でアニ
ールした。次に周知の微細加工技術を用いて、所望領域
に電極取出し用開孔を形成し、さらに所望のＡｌ合金配
線を形成して、Ｎチャネル型のＥＰ ＲＯＭを作成し
た。

本実施例によれば、従来構造すなわち、第３図に示した
構造のものに比べ、１層ゲート型トランジスタのゲート
電極にポリサイド構造を使用することが可能となり、比
抵抗ρｓが１／１０以下となり、素子の高速化が成され
た。また、多層ゲート型トランジスタの第１のゲート電
極の多結晶シリコンと多層ゲート型トランジスタの第２
のゲート電極を薄膜化することができ、従ってゲート電
極とソース，ドレインのコンタクト孔との間隔が小さく
設計できるので、集積度が大幅に向上された。また上記
のようにゲート電極が薄膜化できて同一マスクでゲート
電極の加圧ができるので、１層ゲート型トランジスタの
ゲート電極と多層ゲート型トランジスタの２つのゲート
電極を同時に加工することが可能となり、製造コストが
大幅に低減された。また、第２図で示したものに比べて
も、同様に前記２種類のゲート電極を同一マスクを用い
て、同時に加工できる他、多層ゲート型トランジスタの
第２のゲート酸化膜と１層ゲート型トランジスタの第１
のゲート酸化膜厚を個別にコントロールすることがで
き、素子設計を簡略化することができた。

［発明の効果］ 以上説明した如く本発明によれば、前記従来技術の欠点
を克服し、信頼性が高いシリサイド構造またはポリサイ
ド構造のＭＯＳ ＦＥＴを具備した半導体装置（集積回
路）と、素子設計及び工程を簡略化することを可能と
し、コスト的に有利な製造方法を提供することができる
ものである。

【図面の簡単な説明】

第１図は本発明の一実施例の製造工程説明図、第２図，
第３図は従来装置の製造工程説明図である。 １０１……シリコン基板、１０２……素子分離用フィー
ルド絶縁膜、１０３……２層ゲート型トランジスタの第
１のゲート酸化膜、１０４……１層ゲート型トランジス
タのゲート酸化膜、１０５……多結晶シリコン膜（リン
ドープ）、１０６……２層ゲート型トランジスタの第２
のゲート酸化膜、１０７……高融点金属のシリサイド、
１０８……ソースＮ^＋層、１０９……ドレインＮ^＋層、
１１０……レジストパターン。

Claims (5)

【特許請求の範囲】
1. 【請求項１】第１の素子領域に形成される１層ゲート型
   のトランジスタと、第２の素子領域に形成される多層ゲ
   ート型のトランジスタとを具備し、 前記１層ゲート型のトランジスタのゲート電極は、第１
   の導電体と、この第１の導電体上に積み重ねられる第２
   の導電体とから構成され、 前記多層ゲート型のトランジスタは、前記第１の導電体
   から構成される第１のゲート電極と、 前記第１のゲート電極上に絶縁膜を介して形成され、前
   記第２の導電体から構成される第２のゲート電極とを有
   することを特徴とする半導体装置。
2. 【請求項２】前記１層ゲート型のトランジスタのゲート
   電極の厚さは、前記多層ゲート型のトランジスタの第１
   のゲート電極と第２のゲート電極の合計の厚さに等しい
   ことを特徴とする特許請求の範囲第１項に記載の半導体
   装置。
3. 【請求項３】前記第１の導電体は、ポリシリコンであ
   り、前記第２の導電体は、高融点金属のシリサイドであ
   ることを特徴とする特許請求の範囲第１項に記載の半導
   体装置。
4. 【請求項４】第１及び第２の素子領域上に第１の絶縁体
   を形成する工程と、 前記第１の絶縁体上に第１の導電体を形成する工程と、 前記第１の導電体上に第２の絶縁体を形成する工程と、 前記第２の絶縁体を選択的にエッチングし、当該第２の
   絶縁体を前記第２の素子領域のみに残存させる工程と、 前記第１の導電体及び前記第２の絶縁体上に第２の導電
   体を形成する工程と、 前記第１の導電体、前記第２の導電体及び前記第２の絶
   縁体を選択的にエッチングし、前記第１の素子領域に前
   記第１の導電体及び前記第２の導電体から構成される１
   層ゲート型のトランジスタのゲート電極を形成し、前記
   第２の素子領域に前記第１の導電体から構成される多層
   ゲート型のトランジスタの第１のゲート電極及び前記第
   ２の導電体から構成される多層ゲート型のトランジスタ
   の第２のゲート電極を形成する工程とを具備することを
   特徴とする半導体装置の製造方法。
5. 【請求項５】前記第１の導電体は、ポリシリコンであ
   り、前記第２の導電体は、高融点金属のシリサイドであ
   ることを特徴とする特許請求の範囲第４項に記載の半導
   体装置の製造方法。