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KR100540477B1 - 반도체 소자의 게이트 전극 형성방법 - Google Patents

반도체 소자의 게이트 전극 형성방법 Download PDF

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Abstract

본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자의 게이트 전극 형성방법에 관한 것이며, 이상 산화 현상을 유발하는 재산화 공정을 생략할 수 있는 반도체 소자의 게이트 전극 형성방법을 제공하는데 그 목적이 있다. 본 발명은 폴리실리콘/실리사이드 구조 또는 폴리실리콘/금속 구조의 게이트 전극 형성시, 게이트 패터닝후, 마스크 없이 산화막에 대한 폴리실리콘막의 식각선택비가 큰 습식 및 건식 식각 공정을 진행하여 게이트 패터닝시 손상된 게이트 산화막이 게이트 산화막으로 작용하지 않도록 하여 재산화 공정을 생략하도록 하는 기술이다.

Description

반도체 소자의 게이트 전극 형성방법
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자의 게이트 전극 형성방법에 관한 것이다.
일반적으로, 모스 트랜지스터의 게이트 전극은 폴리실리콘막을 사용하여 형성하여 왔다.
반도체 장치의 고집적화에 따라 게이트 전극을 비롯한 각종 패턴이 미세화 되고 있으며, 최근에는 0.25㎛ 선폭 이하까지 미세화가 진행되고 있다. 이에 따라, 통상적인 게이트 전극 형성시 사용되어온 불순물 도핑 폴리실리콘(doped poly silicon)막은 그 자체의 높은 비저항 특성으로 인하여 지연 시간이 길어 빠른 동작을 요구하는 소자에 적용하기가 어려운 문제점이 있었다. 이러한 문제점은 반도체 장치의 고집적화에 따라 더욱 심각한 문제로 대두되고 있으며, 이를 고려하여 주로 텅스텐 실리사이드막 등을 채용한 폴리사이드 구조 또는 폴리실리콘/금속 구조의 게이트 전극에 대한 관심이 늘어나고 있다.
그러나, 이러한 폴리사이드 또는 폴리실리콘/금속 구조를 게이트 전극에 적용하는데 있어서, 게이트 패터닝 후 게이트 산화막 및 기판의 식각 손상을 회복시키기 위한 재산화(re-oxidation) 공정이 용이하지 않은 문제점이 있었다.
이는 고온의 산화 환경에 실리사이드막 또는 금속이 노출될 경우 실리사이드막 또는 금속의 이상 산화가 일어나기 때문이며, 이처럼 게이트 패터닝 후의 재산화 공정이 용이하지 않은 이유로 폴리사이드 또는 폴리실리콘/금속 구조의 게이트 전극을 소자에 적용하는데 어려움이 있다.
본 발명은 이상 산화 현상을 유발하는 재산화 공정을 생략할 수 있는 반도체 소자의 게이트 전극 형성방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 기판 상에 게이트 절연막, 폴리실리콘막, 금속 원소 함유막을 차례로 적층시키는 제1 단계; 선택 식각을 통해 상기 금속 원소 함유막 및 상기 폴리실리콘막을 패터닝하여 게이트 전극 구조를 형성하는 제2 단계 - 상기 선택 식각에 의해 상기 폴리실리콘막과의 계면 부분의 상기 게이트 절연막이 손상됨 - ; 및 패터닝된 상기 폴리실리콘막의 측벽을 부분 식각하여 상기 게이트 절연막의 비손상 부분 상에 상기 폴리실리콘막이 잔류하도록 하는 제3 단계를 포함하는 반도체 소자의 게이트 전극 형성방법이 제공된다.
본 발명은 폴리실리콘/실리사이드 구조 또는 폴리실리콘/금속 구조의 게이트 전극 형성시, 게이트 패터닝후, 마스크 없이 산화막에 대한 폴리실리콘막의 식각선택비가 큰 습식 및 건식 식각 공정을 진행하여 게이트 패터닝시 손상된 게이트 산화막이 게이트 산화막으로 작용하지 않도록 하여 재산화 공정을 생략하도록 하는 기술이다.
이하, 본 발명의 용이한 실시를 도모하기 위하여 그 바람직한 실시예를 소개한다.
첨부된 도면 도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 텅스텐 실리사이드 게이트 전극 형성 공정을 도시한 것으로, 이하 이를 참조하여 그 공정을 살펴본다.
우선, 도 1a에 도시된 바와 같이 필드 산화막(도시되지 않음)이 형성된 실리콘 기판(10) 상에 게이트 산화막(11), 게이트 폴리실리콘막(12) 및 텅스텐 실리사이드막(13)을 차례로 형성한다.
다음으로, 도 1b에 도시된 바와 같이 텅스텐 실리사이드막(13) 상부에 게이트 전극 형성을 위한 포토레지스트 패턴(14)을 형성하고, 이를 식각 마스크로 사용하여 텅스텐 실리사이드막(13) 및 도핑된 게이트 폴리실리콘막(12)을 차례로 건식 식각하여 게이트 전극을 패터닝한다. 이때, 포토레지스트 패턴(14)은 원하는 게이트 선폭보다 소정 크기(후속 공정시 식각될 크기)만큼 크게 형성하며, 건식 식각시 게이트 산화막(11)의 손상이 유발된다. 도면에서 점으로 표시된 부분이 식각 손상부를 나타내고 있다.
계속하여, 도 1c에 도시된 바와 같이 포토레지스트 패턴(14)을 제거한 다음, 게이트 전극 특히, 게이트 폴리실리콘막(12) 측벽을 부분 식각한다. 이때, 습식 식각 및 건식 식각을 수행할 수 있으며, 습식 식각의 경우, 포토레지스트 패턴(14)을 제거하지 않은 상태에서 실시할 수 있다. 우선, 습식 식각은 29wt%의 암모니아(NH4OH) 수용액과 초순수를 1:20의 비율로 혼합한 용액을 사용하여 65～80℃의 온도에서 수행할 수 있으며, 2.35wt%의 TMAH(tetra-methylamoniumhydroxide) 수용액을 사용하여 65～80℃의 온도에서 수행할 수 있다. 또한, 건식 식각은 3～5ℓpm의 오존(O3) 가스와 150～200sccm의 HF 가스의 혼합 가스를 사용하여 실온 및 대기압의 조건으로 수행한다. 상기의 조건으로 습식 및 건식 식각을 진행할 경우, 산화막에 대한 폴리실리콘막의 식각선택비가 200:1 정도로 나타나 게이트 산화막(11)의 식각 손상을 방지할 수 있다.
본 발명의 다른 실시예는 폴리실리콘/텅스텐 구조의 게이트 전극 형성시에 본 발명을 적용한 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예를 들어, 전술한 실시예에서는 텅스텐 실리사이드, 텅스텐을 게이트 전극 재료로 사용하는 일례를 들어 설명하였으나, 본 발명은 폴리실리콘과 함께 코발트 실리사이드, 몰리브덴 실리사이드 등의 실리사이드막을 사용하거나, 텅스텐 이외의 금속을 사용하는 모든 경우에 적용될 수 있다.
전술한 본 발명은 게이트 식각후 재산화 공정을 생략할 수 있어 이상 산화 현상을 근본적으로 방지할 수 있어 폴리실리콘/실리사이드 구조 또는 폴리실리콘/금속 구조의 게이트 전극을 실제 소자에 적용 가능하도록 하며, 고온 공정을 회피함으로써 고온 공정에 따른 소자의 특성 저하를 방지할 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 텅스텐 실리사이드 게이트 전극 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 실리콘 기판 11 : 게이트 산화막
12 : 게이트 폴리실리콘막 13 : 텅스텐 실리사이드막
14 : 포토레지스트 패턴

Claims (11)

  1. 반도체 기판 상에 게이트 절연막, 폴리실리콘막, 금속 원소 함유막을 차례로 적층시키는 제1 단계;
    선택 식각을 통해 상기 금속 원소 함유막 및 상기 폴리실리콘막을 패터닝하여 게이트 전극 구조를 형성하는 제2 단계 - 상기 선택 식각에 의해 상기 폴리실리콘막의 계면 부분의 상기 게이트 절연막이 손상된 - ; 및
    패터닝된 상기 폴리실리콘막의 측벽을 부분 식각하여 상기 게이트 절연막의 비손상 부분 상에 상기 폴리실리콘막이 잔류하도록 하는 제3 단계
    를 포함하는 반도체 소자의 게이트 전극 형성방법.
  2. 제 1 항에 있어서,
    상기 금속 원소 함유막이 실리사이드막 또는 금속막인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제3 단계가, 암모니아 수용액을 사용한 습식 식각을 통해 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제3 단계가, 테트라메틸암모늄하이드록사이드(TMAH) 수용액을 사용한 습식 식각을 통해 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  5. 제 1 항에 있어서,
    상기 제3 단계가, 오존(O3) 및 불산(HF)의 혼합 가스를 사용하는 건식 식각을 통해 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  6. 제 3 항에 있어서,
    상기 제3 단계가, 실질적으로 29wt%의 상기 암모니아 수용액과 초순수를 실질적으로 1:20의 비율로 혼합한 용액을 사용한 습식 식각을 통해 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  7. 제 4 항에 있어서,
    상기 제3 단계가, 실질적으로 2.35wt%의 상기 테트라메틸암모늄하이드록사이드(TMAH) 수용액을 사용한 습식 식각을 통해 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  8. 제 5 항에 있어서,
    상기 제3 단계가, 3～5ℓpm의 상기 오존과 150～200sccm의 상기 불산의 혼합 가스를 사용하는 건식 식각을 통해 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  9. 제 6 항에 있어서,
    상기 제3 단계가, 65 내지 80℃의 온도에서 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  10. 제 7 항에 있어서,
    상기 제3 단계가, 65 내지 75℃의 온도에서 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  11. 제 8 항에 있어서,
    상기 제3 단계가, 실온 및 대기압에서 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
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TW088110650A TW432506B (en) 1998-06-30 1999-06-24 Method for fabricating a gate electrode of a semiconductor device
JP11181766A JP2000031116A (ja) 1998-06-30 1999-06-28 半導体素子のゲ―ト電極の形成方法
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100964272B1 (ko) 2003-06-25 2010-06-16 주식회사 하이닉스반도체 폴리메탈 게이트 스택 형성 방법

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3381252B2 (ja) * 1999-06-30 2003-02-24 日本電気株式会社 半導体装置及びその製造方法
US6703320B1 (en) * 2002-01-04 2004-03-09 Taiwan Semiconductor Manufacturing Company Successful and easy method to remove polysilicon film
KR100567624B1 (ko) * 2004-06-15 2006-04-04 삼성전자주식회사 반도체 장치의 제조 방법
KR100583609B1 (ko) * 2004-07-05 2006-05-26 삼성전자주식회사 반도체 장치의 게이트 구조물 제조방법 및 이를 이용한불휘발성 메모리 장치의 셀 게이트 구조물 제조방법
JP4859355B2 (ja) 2004-08-13 2012-01-25 セイコーエプソン株式会社 トレンチ素子分離構造の形成方法、半導体基板および半導体装置
US7176090B2 (en) * 2004-09-07 2007-02-13 Intel Corporation Method for making a semiconductor device that includes a metal gate electrode
US8070693B2 (en) * 2004-09-30 2011-12-06 Cook Medical Technologies Llc Articulating steerable wire guide
WO2006072975A1 (ja) * 2005-01-05 2006-07-13 Fujitsu Limited 半導体装置とその製造方法
US7442319B2 (en) * 2005-06-28 2008-10-28 Micron Technology, Inc. Poly etch without separate oxide decap
KR100673228B1 (ko) * 2005-06-30 2007-01-22 주식회사 하이닉스반도체 낸드 플래쉬 메모리 소자의 제조방법
CN101421386B (zh) * 2005-10-13 2011-08-10 高级技术材料公司 金属相容的光致抗蚀剂和/或牺牲性抗反射涂层去除组合物
US8715205B2 (en) * 2006-08-25 2014-05-06 Cook Medical Tecnologies Llc Loop tip wire guide
US20090087993A1 (en) * 2007-09-28 2009-04-02 Steven Maxwell Methods and apparatus for cost-effectively increasing feature density using a mask shrinking process with double patterning
US8232604B2 (en) * 2008-05-01 2012-07-31 International Business Machines Corporation Transistor with high-k dielectric sidewall spacer
US7736981B2 (en) * 2008-05-01 2010-06-15 International Business Machines Corporation Metal high dielectric constant transistor with reverse-T gate
US20090275182A1 (en) * 2008-05-01 2009-11-05 International Business Machines Corporation Method for fabricating a metal high dielectric constant transistor with reverse-t gate
DE102010042229B4 (de) * 2010-10-08 2012-10-25 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zum Steigern der Integrität eines Gatestapels mit großem ε durch Erzeugen einer gesteuerten Unterhöhlung auf der Grundlage einer Nasschemie und mit den Verfahren hergestellter Transistor
US9515673B2 (en) * 2015-01-19 2016-12-06 Seiko Epson Corporation D/A conversion circuit, oscillator, electronic apparatus, and moving object
JP6521219B2 (ja) * 2015-01-19 2019-05-29 セイコーエプソン株式会社 Ｄ／ａ変換回路、発振器、電子機器及び移動体
US10541139B2 (en) * 2016-03-24 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Planarization control in semiconductor manufacturing process

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6229168A (ja) * 1985-07-31 1987-02-07 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH03209775A (ja) * 1990-01-12 1991-09-12 Matsushita Electron Corp 半導体装置の製造方法
KR19980031096A (ko) * 1996-10-31 1998-07-25 김영환 반도체 소자의 제조방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3304588A1 (de) 1983-02-10 1984-08-16 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von mos-transistoren mit flachen source/drain-gebieten, kurzen kanallaengen und einer selbstjustierten, aus einem metallsilizid bestehenden kontaktierungsebene
JPS60127761A (ja) 1983-12-15 1985-07-08 Matsushita Electric Ind Co Ltd Ｍｏｓトランジスタの製造方法
JPH0644631B2 (ja) 1987-05-29 1994-06-08 株式会社東芝 半導体装置及びその製造方法
JPH03280550A (ja) 1990-03-29 1991-12-11 Nec Corp 集積回路装置の製造方法
JP3209775B2 (ja) 1992-01-10 2001-09-17 株式会社日立製作所 複合発電設備およびその運転方法
US5334545A (en) * 1993-02-01 1994-08-02 Allied Signal Inc. Process for forming self-aligning cobalt silicide T-gates of silicon MOS devices
JP2626513B2 (ja) 1993-10-07 1997-07-02 日本電気株式会社 半導体装置の製造方法
KR0141195B1 (ko) * 1994-06-08 1998-07-15 김광호 저저항 게이트전극을 갖는 반도체소자의 제조방법
KR960006004A (ko) * 1994-07-25 1996-02-23 김주용 반도체 소자 및 그 제조방법
JP2663905B2 (ja) 1995-03-30 1997-10-15 日本電気株式会社 半導体装置の製造方法
JP3280550B2 (ja) 1995-10-09 2002-05-13 株式会社資生堂 カートリッジ式注射器のストッパー機構
JPH10163311A (ja) * 1996-11-27 1998-06-19 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5796151A (en) * 1996-12-19 1998-08-18 Texas Instruments Incorporated Semiconductor stack having a dielectric sidewall for prevention of oxidation of tungsten in tungsten capped poly-silicon gate electrodes
JPH11154711A (ja) * 1997-11-20 1999-06-08 Toshiba Corp 半導体装置の製造方法
US6002150A (en) * 1998-06-17 1999-12-14 Advanced Micro Devices, Inc. Compound material T gate structure for devices with gate dielectrics having a high dielectric constant
US6218311B1 (en) * 1998-06-30 2001-04-17 Texas Instruments Incorporated Post-etch treatment of a semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6229168A (ja) * 1985-07-31 1987-02-07 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH03209775A (ja) * 1990-01-12 1991-09-12 Matsushita Electron Corp 半導体装置の製造方法
KR19980031096A (ko) * 1996-10-31 1998-07-25 김영환 반도체 소자의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100964272B1 (ko) 2003-06-25 2010-06-16 주식회사 하이닉스반도체 폴리메탈 게이트 스택 형성 방법

Also Published As

Publication number Publication date
US6551913B1 (en) 2003-04-22
TW432506B (en) 2001-05-01
JP2000031116A (ja) 2000-01-28
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