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KR100451990B1 - 반도체소자 제조방법 - Google Patents

반도체소자 제조방법 Download PDF

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Abstract

본 발명은 반도체 기판 상부에 랜딩플러그 콘택홀 형성시 건식 식각과 습식 식각을 순차적으로 실시함으로써 반도체 기판의 손상이 없도록 하기 위한 랜딩플러그 콘택홀 형성방법에 관한 것으로, 건식 식각시 질화막을 제거할 때에 산화막에 비해 높은 식각 선택비 조건을 사용하여 하부의 산화막 중간에서 식각이 멈추게 한 후에, 산화막용 식각 용액을 사용하여 반도체 기판 상부의 산화막을 습식 식각으로 제거함으로써 반도체 기판에 아무런 손상이 없게 할 수 있다.

Description

반도체소자 제조방법{Manufacturing Method of Semiconductor Device}
본 발명은 반도체소자 제조방법에 관한 것으로, 더욱 상세하게는 반도체 기판 상부에 랜딩플러그 콘택홀 형성시 건식 식각과 습식 식각을 순차적으로 실시함으로써 반도체 기판의 손상이 없도록 하기 위한 랜딩플러그 콘택홀 형성방법에 관한 것이다.
도 1a 내지 도 1d는 종래기술에 따른 반도체소자 제조공정의 단면도이다.
먼저, 도 1a에 도시된 바와 같이 반도체기판(10) 상부에 하드마스크(16)가 형성된 게이트 전극을 형성한다. 이때 게이트 전극은 반도체기판(10) 상부에 형성되는 게이트 산화막(12)과 그 상부의 게이트 전도체(14)로 이루어진다.
다음, 도 1b에 도시된 바와 같이 상기 결과물 상부에 산화막(18) 및 질화막(20)을 차례로 형성한다. 이때 상기 산화막(18)은 응력(應力) 완화의 역할을 하는 층이고, 상기 질화막(20)은 게이트 스페이서의 역할과 함께 그 위에 형성되는 절연산화막에 대한 식각방지막으로서의 역할을 하는 층이다.
그 다음, 도 1c에 도시된 바와 같이 상기 결과물 상부에 절연산화막(22)을 형성하고, 절연산화막(22) 상부에 감광막(24)을 형성한 후, 감광막(24)을 리소그래피 공정으로 패터닝한다.
그 다음, 도 1d에 도시된 바와 같이 상기 패터닝된 감광막(24)을 마스크로 하여 랜딩플러그 콘택으로 예정된 부위의 절연산화막(22), 질화막(20), 산화막(18) 및 게이트 산화막(12)을 건식 식각하여 랜딩플러그 콘택홀(26)을 형성한다.
이때 도면에서 알 수 있듯이 과도한 식각이 이루어지기 때문에 반도체기판(10) 상에 플라즈마 손상 및 기계적 손상이 가해진다. 이러한 반도체기판(10)의 손상은 트랜지스터의 파괴전압 (cell array punch breakdown voltage) 측면에서 취약하고 리프레쉬 (refresh) 손실을 야기하는 문제점이 있다.
도 2는 종래기술에 따른 랜딩플러그 콘택홀 형성 후 반도체 기판의 단면사진으로서, 상기 공정에 의한 랜딩플러그 콘택홀(26)의 형성으로 인해 반도체 기판(10)이 손상되었음을 도시한다.
본 발명은 상기 종래의 문제점을 해결하기 위한 것으로, 랜딩플러그 콘택홀 형성시 반도체 기판의 손상이 없도록 하기 위하여 건식 식각과 습식 식각을 순차적으로 실시하는 것을 특징으로 하는 반도체소자 제조방법을 제공하는 것을 목적으로 한다.
도 1a 내지 도 1d는 종래기술에 따른 반도체소자 제조공정의 단면도.
도 2는 종래기술에 따른 랜딩플러그 콘택홀 형성 후 반도체 기판의 단면사진.
도 3a 내지 도 3f는 본 발명에 따른 반도체소자 제조공정의 단면도.
도 4는 본 발명에 따른 랜딩플러그 콘택홀 형성 후 반도체 기판의 단면사진.
도 5는 종래기술과 본 발명에 따른 반도체소자의 트랜지스터 파괴전압을 나타내는 그래프.
< 도면의 주요부분에 대한 부호 설명 >
10, 100 : 반도체 기판 12, 102 : 게이트 산화막
14, 104 : 게이트 전도체 16, 106 : 하드마스크
18, 108 : 산화막 20, 110 : 질화막
22, 112 : 절연산화막 24, 114 : 감광막
26, 116 : 랜딩플러그 콘택홀 118 : 폴리머
상기 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은 하기의 단계를 포함한다.
반도체기판 상부에 하드마스크가 형성된 게이트 전극을 형성하는 단계;
상기 결과물 상부에 산화막, 질화막 및 절연산화막을 차례로 형성하는 단계;
상기 절연산화막 상부에 감광막을 형성하는 단계;
상기 감광막을 리소그래피 공정으로 패터닝하는 단계;
상기 패터닝된 감광막을 마스크로 하여 랜딩플러그 콘택으로 예정된 부위의 절연산화막을 건식 식각하는 단계;
상기 단계에서 발생하는 폴리머를 건식 식각하는 단계;
상기 랜딩플러그 콘택으로 예정된 부위의 질화막을 건식 식각하는 단계; 및
상기 랜딩플러그 콘택으로 예정된 부위의 게이트 산화막을 습식 식각하는 단계에 의해 랜딩플러그 콘택홀을 형성한다.
상기 각 단계를 포함하는 본 발명의 반도체소자 제조방법은 상기 랜딩플러그 콘택홀의 모양이 홀 (hole)형, T자형 또는 일자형이고, 상기 산화막의 두께가 30 내지 100Å이고, 상기 질화막의 두께가 200 내지 450Å이고, 상기 질화막에 대한 절연산화막의 식각선택비가 10∼100 : 1이 되도록 자기정렬 식각공정으로 절연산화막을 건식 식각하고, 상기 폴리머를 산소(O2) 또는 일산화탄소(CO)를 주성분으로 하는 플라즈마 조건을 이용하여 건식 식각하고, 상기 질화막을 산화막에 대한 질화막의 식각선택비가 1∼20 : 1이 되도록 CHF3또는 CH2F2를 주성분으로 하는 플라즈마 조건을 이용하여 건식 식각하고, 상기 질화막의 식각 시간은 하부 산화막 두께의 1/3∼2/3까지 식각되도록 설정하며, 상기 게이트 산화막을 묽은 HF 또는 BOE 용액 (Buffered Oxide Etch; HF와 NH4F가 혼합된 용액)을 이용하여 습식 식각하는 것을 특징으로 한다.
이하 첨부도면에 의거하여 본 발명을 상세히 설명하면 다음과 같다.
도 3a 내지 도 3f는 본 발명에 따른 반도체소자 제조공정의 단면도이다.
먼저, 도 3a에 도시된 바와 같이 반도체기판(100) 상부에 하드마스크(106)가 형성된 게이트 전극을 형성한다. 이때 게이트 전극은 반도체기판(100) 상부에 형성되는 게이트 산화막(102)과 그 상부의 게이트 전도체(104)로 이루어진다.
다음, 도 3b에 도시된 바와 같이 상기 결과물 상부에 산화막(108) 및 질화막(110)을 차례로 형성한다. 이때 상기 산화막(108)은 응력(應力) 완화의 역할을 하는 층으로 30 내지 100Å의 두께로 형성되고, 상기 질화막(110)은 게이트 스페이서의 역할과 함께 그 위에 형성되는 절연산화막에 대한 식각방지막으로서의 역할을 하는 층으로 200 내지 450Å의 두께로 형성된다.
그 다음, 도 3c에 도시된 바와 같이 상기 결과물 상부에 절연산화막(112)을 형성하고, 절연산화막(112) 상부에 감광막(114)을 형성한 후, 감광막(114)을 리소그래피 공정으로 패터닝한다.
그 다음, 도 3d에 도시된 바와 같이 상기 패터닝된 감광막(114)을 마스크로 하여 랜딩플러그 콘택으로 예정된 부위의 절연산화막(112)을 건식 식각하는데, 이때 폴리머(118)가 발생한다.
상기 절연산화막(112)의 건식 식각은 질화막(110)에 대한 절연산화막(112)의 식각선택비가 10∼100 : 1이 되도록 자기정렬 식각공정을 이용한다.
그 다음, 도 3e에 도시된 바와 같이 상기 단계에서 발생한 폴리머(118)를 건식 식각한 후, 랜딩플러그 콘택으로 예정된 부위의 질화막(110)을 건식 식각한다.
이때 상기 폴리머(118)는 산소(O2) 또는 일산화탄소(CO)를 주성분으로 하는 플라즈마 조건을 이용하여 건식 식각하고, 질화막(110)은 산화막(108)에 대한 질화막(110)의 식각선택비가 1∼20 : 1이 되도록 CHF3또는 CH2F2를 주성분으로 하는 플라즈마 조건을 이용하여 건식 식각하며, 식각 시간은 하부 산화막 즉, 산화막(108)과 게이트 산화막(102) 전체 두께의 1/3∼2/3까지 식각되도록 설정한다.
그 다음, 도 3f에 도시된 바와 같이 상기의 건식 식각에 의해 식각이 되지 않은 랜딩플러그 콘택으로 예정된 부위의 게이트 산화막(102)을 습식 식각하여 반도체기판(100)을 노출시킴으로써 랜딩플러그 콘택홀(116) 형성공정을 마무리한다.
이때 상기 게이트 산화막(102)의 습식 식각은 묽은 HF 또는 BOE 용액 (Buffered Oxide Etch; HF와 NH4F가 혼합된 용액)을 이용한다.
또한 상기 랜딩플러그 콘택홀(116)은 그 모양이 홀 (hole)형, T자형 또는 일자형이다.
도 4는 본 발명에 따른 랜딩플러그 콘택홀 형성 후 반도체 기판의 단면사진으로, 상기 공정에 의한 랜딩플러그 콘택홀(116)의 형성으로 인해 반도체 기판(100)이 손상되지 않았음을 도시한다.
도 5는 종래기술과 본 발명에 따른 반도체소자의 트랜지스터 파괴전압을 나타내는 그래프이다.
이는 종래기술과 본 발명에 따른 공정을 각각 이용하여 질화막이 제거되는 시간의 경과에 따른 트랜지스터의 파괴 전압값을 비교한 것으로, 본 발명에서와 같이 랜딩플러그 콘택홀 형성시 건식 식각과 습식 식각을 순차적으로 실시하면 반도체기판의 손상이 없기 때문에 트랜지스터의 파괴 전압이 높아짐을 도시한다.
이상에서 설명한 바와 같이, 본 발명에서는 건식 식각시 질화막을 제거할 때에 산화막에 비해 높은 식각 선택비 조건을 사용하여 하부의 산화막 중간에서 식각이 멈추게 한 후에, 산화막용 식각 용액을 사용하여 반도체 기판 상부의 산화막을 습식 식각으로 제거함으로써 반도체 기판에 아무런 손상이 없게 할 수 있다. 이에 따라, 트랜지스터의 파괴 전압 및 리프레쉬 시간의 손실을 감소시킬 수 있기 때문에 수율 확보에 유리하다.

Claims (9)

  1. 반도체기판 상부에 하드마스크가 형성된 게이트 전극을 형성하는 단계;
    상기 결과물 상부에 산화막, 질화막 및 절연산화막을 차례로 형성하는 단계;
    상기 절연산화막 상부에 감광막을 형성하는 단계;
    상기 감광막을 리소그래피 공정으로 패터닝하는 단계;
    상기 패터닝된 감광막을 마스크로 하여 랜딩플러그 콘택으로 예정된 부위의 절연산화막을 건식 식각하는 단계;
    상기 단계에서 발생하는 폴리머를 건식 식각하는 단계;
    상기 랜딩플러그 콘택으로 예정된 부위의 질화막을, 산화막에 대한 질화막의 식각선택비가 1∼20 : 1이 되도록 CHF3또는 CH2F2를 주성분으로 하는 플라즈마 조건 및 하부의 산화막 및 게이트 산화막이 1/3∼2/3의 두께까지 식각되도록 시간이 설정된 상태에서 건식 식각하는 단계; 및
    상기 랜딩플러그 콘택으로 예정된 부위의 게이트 산화막을 묽은 HF 또는 BOE 용액 (Buffered Oxide Etch; HF와 NH4F가 혼합된 용액)으로 습식 식각하여 랜딩플러그 콘택홀을 형성하는 것을 특징으로 하는 반도체소자 제조방법.
  2. 제 1 항에 있어서,
    상기 랜딩플러그 콘택홀은 그 모양이 홀 (hole)형, T자형 및 일자형으로 이루어진 군으로부터 선택되는 모양인 것을 특징으로 하는 반도체소자 제조방법.
  3. 제 1 항에 있어서,
    상기 산화막은 30 내지 100Å의 두께로 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  4. 제 1 항에 있어서,
    상기 질화막은 200 내지 450Å의 두께로 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  5. 제 1 항에 있어서,
    상기 절연산화막은 질화막에 대한 절연산화막의 식각선택비가 10∼100 : 1이 되도록 자기정렬 식각공정에 의해 건식 식각되는 것을 특징으로 하는 반도체소자 제조방법.
  6. 제 1 항에 있어서,
    상기 폴리머는 산소(O2) 또는 일산화탄소(CO)를 주성분으로 하는 플라즈마 조건에 의해 건식 식각되는 것을 특징으로 하는 반도체소자 제조방법.
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