JPS5951143B2 - Ｍｉｓ形半導体装置 - Google Patents
Ｍｉｓ形半導体装置Info
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- JPS5951143B2 JPS5951143B2 JP51100611A JP10061176A JPS5951143B2 JP S5951143 B2 JPS5951143 B2 JP S5951143B2 JP 51100611 A JP51100611 A JP 51100611A JP 10061176 A JP10061176 A JP 10061176A JP S5951143 B2 JPS5951143 B2 JP S5951143B2
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Read Only Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は、ＭＩＳ形半導体装置に関する。
さらに詳しくは、新規なＲＯＭ（リードオンリメモリ）
回路を具備する高集積度のＥ／ＤＭＩＳＬＳＩに関する
。
回路を具備する高集積度のＥ／ＤＭＩＳＬＳＩに関する
。
情報処理分野に適用されるＲＯＭ回路を具備するＥ／Ｄ
ＭＩＳＬＳＩには、信頼度の向上およびコストの低減そ
れに高速動作性等のために集積度の高いものが要求され
ている。
ＭＩＳＬＳＩには、信頼度の向上およびコストの低減そ
れに高速動作性等のために集積度の高いものが要求され
ている。
従来、この種の高集積度のＲＯＭ回路を具備するＥ／Ｄ
ＭＩＳＬＳＩ（以下、ＲＯＭＥ／ ＤＭＩＳＬＳＩと略
記する）は、第１図並びに第２図ａ−ｃに示すように、
行列状に配置したＭＩＳ形トランジスタＱ、、〜Ｑ、、
おけるその一部をデイプリーシヨンタイプ（ＱＩＩＤ、
Ｑ１３Ｄ９Ｑ２２Ｄ９Ｑ３３Ｄ）となし、残りのものを
エンハンスメントタイプ（Ｑ１２Ｅ、Ｑ２１Ｅ、Ｑ２３
Ｅ、Ｑ３１Ｅ、Ｑ３２Ｅ）となしたものである。
ＭＩＳＬＳＩ（以下、ＲＯＭＥ／ ＤＭＩＳＬＳＩと略
記する）は、第１図並びに第２図ａ−ｃに示すように、
行列状に配置したＭＩＳ形トランジスタＱ、、〜Ｑ、、
おけるその一部をデイプリーシヨンタイプ（ＱＩＩＤ、
Ｑ１３Ｄ９Ｑ２２Ｄ９Ｑ３３Ｄ）となし、残りのものを
エンハンスメントタイプ（Ｑ１２Ｅ、Ｑ２１Ｅ、Ｑ２３
Ｅ、Ｑ３１Ｅ、Ｑ３２Ｅ）となしたものである。
なお、第１図において、Ｘ、〜Ｘ、は出力信号用配線、
Ｙ、〜Ｙ。はアドレス配線である。そして、このＲＯＭ
Ｅ／ＤＭＩＳＬＳＩは、第２図ａに平面図を、同図ｂに
同図ａにおけるＡＡ′矢視縦断面図を、同図ｃに同図ａ
におけるＢＢ′矢視縦”断面図を示すように、シリコン
基板１上にゲート酸化シリコン膜２を介在して形成した
導電性多結晶シリコン膜３からなるゲート電極を有し、
このゲート電極パターンによるセルフアライメント方式
により製作したＮ゛型層４をソースまたはドレインとす
る構造のものである。同図において、ゲート電極下のＮ
型層５は、デイプリーシヨンタイプのＭＩＳ形トランジ
スタにおける拡散層であり、６は、フイールド酸化シリ
コン膜である。この種のＲＯＭＥ／ＤＭＯＳＬＳＩは、
その構造上、素子寸法を可及的小となし高集積度のもの
であるが、それぞれのＭＩＳ形トランジスタＱ，，〜Ｑ
３３におけるソースまたはドレインとなるＮｆ型層４を
シリコン基板１表面に形成するものであるため、横方向
素子寸法がかなり大きくなり多ビツトのＲＯＭＥ／ＤＭ
ＩＳＬＳＩを得るにはチツプサイズが大きくなるもので
ある。
Ｙ、〜Ｙ。はアドレス配線である。そして、このＲＯＭ
Ｅ／ＤＭＩＳＬＳＩは、第２図ａに平面図を、同図ｂに
同図ａにおけるＡＡ′矢視縦断面図を、同図ｃに同図ａ
におけるＢＢ′矢視縦”断面図を示すように、シリコン
基板１上にゲート酸化シリコン膜２を介在して形成した
導電性多結晶シリコン膜３からなるゲート電極を有し、
このゲート電極パターンによるセルフアライメント方式
により製作したＮ゛型層４をソースまたはドレインとす
る構造のものである。同図において、ゲート電極下のＮ
型層５は、デイプリーシヨンタイプのＭＩＳ形トランジ
スタにおける拡散層であり、６は、フイールド酸化シリ
コン膜である。この種のＲＯＭＥ／ＤＭＯＳＬＳＩは、
その構造上、素子寸法を可及的小となし高集積度のもの
であるが、それぞれのＭＩＳ形トランジスタＱ，，〜Ｑ
３３におけるソースまたはドレインとなるＮｆ型層４を
シリコン基板１表面に形成するものであるため、横方向
素子寸法がかなり大きくなり多ビツトのＲＯＭＥ／ＤＭ
ＩＳＬＳＩを得るにはチツプサイズが大きくなるもので
ある。
それゆえ、本発明の目的は、新規な構造を有するものを
提供し、極めて素子寸法の小なるＲＯＭＥ／ＤＭＩＳＬ
ＳＩ等のＭＩＳ形半導体装置を提供することにある。
提供し、極めて素子寸法の小なるＲＯＭＥ／ＤＭＩＳＬ
ＳＩ等のＭＩＳ形半導体装置を提供することにある。
このような目的を達成するために本発明においては、半
導体基板表面の一部に第１絶縁膜を介在してゲート電極
を有する第１ＭＩＳ形トランジスタが一定間隔をもつて
行列状に複数個設けられているものと、第１ＭＩＳ形ト
ランジスタにおけるゲート電極全面および表面が露出し
ている前記半導体基板全面に設けられている第２絶縁膜
と、それぞれの前記第１ＭＩＳ形トランジスタ間におけ
る半導体基板上に第２絶縁膜を介在してゲート電極を設
けてなる第２ＭＩＳ形トランジスタが１個ずつそれぞれ
の前記第１ＭＩＳ形トランジスタ間に設けられているも
のとからなり、前記第１または第２のＭＩＳ形トランジ
スタの一部をデイプリーシヨンタイプとなし、残りのも
のをエンハンスメントタイプとなしたことを特徴とする
ＲＯＭＥ／ＤＭＩＳＬＳＩ等のＭＩＳ形半導体装置とす
るものである。
導体基板表面の一部に第１絶縁膜を介在してゲート電極
を有する第１ＭＩＳ形トランジスタが一定間隔をもつて
行列状に複数個設けられているものと、第１ＭＩＳ形ト
ランジスタにおけるゲート電極全面および表面が露出し
ている前記半導体基板全面に設けられている第２絶縁膜
と、それぞれの前記第１ＭＩＳ形トランジスタ間におけ
る半導体基板上に第２絶縁膜を介在してゲート電極を設
けてなる第２ＭＩＳ形トランジスタが１個ずつそれぞれ
の前記第１ＭＩＳ形トランジスタ間に設けられているも
のとからなり、前記第１または第２のＭＩＳ形トランジ
スタの一部をデイプリーシヨンタイプとなし、残りのも
のをエンハンスメントタイプとなしたことを特徴とする
ＲＯＭＥ／ＤＭＩＳＬＳＩ等のＭＩＳ形半導体装置とす
るものである。
以下、本発明の一実施例であるＲＯＭＥ／ ＤＭＯＳＬ
ＳＩおよびその製法を具体的に説明する。本発明にかか
るＲＯＭＥ／ＤＭＯＳＬＳＩの主なる特徴は、ＭＯＳＬ
ＳＩにおける多層配線技術を流用して極めて高集積度に
ＭＯＳ形トランジスタを行列状に配置してなり、ＲＯＭ
の目となる個所のエンハンスメントタイプＭＯＳ形トラ
ンジスタにおけるチヤンネル領域に基板とは反対導電型
の不純物をイオン打ち込みして、そのトランジスタをデ
イプリーシヨンタイプのものに化成したものである。そ
して、それぞれのＭＯＳ形トランジスタにおけるゲート
電極間を可及的に小とし、従来のこの種のＲＯＭＭＯＳ
ＬＳＩに比較して２倍程度の高集積度を達成する構造の
ものである。
ＳＩおよびその製法を具体的に説明する。本発明にかか
るＲＯＭＥ／ＤＭＯＳＬＳＩの主なる特徴は、ＭＯＳＬ
ＳＩにおける多層配線技術を流用して極めて高集積度に
ＭＯＳ形トランジスタを行列状に配置してなり、ＲＯＭ
の目となる個所のエンハンスメントタイプＭＯＳ形トラ
ンジスタにおけるチヤンネル領域に基板とは反対導電型
の不純物をイオン打ち込みして、そのトランジスタをデ
イプリーシヨンタイプのものに化成したものである。そ
して、それぞれのＭＯＳ形トランジスタにおけるゲート
電極間を可及的に小とし、従来のこの種のＲＯＭＭＯＳ
ＬＳＩに比較して２倍程度の高集積度を達成する構造の
ものである。
なお、第３図は、本発明にかかるＲＯＭ回路の一部を示
す略図であり、Ｘ，〜Ｘ。
す略図であり、Ｘ，〜Ｘ。
は出力信号用配線、Ｙ，〜Ｙ。はアドレス配線、Ｑ，，
〜Ｑ。。はシリコンゲート型ＭＯＳ形トランジスタを示
し、それに付加されているインデツクスＤはデイプリー
シヨンタイプを示し、インデツクスＥはエンハンスメン
トタイプを示すものである。さて、本発明にかかるＲＯ
ＭＥ／ＤＭＯＳＬＳＩおよびその製法を工程順に図面を
用いて詳述する。
〜Ｑ。。はシリコンゲート型ＭＯＳ形トランジスタを示
し、それに付加されているインデツクスＤはデイプリー
シヨンタイプを示し、インデツクスＥはエンハンスメン
トタイプを示すものである。さて、本発明にかかるＲＯ
ＭＥ／ＤＭＯＳＬＳＩおよびその製法を工程順に図面を
用いて詳述する。
（力 Ｐ型またはＮ型の導電型を有するにシリコンウエ
ーハ１１をスターチインクマテリアルとして用意し、こ
の全面を熱酸化して１μｍ程度のフイールド酸化シリコ
ン膜１２を形成する。
ーハ１１をスターチインクマテリアルとして用意し、こ
の全面を熱酸化して１μｍ程度のフイールド酸化シリコ
ン膜１２を形成する。
ついで、フオトエツチング等により素子活性領域となる
シリコンウエーハ１１表面を露出するようにフイールド
酸化シリコン膜１２を選択除去する （第４図）。表面
が露出するシリコンウエーハ１１にゲートシリコン膜１
３を１０００Λ程度形成し（第５図）ついで、デイプリ
ーシヨンタイプのＭＯＳ形トランジスタを形成するため
、その個所にシリコンウエーハ１１とは反対導電型の不
純物をイオン打ち込みしてそれらのチヤンネル領域にシ
リコンウエーハ１１とは反対導電型の領域１１ａをを形
成する。たとえば、シリコンウエーハ１１が、Ｐ型導電
型の場合には、リン等のＮ型導電型の不純物をフオトレ
ジストなどをマスクとして選択的にデイプリーシヨンタ
イプのＭＯＳ形トランジスタのチヤンネル領域にイオン
打ち込みし、後の熱処理によつて、イオン扛ち込みされ
た不純物をシリコンウエーハ１１に拡散してＮ型層１１
ａを形成する。シリコンウエーハ１１としてＮ型導電型
のものを使用する場合には、イオン打ち込みする不純物
としてはボロン等のＰ型導電型のものを使用して、Ｐ型
層１１ａを形成すればよい。このデイプリーシヨンタイ
プのＭＯＳ形トランジスタＱｌ２Ｄ，Ｑｌ４Ｄ，Ｑ２３
Ｄ，Ｑ３２Ｄ，Ｑ３５Ｄは、ＲＯＭの目となるものであ
る。更に全面にＣＶＤ法等により導電性多結晶シリコン
膜１４を３５００〜５０００入形成する （第６図）。
第６図ａに示す破線は、フイールド酸化シリコン膜１２
とゲート酸化シリコン膜１３との境界を示すものである
。（イ）多結晶シリコン膜１４を選択除去してゲート電
極パターンを形成し、これをマスクとしてゲート酸化シ
リコン膜１３の不要部分を取り除き、その個所のシリコ
ンウエーハ１１表面を露出する（第７図）。このゲート
電極パターンの多結晶シリコン膜１４とこの下のゲート
酸化シリコン１３、シリコンウエーハ１１とにより数多
くの第１のシリコンゲート型ＭＯＳ形トランジスタを構
成することができ、それらのトランジスタは一定間隔を
もつて行列状に配置するものとする。（ウ）ついで、上
記第１のＭＯＳ形トランジスタ間に第２のシリコンゲー
ト型ＭＯＳ形トランジスタを設けるため、全面に１００
０人程度の酸化シリコン膜１５を形成する（第８図）。
シリコンウエーハ１１表面を露出するようにフイールド
酸化シリコン膜１２を選択除去する （第４図）。表面
が露出するシリコンウエーハ１１にゲートシリコン膜１
３を１０００Λ程度形成し（第５図）ついで、デイプリ
ーシヨンタイプのＭＯＳ形トランジスタを形成するため
、その個所にシリコンウエーハ１１とは反対導電型の不
純物をイオン打ち込みしてそれらのチヤンネル領域にシ
リコンウエーハ１１とは反対導電型の領域１１ａをを形
成する。たとえば、シリコンウエーハ１１が、Ｐ型導電
型の場合には、リン等のＮ型導電型の不純物をフオトレ
ジストなどをマスクとして選択的にデイプリーシヨンタ
イプのＭＯＳ形トランジスタのチヤンネル領域にイオン
打ち込みし、後の熱処理によつて、イオン扛ち込みされ
た不純物をシリコンウエーハ１１に拡散してＮ型層１１
ａを形成する。シリコンウエーハ１１としてＮ型導電型
のものを使用する場合には、イオン打ち込みする不純物
としてはボロン等のＰ型導電型のものを使用して、Ｐ型
層１１ａを形成すればよい。このデイプリーシヨンタイ
プのＭＯＳ形トランジスタＱｌ２Ｄ，Ｑｌ４Ｄ，Ｑ２３
Ｄ，Ｑ３２Ｄ，Ｑ３５Ｄは、ＲＯＭの目となるものであ
る。更に全面にＣＶＤ法等により導電性多結晶シリコン
膜１４を３５００〜５０００入形成する （第６図）。
第６図ａに示す破線は、フイールド酸化シリコン膜１２
とゲート酸化シリコン膜１３との境界を示すものである
。（イ）多結晶シリコン膜１４を選択除去してゲート電
極パターンを形成し、これをマスクとしてゲート酸化シ
リコン膜１３の不要部分を取り除き、その個所のシリコ
ンウエーハ１１表面を露出する（第７図）。このゲート
電極パターンの多結晶シリコン膜１４とこの下のゲート
酸化シリコン１３、シリコンウエーハ１１とにより数多
くの第１のシリコンゲート型ＭＯＳ形トランジスタを構
成することができ、それらのトランジスタは一定間隔を
もつて行列状に配置するものとする。（ウ）ついで、上
記第１のＭＯＳ形トランジスタ間に第２のシリコンゲー
ト型ＭＯＳ形トランジスタを設けるため、全面に１００
０人程度の酸化シリコン膜１５を形成する（第８図）。
この酸化シリコン膜１５は、第２のシリコンゲート型Ｍ
ＯＳ形トランジスタのゲート酸化シリコン膜となると共
に、第１と第２のトランジスタを電気絶縁するものでも
ある。
ＯＳ形トランジスタのゲート酸化シリコン膜となると共
に、第１と第２のトランジスタを電気絶縁するものでも
ある。
また、第１と第２のトランジスタの特性をそろえるため
に、第１のトランジスタにおけるゲート酸化シリコン膜
１３と同程度の膜性並びに膜厚をもつて形成すると共に
第１と第２のトランジスタを十分に電気的分離するに必
要な膜厚を選定する。なお、図において２点鎖線は、多
結晶シリコン膜１３の境界線を示すものである。（ニ）
全面に導電性多結晶シリコン膜１６をＣＶＤ法等により
３５００〜５０００人形成し、第２のシリコンゲート型
ＭＯＳ形トランジスタにおけるゲート電極パターンをフ
オトエツチング等により形成する（第９図）。
に、第１のトランジスタにおけるゲート酸化シリコン膜
１３と同程度の膜性並びに膜厚をもつて形成すると共に
第１と第２のトランジスタを十分に電気的分離するに必
要な膜厚を選定する。なお、図において２点鎖線は、多
結晶シリコン膜１３の境界線を示すものである。（ニ）
全面に導電性多結晶シリコン膜１６をＣＶＤ法等により
３５００〜５０００人形成し、第２のシリコンゲート型
ＭＯＳ形トランジスタにおけるゲート電極パターンをフ
オトエツチング等により形成する（第９図）。
なお、第１０図は、第３図に示すＲＯＭ回路構成におけ
るインデツクスを示すものである。なお、このＲＯＭの
目となるデイプリーシヨンタイプのＭＯＳ形トランジス
タにおけるチヤンネル領域は、前記（７）工程（第４図
〜第６図）においてシリコンウエーハ１１に不純物を選
択的にイオン打ち込みして形成されているものである。
るインデツクスを示すものである。なお、このＲＯＭの
目となるデイプリーシヨンタイプのＭＯＳ形トランジス
タにおけるチヤンネル領域は、前記（７）工程（第４図
〜第６図）においてシリコンウエーハ１１に不純物を選
択的にイオン打ち込みして形成されているものである。
（イ）ついで、図示しないが全面にパシベーシヨン膜と
してのリンシリケートガラス膜を被覆する。
してのリンシリケートガラス膜を被覆する。
上述したように、本発明にかかるＲＯＭＥ／ＤＭＯＳＬ
ＳＩは、シリコンウエーハ１１をスターチインクマテリ
アルとしてその上に導電性多結晶シリコン膜を使用して
２層配線的な形成法により第１と第２のシリコンゲート
型ＭＯＳ形トランジスタＱｌｌ〜Ｑ３６を行列状に形成
したものであるため、簡単な製造プロセスをもつて極め
てて高集積度なものである。
ＳＩは、シリコンウエーハ１１をスターチインクマテリ
アルとしてその上に導電性多結晶シリコン膜を使用して
２層配線的な形成法により第１と第２のシリコンゲート
型ＭＯＳ形トランジスタＱｌｌ〜Ｑ３６を行列状に形成
したものであるため、簡単な製造プロセスをもつて極め
てて高集積度なものである。
たとえば、現状のフオトエツチングによる成形可能な線
幅を８μｍとすれば、８μｍ幅の素子活性領域をもつて
第１および第２のＭＯＳ形トランジスタが形成でき、従
来のソース、ドレイン拡散層を有するＲＯＭＥ／ＤＭＯ
ＳＬＳＩおいてはそれぞれの素子活性領域が１６μｍ幅
程度以上であることに比較して２倍以上ＩＣチツプ面積
を小さくすることができる。
幅を８μｍとすれば、８μｍ幅の素子活性領域をもつて
第１および第２のＭＯＳ形トランジスタが形成でき、従
来のソース、ドレイン拡散層を有するＲＯＭＥ／ＤＭＯ
ＳＬＳＩおいてはそれぞれの素子活性領域が１６μｍ幅
程度以上であることに比較して２倍以上ＩＣチツプ面積
を小さくすることができる。
本発明は、極めて素子寸法の小なるシリコンゲート型Ｍ
ＯＳ形トランジスタをそれぞれの離間距離を可及的小に
して行列状に配置したものであり、しかもそれらの任意
のトランジスタをエンハンスメントタイプまたはデイプ
リーシヨンタイプのものに構成できるため、ＲＯＭとし
てもあるいはまた種々の仕様のＥ／ＤＭＯＳＬＳＩとし
て高性能かつ高集積度のものをもつて種々の態様のＭＩ
Ｓ形半導体装置とすることができる。なお、前述した本
発明にかかるＲＯＭＥ／ＤＭＯＳＬＳＩの製造プロセス
中、多結晶シリコン膜１４をゲート電極パターンにする
際の選択エツチング用マスクとして絶縁膜（酸化シリコ
ン膜等）を使用し、それを後の工程においてもそのまま
残しておくことにより、ゲート電極パターンとしての多
結晶シリコン膜］４上の絶縁膜厚（マスクとしての絶縁
膜と新らたに形成した酸化シリコン膜１５とを重畳した
もの）が大きくなり、第１と第２のトランジスタ間の寄
生容量を小とすることができる。
ＯＳ形トランジスタをそれぞれの離間距離を可及的小に
して行列状に配置したものであり、しかもそれらの任意
のトランジスタをエンハンスメントタイプまたはデイプ
リーシヨンタイプのものに構成できるため、ＲＯＭとし
てもあるいはまた種々の仕様のＥ／ＤＭＯＳＬＳＩとし
て高性能かつ高集積度のものをもつて種々の態様のＭＩ
Ｓ形半導体装置とすることができる。なお、前述した本
発明にかかるＲＯＭＥ／ＤＭＯＳＬＳＩの製造プロセス
中、多結晶シリコン膜１４をゲート電極パターンにする
際の選択エツチング用マスクとして絶縁膜（酸化シリコ
ン膜等）を使用し、それを後の工程においてもそのまま
残しておくことにより、ゲート電極パターンとしての多
結晶シリコン膜］４上の絶縁膜厚（マスクとしての絶縁
膜と新らたに形成した酸化シリコン膜１５とを重畳した
もの）が大きくなり、第１と第２のトランジスタ間の寄
生容量を小とすることができる。
このように本発明にかかるＭＩＳ形半導体装置は、前述
した実施例に限定されず種々の態様のものに適用するこ
とがで゛きる。
した実施例に限定されず種々の態様のものに適用するこ
とがで゛きる。
第１図ないし第２図ａ−ｃは従来のＲＯＭＥ／ＤＭＯＳ
ＬＳＩにおける回路図およびその構造を示す平面図と縦
断面図、第３図は本発明の一実施例であるＲＯＭＥ／Ｄ
ＭＯＳＬＳＩの一部におけノる回路図、第４図ａ−ｃな
いし第１０図ａ−ｃは本発明の一実施例であるＲＯＭＥ
／ＤＭＱＳＬＳＩおよびその製法を工程順に示す平面図
と縦断面図である。 １，１１・・・・・・シリコンウエーハ ２，１３，１
５・・・・・・ゲート酸化シリコン膜、３，１４，１６
・・・・・・ゲート電極用多結晶シリコン膜、４ ・・
・・・・Ｎ”型層、５・・・・・・Ｎ型層、６，１２・
・・・・・フイールド酸化シリコン膜、１１ａ・・・・
・・シリコンウエーハ１１とは反対導電型の領域。
ＬＳＩにおける回路図およびその構造を示す平面図と縦
断面図、第３図は本発明の一実施例であるＲＯＭＥ／Ｄ
ＭＯＳＬＳＩの一部におけノる回路図、第４図ａ−ｃな
いし第１０図ａ−ｃは本発明の一実施例であるＲＯＭＥ
／ＤＭＱＳＬＳＩおよびその製法を工程順に示す平面図
と縦断面図である。 １，１１・・・・・・シリコンウエーハ ２，１３，１
５・・・・・・ゲート酸化シリコン膜、３，１４，１６
・・・・・・ゲート電極用多結晶シリコン膜、４ ・・
・・・・Ｎ”型層、５・・・・・・Ｎ型層、６，１２・
・・・・・フイールド酸化シリコン膜、１１ａ・・・・
・・シリコンウエーハ１１とは反対導電型の領域。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板表面に絶縁膜を介して形成された第１導
電体層と、上記半導体基板表面に絶縁膜を介して形成さ
れかつ上記第１導電体層の少なくとも一部と重なるよう
に形成された第２導電体層とを少なくとも備え、上記第
１及び第２導電体層のそれぞれをＭＩＳ形トランジスタ
のゲート電極とすることによつて直列接続されたＭＩＳ
形トランジスタを形成し、上記直列接続されたＭＩＳ形
トランジスタのうちの一部をデイプリーシヨンタイプと
なし、残りのものをエンハンスメントタイプとなしたこ
とを特徴とするＭＩＳ形半導体装置。 ２ 上記第１及び第２導電体層は、導電性多結晶シリコ
ンである特許請求の範囲第１項記載のＭＩＳ形半導体装
置。 ３ 半導体基板表面に設定された複数列の素子活性領域
上を絶縁膜を介して横切るように延長形成された第１導
電体層と、上記複数列の素子活性領域上を絶縁膜を介し
て横切るように延長形成されかつ上記それぞれの素子活
性領域上において上記第１導電体層の少なくとも一部と
重なるように形成された第２導電体層とを少なくとも備
え、上記素子活性領域上の上記第１及び第２導電体層の
それぞれをＭＩＳ形トランジスタのゲート電極とするこ
とによつてそれぞれ直列接続されたＭＩＳ形トランジス
タの複数列を形成し、上記それぞれ直列接続されたＭＩ
Ｓ形トランジスタの一部をデイプリーシヨンタイプとな
し、残りのものをエンハンスメントタイプとなしたこと
を特徴とするＭＩＳ形半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51100611A JPS5951143B2 (ja) | 1976-08-25 | 1976-08-25 | Ｍｉｓ形半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51100611A JPS5951143B2 (ja) | 1976-08-25 | 1976-08-25 | Ｍｉｓ形半導体装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58153276A Division JPS6028144B2 (ja) | 1983-08-24 | 1983-08-24 | Ｍｉｓ形半導体装置の製法 |
| JP58153277A Division JPS6028145B2 (ja) | 1983-08-24 | 1983-08-24 | Ｍｉｓ形半導体装置の製造法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5341188A JPS5341188A (en) | 1978-04-14 |
| JPS5951143B2 true JPS5951143B2 (ja) | 1984-12-12 |
Family
ID=14278631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51100611A Expired JPS5951143B2 (ja) | 1976-08-25 | 1976-08-25 | Ｍｉｓ形半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5951143B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4319263A (en) * | 1978-05-18 | 1982-03-09 | Texas Instruments Incorporated | Double level polysilicon series transistor devices |
| JPS56150858A (en) * | 1980-04-25 | 1981-11-21 | Hitachi Ltd | Semiconductor device and manufacture thereof |
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| JP2555103B2 (ja) * | 1987-11-13 | 1996-11-20 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| TW322634B (ja) * | 1996-03-12 | 1997-12-11 | Sharp Kk | |
| JP3390319B2 (ja) * | 1997-02-03 | 2003-03-24 | シャープ株式会社 | 半導体装置及びその製造方法 |
-
1976
- 1976-08-25 JP JP51100611A patent/JPS5951143B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5341188A (en) | 1978-04-14 |
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