CN1134066C - 集成电路上薄膜层中分布的去耦电容器结构及其制造方法 - Google Patents
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Abstract
本发明公开了在集成电路(IC)的Si层和布线层上的一组分开的薄膜(TF)层中构成的有大电容C的薄膜电容器的应用。该电容值C很大，按本发明的两层IC结构中的金属-绝缘体-金属(MIM)电容器结构包括上层，在包括下层的Si晶片衬底中构成CMOS逻辑和存贮器电路。所加的薄膜电容用于使在GHz IC工作中的电源电压稳定在一个恒定电平上。
Description
本发明涉及保持包括高频微处理器的集成电路上的电源电压的稳定。特别涉及在集成电路的布线层中构成的，并连接到电源布线层的高可靠薄膜电容器的加入。加入的薄膜电容器用作去耦电容器，它们使电源电压电平的波动减至最小。
现有的集成电路制造中，例如微处理器，其频率在100至400MHz范围内。通常，这些微处理器密布逻辑器件和存贮器，只有很小的面积用作其它的功能，如去耦电容器。现有的去耦电容器的结构为集成到硅体上的金属-绝缘体-半导体(MIS)结构，如由Grzyb在美国专利5656834中所公开的。以前，在低于千兆赫(GHz)频率范围内，MIS电容器加到数据流中作为备用件，在完成主逻辑的设计之后，任何位置均可作备用面积。
过去，当微处理器频率低于几百兆赫时，随意放置去耦电容器就可以有效地稳定电源电压Vdd。在千兆赫(GHz)范围内和超过GHz的未来设计中，将更需要去耦电容，电容器邻近开关器件极其重要。也就是说，在GHz范围内，不能允许随意放置电容器，需要许多电容器，且电容器必须按贯通逻辑和存贮器数据流的接近的和固定的方式存在。
从功率角度考虑，理想的IC用其100％的面积分布去耦电容器和电流，没有区域用于逻辑和存储器，从逻辑和存储器的角度来看，理想的IC应将其100％的面积用于逻辑和存储器，没有面积用于额外的电容器，在计算运行期间，它们没有起作用。在美国专利NO.53,366，931中，Kim尝试使用芯片的整个背侧用作去耦电容器的结构来满足这一矛盾问题。
本发明介绍一种新的措施。具体地，本发明是一种集成电路芯片，包括集成电路的硅层、提供需要的互连必须的金属层、以及硅和金属层上一组分开的薄膜(TF)层。这是金属-绝缘体-金属(MIM)结构。TF层用于构成TF电容器，该电容器按能提供足够电容量C的方式，也就是说，按实际贴近芯片上的全部逻辑器件和存贮器的方式，连接到所述金属层。
此外，本发明还涉及所述装置的制造方法。
注意，由于TF层可用有大介电常数的材料制造，因此电容量C很大，远大于以前用剩余硅晶片层获得的电容量。在这种IC中，电容器C距有源晶体管仅几个微米而不是几个毫米地设置，而且，电容器C作为局部电荷供应以稳定Vdd。最后，由于TF电容器可以独立或随后构成，因此，TF电容器对逻辑和存贮器数据流的实际布图无影响，即，TF去耦电容器的极大地简化了实际布图。
硅晶片层上构成的去耦电容器有金属-绝缘体-半导体(MIS)结构，这里半导体是硅晶片本身，绝缘体是SiO2，其介电常数是3.9。按本发明以TF形式构成C时，C有金属绝缘体-金属(MIM)结构，绝缘体可以是有高介电常数的薄膜介质(TFD)。有高介电常数的TFD可以使电容量比MIS电容器的电容量高10-100倍。
此外，绝缘体可以包括不同材料构成的一层以上的多层膜，以建立一种高可靠结构。任何电容器中，电容量与绝缘体厚度成反比。因而，为了获得大容量，要求绝缘体做成尽可能薄。但是，薄的绝缘体容易导致老化和使用时出现短路，从而造成可靠性差。
本发明中，我们描述的薄绝缘体包括多层，其中至少一层利用其高介电特性。其中至少一层能防止穿通(短路)。
本发明的目的是提供一种高密度的微处理器，它能在GHz以上的频率下用极稳定的电源电压Vdd工作。具体地说，加一个在IC的薄膜金属布线层中制备的去耦电容器。这种所加的去耦电容器有金属-绝缘体-金属(MIM)结构，绝缘体是高介电常数薄膜介质(TFD)，它使单位面积有极高的电容量。
本发明的另一个目的是，把MIM电容器放在极靠近有源电路的位置，例如，在优选实施例中，在1-10微米的范围内。
本发明还有一个目的是，本发明的一个实施例是使逻辑和存贮器元件使用全部可使用的Si衬底面积，而没有Si面积可用于去耦电容器。
本发明的另一目的是，用多层膜，例如两层或3层以上的膜，而不是用单层，形成电容器介质，以构成有极可靠结构的薄膜去耦电容器。因此，按本发明的薄膜电容器有两个重要特征：可靠性和用高介电薄膜形成的每单位面积极高电容量。
从以下参见附图对优选实施例的详细说明，将能更好地理解本发明的所述目的，其它目的、方案和优点。
图1是现有技术的结构图，其中，用小的剩余Si晶片面积R制成Si晶体衬底上的扁平形MIS电容器。
图2是本发明的一个实施例示意图，在CMOS IC的两个布线层M2与M3之间用两层介质层(双层结构)构成本发明的可靠的薄膜电容器整体；
图3a是本发明的另一实施例的示意图，用在CMOS电路的M3和M4(接地层)之间用3层介质层(3层结构)构成本发明的可靠的薄膜电容器整体。
图3b是图3a所示实施例的电路示意图
图4a至4d是图2所示薄膜电容器结构的制造工艺步骤示意图。
以下参见图1(现有技术)详细说明本发明的优选实施例。在包括CMOS微处理器的现有的IC芯片上，发现Si衬底的大部分面积11用于有源器件。小的剩余的Si衬底面积(“R”)13可用于在Si晶片衬底上构成扁平形MIS电容器。图1所示剖视图展示出常规MOS电容器结构，它包括Si衬底15，作为电容器的一个电极的n型接点7。SiO2绝缘体19和顶电极21(多晶硅或金属)完成了在Si晶片衬底上构成的电容器。
图2展示出按本发明的第一实施例：在CMOS IC的布线层M2与M3之间用两层介质层(双层结构)构成按本发明的可靠的薄膜电容器的整体。参见图2，在硅衬底中有作为普通集成电路代表的n器件和P器件，两个器件的引出端是布线层M1。薄膜电容器在金属布线层M2上。
M2层淀积在层间介质119的平整表面上。M2层经光刻构图，用楔形边缘腐蚀法使M2的岛121的侧壁变成楔形。淀积共形的介质，构成第1介质层123。该第1介质最好是Si或Al的氧化物或氮化物。例如，优选的第1介质层123是用CVD法构成的外形极其一致的“TEOS氧化物”。M2层构成可靠薄膜电容器中的一个电极。M2的楔形边缘促进了。在金属层121的整个表面上层123的共形淀积且厚度很均匀。M2的楔形边缘使该电容器的漏电流减小，因此，电容器极可靠。
之后，淀积第2介质层125。该层最好是例如金属钛、钽、钇、或类似金属的氧化物或氮化物。可选地，所述第2介质可以是两种或3种金属的氧化物如钛酸钡盐的混合物。具体实例是，钛酸锶钡(BST)，钛酸锶(ST)，钛酸钡锆(BZT)。钛酸盐BST，ST或BZT是优选介质，当然有高介电常数的其它氧化物，如氧化铅也能用。这些介质可用CVD淀积，或在薄膜上喷涂颗粒悬浮液经干燥和退火(溶胶-凝胶工艺)处理后形成膜。
按本发明的另一实施例，没有第1介质层123，只用高介电常数层125构成电容器。该介质最好是上述的金属混合物的氧化物，如有BST，ST或BZT的混合钛酸盐材料。
之后，淀积金属层127并构图，之后淀积层间介质层129。M3层127形成可靠的薄膜电容器的上电极。只画出了剩余布线金属层的柱形区M3。根据各种应用而具体确定以下的布线层(M4等)的细节。
图3a展示出本发明的另一实施例，用在CMOS电路的M3与M4(接地层)之间的3层介质层(3层结构)构成本发明的可靠的薄膜电容器。图3b示出电路图，图3b中，G1和G2分别是两个晶体管即PMOS和NMOS晶体管的栅电极。M3是电路的电源电压Vdd。M4电接地层，电容器接在两个电压层(即Vdd与接地层)之间。图3a是横截面图。
参见图3a，淀积和平面化M3层321，M3层构成可靠薄膜电容器的一个电极。淀积层间介质薄膜层323。介质层323包括Si的氧化物，如用CVD法形成的“TEOS氧化物”，或Si的氮化物，或Si的氧氮化合物的混合物，或可以是绝缘聚合物，如聚酰亚胺。之后，淀积高介电常数介质层325。高介电介质可以是例如金属钛，钽，或钇的氧化物或氮化物。介质最好是两种或3种金属的氧化物，例如混合的钛酸盐。具体实例如钛酸锶钡(BST)，钛酸锶(ST)和钛酸钡锆(BZT)。尽管其它高介电常数的氧化物如氧化铅也能用，但钛酸盐BST，ST或BZT是优选的介质。这些介质可用CVD淀积或在薄膜上喷涂颗粒悬浮液经干燥和退火(溶胶一凝胶工艺)处理后而制成膜。
之后，再淀积层间介质323′。淀积并平面化M4金属层，M4层形成可靠薄膜电容器的顶电极。当通孔329完成和填充时，M4层327接地。之后，淀积和平面化最后一层层间介质331。图中只画了剩余的布线金属层的电源Vdd与接地GND之间的连接。根据每种应用情况而规定布线层的最终细节。
按本发明的另一实施例，没有第1介质层323，用两层介质层制造电容器。首先淀积高介电常数介质325。介质可以是金属例如钛、钽、钇或类似金属的氧化物或氮化物。或者，可用两种金属或3种金属的氧化物，如钛酸盐，上述的BST，ST或BZT是优选材料。其次，之后，淀积常规介质层323′。其结构与上述第一实施例的结构非常类似，但两层介质层淀积的顺序颠倒。
现在参见图4A至4D说明图2所示的可靠电容器结构的制造方法。参见图4A，层间介质层119环绕第1金属布线层M1。用化学机械抛光法(CMP)对层间介质的顶表面进行平面化处理，以构成平坦的顶表面120。形成通孔118，即经腐蚀和填充金属构成到M1的接触点。如图4A所示，淀积覆盖金属膜150制成M2层。优选材料为高导电率的金属Al，Cu和Al-Cu合金。可选地，可以加入一种以上的少量的添加元素。例如硅和第二过镀金属系列，如钇，锆，铌。
过去，Fryer等人提出了在金属线或金属岛上构成楔形边缘的各种不同方法。如这里引作参考的文章，P424-427，“ConferenceRecord of In ternational Display Researchconferenee”，Monterey，CA，USA，October 1994，by T.Tsujimura，H.Kitahara H.Makita，P.Fryer and j.Batey。在美国专利申请号为08/730432，申请日为1996年10月15日的美国专利申请中还公开了其它方法，在此引作参考。
构图时用Fryer等人的方法使M2层边缘变成楔形。或者也可用以下的方法。
参见图4B，在覆盖金属150顶上淀积光刻胶层152，将光刻胶光刻构图。如图4B所示，光刻胶侧壁有楔形外形，包括薄光刻胶区154。适当选择紫外线剂量和曝光时间而获得所述外形。此外可以把构图后的光刻胶加热到50℃至100℃适当时间。该热处理使光刻胶在边缘流出以产生要求的楔形外形。
之后，用下述两种方法之一腐蚀M2层。这两种方法是反应离子腐蚀，即“干腐蚀”，或用酸混合物进行液相腐蚀，即“湿腐蚀”。在干腐蚀或湿腐蚀中，由于在处于边缘的薄光刻胶154的最初腐蚀相中腐蚀剂浸入而使楔形光刻胶外形转移到M2层。之后，随着腐蚀的进行而除去薄光刻胶层154，并腐蚀掉在边缘的金属。如图4C所示，由于金属边缘外形156，通过调节腐蚀时间，用光刻胶边缘外形154来控制边缘的腐蚀量。
图4C中，已除去了光刻胶，现有M2金属层构件121有楔形外形。或者，由上述的现有方法构成了该外形。在第一介质层123的淀积过程中该外形容易而可靠地被覆盖，而且介质123可以很薄，从而使薄膜电容器有大电容量值。如果金属构件的外形是方形，如图2中的M1层117，则介质层必须做得较厚，以可靠地覆盖金属构件。之后，使所得电容量减小。
所述的有两层介质层的薄膜电容器，最好用SiO2作第1介质123的优选材料。最好用保形工艺 用极不活泼材料如SiO2淀积该介质层。淀积第一介质层123的优选方法是用公用的SiO2等离子增强化学汽相淀积法用四乙氧基硅“TEOS”的前体材料淀积“TEOS氧化物”。
之后，在第1介质层123上淀积第2介质层125。为获得大电容值，第2介质125有高介电常数，它包括如金属钛、钇或钽的氧化物或氮化物。此外，介质125可以是金属混合物，如混合钛酸盐，具体实例有钛酸锶钡(BST)，钛酸锶(ST)和钛酸铅锆(PZT)。这些材料可以用合适的CVD法淀积，或在膜上喷涂颗粒悬浮液并经干燥和退火处理(溶胶-凝胶工艺)后而淀积成膜。
参见图4D，淀积和构图M3金属层127，之后，淀积层间介质层129。M3层127形成可靠的薄膜电容的上电极。在规定位置通过腐蚀通孔构成到金属层127的接触，如图2所示。
结合本发明的优选实施例已说明了本发明，但应知道，这些已公开的实施例的改型也不脱离本发明的精神和范围。
Claims (8)
1.一种金属-绝缘体-金属薄膜电容器结构，包含：
由一个集成电路芯片的一对相互连接层所构成一对电极，所述相互连接层分离于并位于该集成电路芯片的一个基片层之上，其中一个下电极又包括了具备含有一个顶部分及两个倾斜部分的表面的楔形侧壁外形；以及
一个在该对电极之间布置的绝缘体，所述绝缘体包含多个介质层，而所述介质层及一个上电极又平行淀积于所述下电极的表面。
2.按权利要求1的结构，进一步包含位于该集成电路芯片的所述相互连接层和所述基片层之间的一个分离层，所述分离层包含介质材料。
3.按权利要求2的结构，其中，所述分离层是由金属氧化物组成的。
4.按权利要求1的结构，其中，多个介质层中至少有一层是金属氧化物。
5.一种集成电路芯片，包含：
一个基片层；以及
一个分离于该基片层之上的电容器层，该电容器层包括多个金属-绝缘体一金属薄膜电容器，而每一个电容器都包含在一对电极之间淀积的多层介质，其中，下电极又包括楔形侧壁外形。
6.按权利要求5的集成电路芯片，其中，所述多层介质包括多个介质层，而其中的每个介质层又都不同于另外一个或者另外多个介质层。
7.一种制造集成电路中的金属-绝缘体一金属薄膜电容器的方法，包括以下步骤：
在介质材料上淀积一层覆盖金属膜；
在覆盖金属膜上淀积掩模层；
除去部分掩模层，露出部分覆盖金属层，而同时留下有楔形边缘的部分掩模；
腐蚀露出的覆盖金属涂层和掩模直到留下金属构件为止，金属构件有楔形边缘，而该楔形边缘又具备了含有一个顶部分及两个倾斜部分的表面
在金属构件上淀积介质；和
在介质层上淀积金属层，而所述介质层及金属层又平行沉积于所述金属构件的表面。
8.按权利要求1的结构，其中，所述多个介质层中的每一个介质层都不同于另外一个或者另外多个介质层。
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