JP2015133392A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】良好な特性を備えた形態が互いに異なる複数のキャパシタを容易に製造することができる半導体装置及びその製造方法を提供する。
【解決手段】第１の下部電極１１１と、第１の下部電極１１１上の第１の絶縁膜１１３と、第１の絶縁膜１１３上の第１の上部電極１１４と、第１の下部電極１１１から離間した第２の下部電極１２１と、第２の下部電極１２１上の第２の絶縁膜１２２と、第２の絶縁膜１２２上の第３の絶縁膜１２３と、第３の絶縁膜１２３上の第２の上部電極１２４と、が設けられている。第１の絶縁膜１１３の厚さは第３の絶縁膜１２３の厚さと実質的に等しい。第３の絶縁膜１２３の平面視における輪郭は第２の絶縁膜１２２の平面視における輪郭の外側にある。第２の上部電極１２４の平面視における輪郭は第２の絶縁膜１２２の平面視における輪郭の内側にある。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。

メモリセル領域及び論理回路領域を含む半導体装置がある。メモリセル領域には複数のメモリセルが設けられており、各メモリセルにメモリキャパシタ及びトランジスタが含まれている。論理回路領域には、平滑用キャパシタ等が含まれている。

従来、このような半導体装置を製造する際に、メモリセル領域内のメモリキャパシタ及び論理回路領域内の平滑用キャパシタに同一の容量絶縁膜が用いられることがある。しかし、近年では、メモリキャパシタにはより低電圧動作を可能とするために容量絶縁膜の薄化の要請があり、平滑用キャパシタにはリーク電流を抑制するために十分な厚さの容量絶縁膜が要求されている。このため、メモリキャパシタ及び平滑用キャパシタに同一の容量絶縁膜を用いることが困難になってきている。

その一方で、例えば強誘電体メモリにおいて、メモリキャパシタの容量絶縁膜に強誘電体膜を用いつつ、平滑用キャパシタの容量絶縁膜にシリコン酸化膜を用いたトランジスタゲート構造を採用したものもある。しかし、シリコン酸化膜の誘電率は強誘電体膜の誘電率よりも著しく低く、十分な特性を得ることができない。

そこで、平滑用キャパシタの容量絶縁膜に強誘電体膜の積層体を用いる技術が提案されている。しかしながら、この技術によっても十分な特性をメモリキャパシタ及び平滑用キャパシタで得ることは困難である。

このような問題は、強誘電体メモリだけでなく他のＤＲＡＭ（dynamic random access memory）等の半導体装置にも存在することがある。

特開２０１０−１０４５５号公報 特開２０１３−１６８４９４号公報 特開平１０−９８１６９号公報 特開２００２−２１７３８１号公報

本発明の目的は、良好な特性を備えた形態が互いに異なる複数のキャパシタを容易に製造することができる半導体装置及びその製造方法を提供することにある。

半導体装置の一態様には、第１の下部電極と、前記第１の下部電極上の第１の絶縁膜と、前記第１の絶縁膜上の第１の上部電極と、前記第１の下部電極から離間した第２の下部電極と、前記第２の下部電極上の第２の絶縁膜と、前記第２の絶縁膜上の第３の絶縁膜と、前記第３の絶縁膜上の第２の上部電極と、が設けられている。前記第１の絶縁膜の厚さは前記第３の絶縁膜の厚さと実質的に等しい。前記第３の絶縁膜の平面視における輪郭は前記第２の絶縁膜の平面視における輪郭の外側にある。前記第２の上部電極の平面視における輪郭は前記第２の絶縁膜の平面視における輪郭の内側にある。

半導体装置の製造方法の一態様では、第１の導電膜を形成し、前記第１の導電膜上に第２の絶縁膜を形成し、前記第２の絶縁膜を覆う誘電体膜を前記第１の導電膜上に形成する。前記誘電体膜を加工することにより、前記第２の絶縁膜を覆う第３の絶縁膜を前記第１の導電膜上に形成すると共に、前記第３の絶縁膜から離間して第１の絶縁膜を前記第１の導電膜上に形成する。前記第１の絶縁膜及び前記第３の絶縁膜上に第２の導電膜を形成し、前記第２の導電膜を加工することにより、第１の上部電極を前記第１の絶縁膜上に形成すると共に、第２の上部電極を前記第３の絶縁膜上に形成する。前記第１の導電膜を加工することにより、第１の下部電極を前記第１の絶縁膜下に形成すると共に、第２の下部電極を前記第２の絶縁膜下に形成する。前記第３の絶縁膜の平面視における輪郭を前記第２の絶縁膜の平面視における輪郭の外側にする。前記第２の上部電極の平面視における輪郭を前記第２の絶縁膜の平面視における輪郭の内側にする。

上記の半導体装置等によれば、適切な第１の絶縁膜、第２の絶縁膜、及び第３の絶縁膜が設けられているため、良好な特性を備えた形態が互いに異なる複数のキャパシタを容易に製造することができる。

第１の実施形態に係る半導体装置を示す図である。 第２の実施形態に係る半導体装置を示す図である。 第２の実施形態に係る半導体装置の構造を示す断面図である。 第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図４Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。 図４Ｂに引き続き、半導体装置の製造方法を工程順に示す断面図である。 図４Ｃに引き続き、半導体装置の製造方法を工程順に示す断面図である。 第２の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。 図５Ａに引き続き、半導体装置の製造方法を工程順に示す平面図である。 第２の実施形態の変形例を示す断面図である。 第２の実施形態に他の変形例を示す断面図である。

本願発明者は、平滑用キャパシタの容量絶縁膜に強誘電体膜の積層体を用いるという従来の技術によっても十分な特性が得られない原因について鋭意検討を行った。この結果、この従来の技術では、メモリセルキャパシタ及び平滑用キャパシタに容量絶縁膜を形成する際のエッチングダメージが強く残っていることが明らかになった。そこで、本願発明者は、このようなエッチングダメージを抑制することを可能にすべく更に鋭意検討を行い、その結果、以下のような形態に想到した。

以下、実施形態について添付の図面を参照しながら具体的に説明する。

（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る半導体装置を示す図である。図１（ａ）は断面図であり、図１（ｂ）は平面図である。

第１の実施形態では、図１に示すように、第１のキャパシタ１１０及び第２のキャパシタ１２０が下地１００上に形成されている。第１のキャパシタ１１０には、第１の下部電極１１１、第１の下部電極１１１上の第１の絶縁膜１１３、及び第１の絶縁膜１１３上の第１の上部電極１１４が含まれている。第２のキャパシタ１２０には、第２の下部電極１２１、第２の下部電極１２１上の第２の絶縁膜１２２と、第２の絶縁膜１２２上の第３の絶縁膜１２３、及び第３の絶縁膜１２３上の第２の上部電極１２４が含まれている。第１の絶縁膜１１３の厚さは第３の絶縁膜１２３の厚さと実質的に等しく、第３の絶縁膜１２３の平面視における輪郭は第２の絶縁膜１２２の平面視における輪郭の外側にあり、第２の上部電極１２４の平面視における輪郭は第２の絶縁膜１２２の平面視における輪郭の内側にある。

このように構成された第１の実施形態では、第１のキャパシタ１１０の下部電極１１１及び上部電極１１４間に第１の絶縁膜１１３が存在する一方で、第２のキャパシタ１２０の下部電極１２１及び上部電極１２４間には、第３の絶縁膜１２３の他に第２の絶縁膜１２２が存在する。従って、第１の絶縁膜１１３を低電圧動作に好適な厚さとしながら、第２の絶縁膜１２２をリーク電流の低減に好適な厚さとすることが可能である。また、第２の上部電極１２４の平面視における輪郭が第２の絶縁膜１２２の平面視における輪郭の内側にあるため、第２の絶縁膜１２２の周縁部にエッチングダメージが存在していたとしても、第２のキャパシタ１２０の特性は低下しにくい。更に、第３の絶縁膜１２３の厚さが第１の絶縁膜１１３の厚さと実質的に等しく、第３の絶縁膜１２３の平面視における輪郭が第２の絶縁膜１２２の平面視における輪郭の外側にあるため、製造時に、第１の絶縁膜１１３のエッチング及び第３の絶縁膜１２３のエッチングを同等の時間で完了させることができる。つまり、オーバーエッチングに伴う特性の低下を抑制することができる。

（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は強誘電体メモリの一例である。図２は、第２の実施形態に係る半導体装置を示す図である。図２（ａ）はブロック図であり、図２（ｂ）はメモリセル領域の構成を示す回路図である。図３は、第２の実施形態に係る半導体装置の構造を示す断面図である。図２（ａ）に示すように、第２の実施形態に係る半導体装置２００には、メモリセル領域２０１及び論理回路領域２０２が設けられている。

メモリセル領域２０１には、図２（ｂ）に示すように、一の方向に延びる複数のビット線２７１が設けられており、更に、ビット線２７１と交わる複数のワード線２７２及び複数のプレート線２７３が設けられている。また、これらビット線２７１、ワード線２７２及びプレート線２７３が構成する格子と整合するようにして、複数のメモリセルがアレイ状に配置されている。各メモリセルには、メモリキャパシタ２１０及びメモリトランジスタ２３３が設けられている。

メモリトランジスタ２３３のゲートはワード線２７２に接続されている。メモリトランジスタ２３３のソース又はドレインの一方がビット線２７１に接続され、他方がメモリキャパシタ２１０の一方の電極に接続されている。メモリキャパシタ２１０の他方の電極がプレート線２７３に接続されている。なお、各ワード線２７２及びプレート線２７３は、それらが延びる方向と同一の方向に並ぶ複数のメモリセルにより共有されている。同様に、各ビット線２７１は、それが延びる方向と同一の方向に並ぶ複数のメモリセルにより共有されている。但し、ビット線２７１、ワード線２７２及びプレート線２７３の配置は、上述のものに限定されない。

このように構成された強誘電体メモリのメモリセル領域２０１では、メモリキャパシタ２１０に設けられた容量絶縁膜の分極状態に応じて、データが記憶される。

一方、論理回路領域２０２には、平滑用キャパシタ２２０等が設けられている。平滑用キャパシタ２２０の容量はメモリキャパシタ２１０の容量よりも大きい。

図３に示すように、この半導体装置２００では、シリコン基板等の半導体基板２３１の表面に素子分離領域２３２が形成されている。メモリセル領域２０１内では、素子分離領域２３２により区画された活性領域内で、半導体基板２３１の表面に複数のメモリトランジスタ２３３が形成されている。メモリトランジスタ２３３としては、例えばＭＯＳ（metal-oxide-semiconductor）型電界効果トランジスタが用いられる。便宜上、図３には、１個のメモリトランジスタ２３３のみを図示してある。半導体基板２３１を覆う層間絶縁膜２３４が形成されている。層間絶縁膜２３４内に複数の導電プラグ２３５が形成されている。複数の導電プラグ２３５の少なくとも一部は、メモリトランジスタ２３３のソース及びドレインに電気的に接続されている。

メモリセル領域２０１内では、層間絶縁膜２３４上に下部電極２１１が形成され、下部電極２１１上に複数の容量絶縁膜２１３が形成され、各容量絶縁膜２１３上に上部電極２１４が形成されている。このようにして、層間絶縁膜２３４上に複数のメモリキャパシタ２１０が形成されている。便宜上、図３には、２個のメモリキャパシタ２１０のみを図示してある。下部電極２１１は第１の下部電極の一例であり、容量絶縁膜２１３は第１の絶縁膜の一例であり、上部電極２１４は第１の上部電極の一例である。

論理回路領域２０２内では、層間絶縁膜２３４上に下部電極２２１が形成され、下部電極２２１上に下部容量絶縁膜２２２が形成され、下部容量絶縁膜２２２上に上部容量絶縁膜２２３が形成され、上部容量絶縁膜２２３上に上部電極２２４が形成されている。上部容量絶縁膜２２３の厚さは容量絶縁膜２１３の厚さと実質的に等しく、上部容量絶縁膜２２３の輪郭は下部容量絶縁膜２２２の輪郭の外側にあり、上部電極２２４の輪郭は下部容量絶縁膜２２２の輪郭の内側にある。このようにして、層間絶縁膜２３４上に平滑用キャパシタ２２０が形成されている。例えば、平滑用キャパシタの上部電極２２４の面積はメモリキャパシタ２１０の上部電極２１４の面積よりも大きい。例えば、下部容量絶縁膜２２２は容量絶縁膜２１３及び上部容量絶縁膜２２３よりも厚い。下部電極２２１は第２の下部電極の一例であり、下部容量絶縁膜２２２は第２の絶縁膜の一例であり、上部容量絶縁膜２２３は第３の絶縁膜の一例であり、上部電極２２４は第２の上部電極の一例である。

メモリキャパシタ２１０及び平滑用キャパシタ２２０を覆う層間絶縁膜２５１が層間絶縁膜２３４上に形成されている。層間絶縁膜２５１内に複数の導電プラグ２５２が形成されている。複数の導電プラグ２５２の一部は導電プラグ２３５に接続され、他の一部は上部電極２１４に接続され、他の一部は下部電極２１１に接続され、他の一部は上部電極２２４に接続され、他の一部は下部電極２２１に電気的に接続されている。

層間絶縁膜２５１上に、導電プラグ２５２に電気的に接続された複数の導電膜２５３が形成されている。導電膜２５３を覆う層間絶縁膜２５４が層間絶縁膜２５１上に形成されている。層間絶縁膜２５４内に、導電膜２５３に電気的に接続された複数の導電プラグ２５５が形成されている。層間絶縁膜２５４上に、同様に、導電膜２５６、層間絶縁膜２５７、導電プラグ２５８、導電膜２５９、層間絶縁膜２６０、導電プラグ２６１、導電膜２６２、層間絶縁膜２６３、及び導電プラグ２６４が形成されている。

導電プラグ２６４に電気的に接続されたボンディングパッド２６５が層間絶縁膜２６３上に形成されている。また、ボンディングパッド２６５の一部を露出する開口部２６７を備えたパッシベーション膜２６６が層間絶縁膜２６３上に形成されている。

このように構成された第２の実施形態では、メモリキャパシタ２１０の下部電極２１１及び上部電極２１４間に容量絶縁膜２１３が存在する一方で、平滑用キャパシタ２２０の下部電極２２１及び上部電極２２４間には、上部容量絶縁膜２２３の他に下部容量絶縁膜２２２が存在する。従って、容量絶縁膜２１３を低電圧動作に好適な厚さとしながら、下部容量絶縁膜２２２をリーク電流の低減に好適な厚さとすることが可能である。また、詳細は後述するが、上部電極２２４の輪郭が下部容量絶縁膜２２２の輪郭の内側にあるため、下部容量絶縁膜２２２の周縁部にエッチングダメージが存在していたとしても、平滑用キャパシタ２２０の特性は低下しにくい。更に、上部容量絶縁膜２２３の厚さが容量絶縁膜２１３の厚さと実質的に等しく、上部容量絶縁膜２２３の輪郭が下部容量絶縁膜２２２の輪郭の外側にあるため、製造時に、容量絶縁膜２１３のエッチング及び上部容量絶縁膜２２３のエッチングを同等の時間で完了させることができる。つまり、オーバーエッチングに伴う特性の低下を抑制することができる。

半導体装置２００にメモリセル領域２０１及び論理回路領域２０２が設けられ、論理回路領域２０２に平滑用キャパシタ２２０が含まれているため、平滑用キャパシタ用の領域をメモリセル領域２０１及び論理回路領域２０２の他に設ける必要がない。そして、このような効果を得ながら、製造コストの増加及びメモリキャパシタの性能の低下を抑制することができ、また、チップサイズを縮小することができる。

容量絶縁膜２１３のエッチング及び上部容量絶縁膜２２３のエッチングをより確実に同等の時間で完了させるためには、上部容量絶縁膜２２３の輪郭と下部容量絶縁膜２２２の輪郭との間隔を、上部容量絶縁膜２２３の厚さの２倍以上とすることが好ましい。つまり、例えば、上部容量絶縁膜２２３の厚さが１００ｎｍであれば、上部容量絶縁膜２２３の輪郭を下部容量絶縁膜２２２の輪郭から２００ｎｍ以上離間させることが好ましい。

一般的に、平行板コンデンサの静電容量Ｑ（Ｆ）は、電極板の面積Ｓ（ｍ²）に比例し、電極板の間隔Ｄ（ｍ）に反比例する。そして、真空の誘電率をε₀（＝８．８５４×１０^-12（Ｆ／ｍ））、容量絶縁膜を構成する物質の比誘電率をε_rとすると、静電容量Ｑ（Ｆ）は、次の式１で表すことができる。
Ｑ＝ε₀×ε_r×（Ｓ／Ｄ） （式１）

酸化シリコン膜を容量絶縁膜として用いたトランジスタゲート構造の平滑用キャパシタの静電容量Ｑ１と第２の実施形態の平滑用キャパシタ２２０の静電容量Ｑ２とを比較すると次のようになる。ここで、酸化シリコン膜の比誘電率ε_rは３．５であり、ＰＺＴの比誘電率ε_rは約１４００である。また、一般的にトランジスタのゲート長が０．１８μｍである設計ルール下での間隔Ｄは２．５ｎｍ〜５ｎｍであり、ここでは、最も小さい２．５ｎｍを用いることとする。第２の実施形態の平滑用キャパシタ２２０の間隔Ｄは下部容量絶縁膜２２２の厚さ及び上部容量絶縁膜２２３の厚さの和であり、例えば１７５ｎｍである。静電容量Ｑ１及び静電容量Ｑ２は下記のように求まる。
Ｑ１＝８．８５４×１０^-12×３．５×（Ｓ／２．５×１０^-9）＝１．２４×１０^-2×Ｓ
Ｑ２＝８．８５４×１０^-12×１４００×（Ｓ／１７５×１０^-9）＝７．０８×１０^-2×Ｓ

このように、第２の実施形態によれば、トランジスタゲート構造の平滑用キャパシタと比較して十分に高い静電容量を得ることができる。従って、半導体装置が更に微細化されても、十分な特性を示すことができる。

なお、平滑用キャパシタ２２０に含まれる下部容量絶縁膜２２２及び上部容量絶縁膜２２３が強誘電体の分極特性を有するが、平滑用キャパシタ２２０の平滑特性が分極特性の影響を受けない範囲で使用することが可能である。これは、通常、平滑用キャパシタ２２０への印加電圧が比較的高いためである。

次に、第２の実施形態に係る半導体装置の製造方法について説明する。図４Ａ乃至図４Ｄは、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図５Ａ乃至図５Ｂは、第２の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。

先ず、図４Ａ（ａ）に示すように、半導体基板２３１の表面に素子分離領域２３２を選択的に形成する。次いで、メモリセル領域２０１内の活性領域内において、半導体基板２３１の表面にメモリトランジスタ２３３を形成する。その後、半導体基板２３１を覆う層間絶縁膜２３４を、例えば化学気相成長（ＣＶＤ：chemical vapor deposition）法により形成する。層間絶縁膜２３４の厚さは、例えば５００ｎｍ程度とする。層間絶縁膜２３４の材料としては、例えばＢＰＳＧ（boro-phospho silicate glass）及びＰＳＧ（phospho silicate glass）が挙げられる。また、高密度プラズマＣＶＤ法（ＨＤＰ（high density plasma）−ＣＶＤ）により酸化シリコン膜を形成してもよく、ＴＥＯＳ（tetraethylorthosilicate）及びＯ₃を用いて酸化シリコン膜を形成してもよい。続いて、ＣＦ₄、Ｃ₂Ｆ₆又はＣ₄Ｆ₈系のガスを用いたエッチングにより層間絶縁膜２３４にコンタクトホールを形成し、その内部に導電プラグ２３５を形成する。導電プラグ２３５は、例えばタングステン膜等の金属膜をＣＶＤ法等によりコンタクトホールに埋め込むことで形成することができる。

次いで、図４Ａ（ｂ）に示すように、導電プラグ２３５に電気的に接続されるＰｔ膜等の導電膜２４１を層間絶縁膜２３４上に形成する。導電膜２４１の厚さは、例えば１００ｎｍ程度とする。導電膜２４１は、例えばスパッタ法により形成することができる。その後、導電膜２４１上にチタン酸ジルコン酸鉛（ＰＺＴ）膜等の強誘電体膜２４２を形成する。強誘電体膜２４２の厚さは、例えば１０ｎｍ〜７５ｎｍ程度とする。強誘電体膜２４２は、例えばスパッタ法又は有機金属気相成長（ＭＯＣＶＤ：metal organic chemical vapor deposition）法により形成することができる。

続いて、図４Ａ（ｃ）及び図５Ａ（ａ）に示すように、平滑用キャパシタ２２０の下部容量絶縁膜を形成する予定の領域を覆い、他の領域を露出するマスク２４７を強誘電体膜２４２上に形成する。

次いで、図４Ａ（ｄ）及び図５Ａ（ｂ）に示すように、強誘電体膜２４２のエッチングを行うことにより、下部容量絶縁膜２２２を形成する。そして、マスク２４７を除去する。

その後、図４Ｂ（ｅ）及び図５Ａ（ｃ）に示すように、下部容量絶縁膜２２２を覆うチタン酸ジルコン酸鉛（ＰＺＴ）膜等の強誘電体膜２４３を導電膜２４１上に形成する。強誘電体膜２４３の厚さは、例えば５０ｎｍ〜１００ｎｍ程度とする。強誘電体膜２４３も、例えばスパッタ法又はＭＯＣＶＤ法により形成することができる。続いて、所定の温度範囲にてアニール処理を行うことにより、強誘電体膜２４３及び下部容量絶縁膜２２２の結晶構造を層状ペロブスカイト構造とする。アニール処理の一例としては、常圧及び酸素雰囲気の下で、半導体基板２３１を加熱する。

次いで、図４Ｂ（ｆ）及び図５Ａ（ｄ）に示すように、強誘電体膜２４３上に酸化イリジウム膜等の導電膜２４４を形成する。

その後、図４Ｂ（ｇ）及び図５Ｂ（ｅ）に示すように、メモリキャパシタ２１０の上部電極を形成する予定の領域及び平滑用キャパシタ２２０の上部電極を形成する予定の領域を覆い、他の領域を露出するマスク２４５を導電膜２４４上に形成する。

続いて、図４Ｂ（ｈ）及び図５Ｂ（ｆ）に示すように、導電膜２４４のエッチングを行うことにより、上部電極２１４及び上部電極２２４を形成する。そして、マスク２４５を除去する。

次いで、図４Ｃ（ｉ）及び図５Ｂ（ｇ）に示すように、メモリキャパシタ２１０の容量絶縁膜を形成する予定の領域及び平滑用キャパシタ２２０の上部容量絶縁膜を形成する予定の領域を覆い、他の領域を露出するマスク２４６を強誘電体膜２４３上に形成する。

その後、図４Ｃ（ｊ）及び図５Ｂ（ｈ）に示すように、強誘電体膜２４３のエッチングを行うことにより、容量絶縁膜２１３及び上部容量絶縁膜２２３を形成する。そして、マスク２４６を除去する。

続いて、図４Ｃ（ｋ）に示すように、マスクを用いて導電膜２４１をエッチングすることにより、下部電極２１１及び下部電極２２１を形成する。このようにして、メモリキャパシタ２１０及び平滑用キャパシタ２２０が得られる。

次いで、図４Ｄ（ｌ）に示すように、メモリキャパシタ２１０及び平滑用キャパシタ２２０を覆う層間絶縁膜２５１を層間絶縁膜２３４上に形成する。その後、層間絶縁膜２５１内に導電プラグ２５２を形成する。続いて、層間絶縁膜２５１上に導電プラグ２５２と電気的に接続される導電膜２５３を形成する。以降、同様にして、層間絶縁膜２５４、導電プラグ２５５、導電膜２５６、層間絶縁膜２５７、導電プラグ２５８、導電膜２５９、層間絶縁膜２６０、導電プラグ２６１、導電膜２６２、層間絶縁膜２６３、及び導電プラグ２６４を形成する。層間絶縁膜２５１、２５４、２５７、２６０、及び２６３は、例えば層間絶縁膜２３４と同様にして形成することができる。導電プラグ２５２、２５５、２５８、２６１、及び２６４は、例えば導電プラグ２３５と同様にして形成することができる。導電膜２５３、２５６、２５９、及び２６２の材料としては、Ａｌ及びＣｕ等が挙げられる。更に、導電プラグ２６４に電気的に接続されるボンディングパッド２６５を層間絶縁膜２６３上に形成する。次いで、ボンディングパッド２６５を覆うパッシベーション膜２６６を層間絶縁膜２６３上に形成し、層間絶縁膜２６３にボンディングパッド２６５の一部を露出する開口部２６７を形成する。

このようにして、半導体装置を完成させる。

このような製造方法によれば、平滑用キャパシタ２２０をメモリキャパシタ２１０と並行して形成することができるため、平滑用キャパシタ２２０を論理回路領域２０２内に形成することができる。従って、トランジスタゲート構造を採用した平滑用キャパシタに必要な専用の領域を設けなくてもよく、チップサイズを縮小化することができる。

また、メモリキャパシタ２１０及び平滑用キャパシタ２２０のいずれにおいても、容量絶縁膜の電荷が蓄積される部分にエッチングダメージが及びにくいため、良好な特性を得ることができる。

なお、図６に示すように、容量絶縁膜２１３が膜２１３ａ及び膜２１３ｂを含み、上部容量絶縁膜２２３が膜２２３ａ及び膜２２３ｂを含んでいてもよい。この場合、膜２２３ａの厚さは実質的に膜２１３ａの厚さと等しく、膜２２３ｂの厚さは実質的に膜２１３ｂの厚さと等しい。このような半導体装置を製造する場合、例えば、強誘電体膜２４３を形成する際に（図４Ｂ（ｅ））、膜２１３ａ及び膜２２３ａとなる強誘電体膜を形成し、その上に、膜２１３ｂ及び膜２２３ｂとなる強誘電体膜を形成する。これら２種類の強誘電体膜の間で、組成を相違させてもよく、成膜条件を相違させてもよい。また、膜２１３ａ及び膜２２３ａとなる強誘電体膜を形成した後にアニールを行い、その後に膜２１３ｂ及び膜２２３ｂとなる強誘電体膜を形成してもよい。容量絶縁膜２１３及び上部容量絶縁膜２２３が３以上の膜を含んでいてもよい。

また、図７に示すように、導電膜２４４をエッチングして上部電極２１４及び上部電極２２４を形成した後に、導電膜２４４の残部３０１が強誘電体膜２４３の段差の脇に残っていてもよい。

強誘電体キャパシタに用いられる強誘電体はＰＺＴに限定されず、Ｌａ、Ｃａ等が添加されたＰＺＴを用いてもよい。また、チタン酸ビスマス等を用いてもよい。メモリキャパシタは強誘電体キャパシタに限定されず、例えば、高誘電体メモリキャパシタ又は常誘電体メモリキャパシタであってもよい。高誘電体メモリキャパシタ及び常誘電体メモリキャパシタは、例えばＤＲＡＭ（dynamic random access memory）に用いられる。また、トランジスタ等の半導体素子の保護回路領域に設けられる保護キャパシタに、各実施形態における平滑用キャパシタと同様の構造を適用しても同様の効果を得ることができる。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
第１の下部電極と、
前記第１の下部電極上の第１の絶縁膜と、
前記第１の絶縁膜上の第１の上部電極と、
前記第１の下部電極から離間した第２の下部電極と、
前記第２の下部電極上の第２の絶縁膜と、
前記第２の絶縁膜上の第３の絶縁膜と、
前記第３の絶縁膜上の第２の上部電極と、
を有し、
前記第１の絶縁膜の厚さは前記第３の絶縁膜の厚さと実質的に等しく、
前記第３の絶縁膜の平面視における輪郭は前記第２の絶縁膜の平面視における輪郭の外側にあり、
前記第２の上部電極の平面視における輪郭は前記第２の絶縁膜の平面視における輪郭の内側にあることを特徴とする半導体装置。

（付記２）
前記第１の絶縁膜、前記第２の絶縁膜、及び前記第３の絶縁膜は、強誘電体膜であることを特徴とする付記１に記載の半導体装置。

（付記３）
前記第１の絶縁膜及び前記第３の絶縁膜は、複数の膜を含むことを特徴とする付記１又は２に記載の半導体装置。

（付記４）
前記第３の絶縁膜の平面視における輪郭と前記第２の絶縁膜の平面視における輪郭との間隔は、前記第３の絶縁膜の厚さの２倍以上であることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。

（付記５）
前記第１の下部電極、前記第１の絶縁膜、及び前記第１の上部電極は、メモリセル領域に設けられ、
前記第２の下部電極、前記第２の絶縁膜、前記第３の絶縁膜、及び前記第２の上部電極は、論理回路領域に設けられていることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。

（付記６）
前記第１の絶縁膜及び前記第３の絶縁膜は、一つの誘電体膜をエッチングすることにより形成されていることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。

（付記７）
前記第２の絶縁膜は前記第１の絶縁膜及び前記第３の絶縁膜よりも厚いことを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。

（付記８）
前記第２の上部電極の面積は前記第１の上部電極の面積よりも大きいことを特徴とする付記１乃至７のいずれか１項に記載の半導体装置。

（付記９）
第１の導電膜を形成する工程と、
前記第１の導電膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を覆う誘電体膜を前記第１の導電膜上に形成する工程と、
前記誘電体膜を加工することにより、前記第２の絶縁膜を覆う第３の絶縁膜を前記第１の導電膜上に形成すると共に、前記第３の絶縁膜から離間して第１の絶縁膜を前記第１の導電膜上に形成する工程と、
前記第１の絶縁膜及び前記第３の絶縁膜上に第２の導電膜を形成する工程と、
前記第２の導電膜を加工することにより、第１の上部電極を前記第１の絶縁膜上に形成すると共に、第２の上部電極を前記第３の絶縁膜上に形成する工程と、
前記第１の導電膜を加工することにより、第１の下部電極を前記第１の絶縁膜下に形成すると共に、第２の下部電極を前記第２の絶縁膜下に形成する工程と、
を有し、
前記第３の絶縁膜の平面視における輪郭を前記第２の絶縁膜の平面視における輪郭の外側にし、
前記第２の上部電極の平面視における輪郭を前記第２の絶縁膜の平面視における輪郭の内側にすることを特徴とする半導体装置の製造方法。

（付記１０）
前記第１の絶縁膜、前記第２の絶縁膜、及び前記第３の絶縁膜は、強誘電体膜であることを特徴とする付記９に記載の半導体装置の製造方法。

（付記１１）
前記第１の絶縁膜及び前記第３の絶縁膜は、複数の膜を含むことを特徴とする付記９又は１０に記載の半導体装置の製造方法。

（付記１２）
前記第３の絶縁膜の平面視における輪郭と前記第２の絶縁膜の平面視における輪郭との間隔を、前記第３の絶縁膜の厚さの２倍以上とすることを特徴とする付記９乃至１１のいずれか１項に記載の半導体装置の製造方法。

（付記１３）
前記第１の下部電極、前記第１の絶縁膜、及び前記第１の上部電極を、メモリセル領域に形成し、
前記第２の下部電極、前記第２の絶縁膜、前記第３の絶縁膜、及び前記第２の上部電極を、論理回路領域に形成することを特徴とする付記９乃至１２のいずれか１項に記載の半導体装置の製造方法。

（付記１４）
前記第２の絶縁膜は前記第１の絶縁膜及び前記第３の絶縁膜よりも厚いことを特徴とする付記９乃至１３のいずれか１項に記載の半導体装置の製造方法。

（付記１５）
前記第２の上部電極の面積を前記第１の上部電極の面積よりも大きくすることを特徴とする付記９乃至１４のいずれか１項に記載の半導体装置の製造方法。

１１０：第１のキャパシタ
１１１：第１の下部電極
１１３：第１の絶縁膜
１１４：第１の上部電極
１２０：第２のキャパシタ
１２１：第２の下部電極
１２２：第２の絶縁膜
１２３：第３の絶縁膜
１２４：第２の上部電極
２００：半導体装置
２０１：メモリセル領域
２０２：論理回路領域
２１０：メモリキャパシタ
２１１：下部電極
２１３：容量絶縁膜
２１４：上部電極
２２０：平滑用キャパシタ
２２１：下部電極
２２２：下部容量絶縁膜
２２３：上部容量絶縁膜
２２４：上部電極
２３３：メモリトランジスタ

Claims (10)

1. 第１の下部電極と、
   前記第１の下部電極上の第１の絶縁膜と、
   前記第１の絶縁膜上の第１の上部電極と、
   前記第１の下部電極から離間した第２の下部電極と、
   前記第２の下部電極上の第２の絶縁膜と、
   前記第２の絶縁膜上の第３の絶縁膜と、
   前記第３の絶縁膜上の第２の上部電極と、
   を有し、
   前記第１の絶縁膜の厚さは前記第３の絶縁膜の厚さと実質的に等しく、
   前記第３の絶縁膜の平面視における輪郭は前記第２の絶縁膜の平面視における輪郭の外側にあり、
   前記第２の上部電極の平面視における輪郭は前記第２の絶縁膜の平面視における輪郭の内側にあることを特徴とする半導体装置。
2. 前記第１の絶縁膜、前記第２の絶縁膜、及び前記第３の絶縁膜は、強誘電体膜であることを特徴とする請求項１に記載の半導体装置。
3. 前記第１の絶縁膜及び前記第３の絶縁膜は、複数の膜を含むことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第３の絶縁膜の平面視における輪郭と前記第２の絶縁膜の平面視における輪郭との間隔は、前記第３の絶縁膜の厚さの２倍以上であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
5. 前記第１の下部電極、前記第１の絶縁膜、及び前記第１の上部電極は、メモリセル領域に設けられ、
   前記第２の下部電極、前記第２の絶縁膜、前記第３の絶縁膜、及び前記第２の上部電極は、論理回路領域に設けられていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
6. 第１の導電膜を形成する工程と、
   前記第１の導電膜上に第２の絶縁膜を形成する工程と、
   前記第２の絶縁膜を覆う誘電体膜を前記第１の導電膜上に形成する工程と、
   前記誘電体膜を加工することにより、前記第２の絶縁膜を覆う第３の絶縁膜を前記第１の導電膜上に形成すると共に、前記第３の絶縁膜から離間して第１の絶縁膜を前記第１の導電膜上に形成する工程と、
   前記第１の絶縁膜及び前記第３の絶縁膜上に第２の導電膜を形成する工程と、
   前記第２の導電膜を加工することにより、第１の上部電極を前記第１の絶縁膜上に形成すると共に、第２の上部電極を前記第３の絶縁膜上に形成する工程と、
   前記第１の導電膜を加工することにより、第１の下部電極を前記第１の絶縁膜下に形成すると共に、第２の下部電極を前記第２の絶縁膜下に形成する工程と、
   を有し、
   前記第３の絶縁膜の平面視における輪郭を前記第２の絶縁膜の平面視における輪郭の外側にし、
   前記第２の上部電極の平面視における輪郭を前記第２の絶縁膜の平面視における輪郭の内側にすることを特徴とする半導体装置の製造方法。
7. 前記第１の絶縁膜、前記第２の絶縁膜、及び前記第３の絶縁膜は、強誘電体膜であることを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記第１の絶縁膜及び前記第３の絶縁膜は、複数の膜を含むことを特徴とする請求項６又は７に記載の半導体装置の製造方法。
9. 前記第３の絶縁膜の平面視における輪郭と前記第２の絶縁膜の平面視における輪郭との間隔を、前記第３の絶縁膜の厚さの２倍以上とすることを特徴とする請求項６乃至８のいずれか１項に記載の半導体装置の製造方法。
10. 前記第１の下部電極、前記第１の絶縁膜、及び前記第１の上部電極を、メモリセル領域に形成し、
    前記第２の下部電極、前記第２の絶縁膜、前記第３の絶縁膜、及び前記第２の上部電極を、論理回路領域に形成することを特徴とする請求項６乃至９のいずれか１項に記載の半導体装置の製造方法。

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