CN101127355B - 半导体组件及其形成方法 - Google Patents
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Abstract
本发明提供一种半导体组件。此半导体组件包括具有阵列区及去耦合区的基板，形成于该阵列区上的多个主动元件，设置于该基板与该主动元件上的第一介电层，第二介电层设置在该第一介电层上，第一电容器形成于阵列区之上的第二介电层，第二电容器形成于去耦合区之上的第二介电层，且第一插塞形成阵列区之上的第一介电层中，电性连接主动元件及第一电容器。此外，本发明另提供形成此半导体组件的形成方法。
Description
技术领域
本发明涉及半导体，且特别有关于半导体组件及其形成方法。
背景技术
半导体集成电路芯片的电源供应线可提供电流以将主动及被动组件充电及放电，例如，当频率信号在转换状态时，数字CMOS电路会吸消耗电流。但在电路操作期间，电源供应线提供相对高强度的瞬间电流，会导致电压噪声。当瞬间电流的波动时间很短或其寄生电感、寄生电流很大时，电源供应线的电压就会产生波动。传统的电路中，集成电路的操作频率为数百万赫(MHz)至数千万赫(GHz)。在一些电路中，频率信号的上升时间非常短暂，使电源线产生很高的电压波动。而电源线中不良的电压波动会产生内部噪声及减少噪声的容忍度，减少噪声容忍度则会降低电路可靠度甚至导致电路故障。
为降低电源供应线中电压波动的幅度，常在不同电源供应线的末端或电源供应线及地线之间进行电容器滤波及去耦合。当暂时中断电压时，去耦合电容器可做为电荷贮存槽，来额外提供电源给电路。
图1为具有MOS型去耦合电容器的传统半导体组件。半导体组件1包括具有阵列区3及去耦合区4的基板2，多个晶体管5形成在基板2的阵列区3中。第一介电层6设置在阵列区3及去耦合区4之上，第二介电层10设置在第一介电层6上，且电容器11形成在阵列区3的第二介电层10中。
MOS型去耦合电容器7形成于去耦合区4的第一介电层6，且邻近于基板2。去耦合电容器7的结构类似于晶体管5，晶体管5包括多晶硅栅极8，及其上方的硅化物层9。
由于多晶硅电容器电极板是经由掺杂所形成，因此MOS型电容器的电容量会随着所施加的电压而产生相当大的差异。因此，这些组件具有高电容电压系数。此外，当MOS型晶体管的电容器邻近于基板时，会产生寄生效应。
金属-绝缘体-金属(MIM)型电容器可形成于半导体基板的上方内联机层，以降低寄生效应。MIM型电容器可利用导电金属材质形成电极板，藉此避免多晶硅掺杂的问题与多晶硅-绝缘体-多晶硅(PIP)电容器的多晶硅空乏的问题。
图2显示后段制程的MIM型电容器。半导体组件1包括具有阵列区3及去耦合区4的基板2，多个晶体管5形成于基板2的阵列区3中。第一介电层6设置于阵列区3及去耦合区4之上，第二介电层10设置在第一介电层6上，且电容器11形成在阵列区3的第二介电层10中。第三介电层12设置于第二介电层10的上方，且金属层14形成在第三介电层12的上方。上述后段制程由形成金属层开始。
MIM型去耦合电容器16形成于去耦合区4的第三介电层12。去耦合电容器16包括底部电极18、顶部电极22及介于二者之间的介电层20。MIM去耦合电容器的形成整合在后段制程中。
在传统的后段制程中，形成MIM去耦合电容器需要额外的掩模及步骤。且后段制程的高温程序，使得高介电常数层难以形成于金属电极之间。此外，MIM去耦合电容器的电容量较小且所占空间较大，难以进一步降低尺寸。
发明内容
本发明提供一种半导体组件，包括基板，具有阵列区及去耦合区；多个主动元件，形成于该阵列区上；第一介电层，设置于该基板与该主动元件上；第二介电层，设置于该第一介电层上；多个主动元件，形成于该阵列区之上的第一介电层上，并被该阵列区之上的第一介电层覆盖；第一电容器，形成于该阵列区之上的第二介电层中；第二电容器，形成于该去耦合区之上的第二介电层中，以及插塞，形成于该阵列区之上的第一介电层中，且电性连接该主动元件及该第一电容器。
根据本发明具体实施例的半导体组件，其中该主动元件为晶体管。
根据本发明具体实施例的半导体组件，其中该第一及第二介电层包括介电常数小于4的低介电常数材质。
根据本发明具体实施例的半导体组件，其中该第一及第二电容器为直立式金属-绝缘体-金属电容器，其具有第一金属层、第二金属层及介电膜于两者之间，其中该介电膜包括高介电常数材质。
根据本发明具体实施例的半导体组件，其中该第二电容器为去耦合电容器。
根据本发明具体实施例的半导体组件，其中还包括第二插塞，形成于该去耦合区之上的第一介电层中，且连接该基板及该第二电容器。
本发明另提供一种半导体组件的形成方法，包括提供基板，其具有阵列区及去耦合区；形成多个主动元件于该基板的阵列区上；沉积第一介电层于该基板及该主动元件上；形成第一插塞在该阵列区之上的第一介电层中，且连接该主动元件；沉积第二介电层于该第一介电层上；同时形成第一电容器于该阵列区之上的第二介电层中，及第二电容器于该去耦合区之上的第二介电层中，其中该第一电容器连接该第一插塞。
根据本发明另一具体实施例的半导体组件的形成方法，其中该主动元件为晶体管。
根据本发明另一具体实施例的半导体组件的形成方法，其中该第一及第二介电层包括介电常数小于4的低介电常数材质。
根据本发明另一具体实施例的半导体组件的形成方法，其中该第一及第二电容器为直立式金属-绝缘体-金属电容器，其具有第一金属层、第二金属层及一介电膜位于两者之间，其中该介电膜包括高介电常数材质。
根据本发明另一具体实施例的半导体组件的形成方法，其中该第二电容器为去耦合电容器。
根据本发明另一具体实施例的半导体组件的形成方法，其中还包括形成第二插塞于该去耦合区之上的第一介电层中以连接该基板及该第二电容器。
根据本发明另一具体实施例的半导体组件的形成方法，其中该第一及第二插塞同时形成。
本发明的优点在于不需额外的掩模或程序来形成去耦合电容器。去耦合电容器可轻易的与镶嵌式DRAM的MIM程序结合。直立式MIM去耦合电容器具有较小的面积及较高的电容性。此外，并不限定为MIM电容器，也可为PIP电容器，并应用于传统的DARM。
为了让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合所附图示，作详细说明如下：
附图说明
图1显示传统的半导体组件。
图2显示传统的半导体组件。
图3A显示具有阵列区及去耦合区的基板。
图3B显示形成注入区及硅化物层于去耦合区中。
图3C显示沉积第一介电层于基板及主动元件上。
图3D显示同时蚀刻阵列区及去耦合区的第一介电层。
图3E显示沉积第二介电层于阵列区及去耦合区的蚀刻停止层上。
图3F显示沉积介电层于底部电极上。
图3G显示沉积第三介电层于第二介电层上，且填满阵列区及去耦合区的第一、第二电容器。
图4A显示形成STI于阵列区及去耦合区中。
图4B显示形成多晶硅层及硅化物层于去耦合区。
图4C显示沉积第一介电层于基板及主动元件上。
图4D显示同时蚀刻阵列区及去耦合区的第一介电层。
图4E显示沉积第二介电层于阵列区及去耦合区的蚀刻停止层上。
图4F显示沉积介电层于底部电极上。
图4G显示沉积第三介电层于第二介电层上，且填满阵列区及去耦合区的第一、第二电容器。
图5A显示提供基板，其具有阵列区及去耦合区。
图5B显示形成多个主动元件于基板的阵列区中。
图5C显示沉积第一介电层于基板及主动元件上。
图5D显示同时蚀刻阵列区及去耦合区的第一介电层。
图5E显示沉积第二介电层于阵列区及去耦合区的蚀刻停止层上。
图5F显示气相法沉积介电层于底部电极上。
图5G显示沉积第三介电层于第二介电层上，且填满阵列区及去耦合区的第一、第二电容器。
其中附图标记说明如下：
半导体组件～10；基板～20；阵列区～30；去耦合区～40；STI45；主动元件～50；硅化物层～130；第一介电层～60；阻障层～180及150；第一插塞～70；第二插塞～140；蚀刻停止层～90；沟槽～105；底部电极～112、162；介电膜～114、164；顶部电极～116、166；第一电容器～110；第二电容器～160。
具体实施方式
传统的MOS型电容器的电容量会随着所施加的电压而产生相当大的差异，且电容器邻近基板会导致寄生效应，而MIM型电容器的形成整合在后段制程中，需要额外的掩模及步骤，且电容量较小，所占空间较大，难以进一步降低尺寸，因此，半导体业界亟需一种良好的电容器结构及其形成方法。
图3A-3G显示本发明的半导体组件的形成方法。参照图3A，提供基板20，基板可为硅、锗、硅锗等公知的半导材质，其具有阵列区30及去耦合区40。形成浅沟槽绝缘区(以下简称STI)45于阵列区30中。
参照图3B，以一般公知技术形成多个主动元件50于基板20的阵列区30中。主动元件可为晶体管或二极管。主动区50包括多晶硅栅极46及硅化物层130。利用源/漏极注入及硅化物沉积，同时形成注入区120及硅化物层30于去耦合区40中。
参照图3C，沉积第一介电层60于基板20及主动元件50上，沉积的方式可为旋转涂布(Spin coating)法、电化学电镀(electrochemicalplating)法、化学气相沉积法、物理气相沉积法、原子层沉积(AtomicLayer Deposition)法、分子束外延(Molecular Beam Epitaxy)法。
参照图3D，同时蚀刻阵列区30及去耦合区40的第一介电层60，形成介层窗，以暴露硅化物层130。蚀刻方式可为异向性蚀刻法，例如溅射蚀刻法、离子束蚀刻法、等离子体蚀刻法或其类似方法。沉积阻障层180及150于介层窗的侧边，以防止金属扩散。以电化学电镀法沉积导电层于阵列区30及去耦合区40的第一介电层60上，以填满介层窗。经平坦化后，形成第一插塞80于阵列区30中，及第二插塞140于去耦合区40中。第一插塞80连接主动元件50。形成蚀刻停止层90于阵列区30及去耦合区40的第一介电层60上。
参照图3E，沉积第二介电层100于阵列区30及去耦合区40的蚀刻停止层90上。第一及第二介电层可为任何已知的低介电常层材质，例如，氧化硅、氮化硅、旋转涂布玻璃(SOG)、四乙基原硅酸盐(TEOS)、氢掺杂氧化硅(hydrogenated silicon oxide)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、氟硅玻璃(FSG)或其类似物，其介电常数小于4。同时蚀刻阵列区30及去耦合区40的第二介电层100以形成沟槽105。蚀刻方式可为异向性蚀刻法，例如溅射蚀刻法、离子束蚀刻法、等离子体蚀刻法或其类似方法。暴露第一插塞70及第二插塞140。接着，沉积第一金属层于沟槽105及第二介电层100的表面。经平坦化后，分别形成阵列区30及去耦合区40的底部电极112、162。
参照图3F，以化学气相或物理气相法沉积介电层114、164于底部电极112、162上。介电膜可为任何已知的高介电常数材质，例如，氧化铝(Al2O3)、氧化铪(HfO2)、碳化硅(SiC)、氮化硅、氧化钽(Ta2O5)、氧氮化钽、氧化钽、氧化锆、锆钛酸铅(PZT)、锶铋钽氧化物(SBT)、钛酸锶钡(BST)、钽酸锶(ST)或其类似物。接着，沉积第二金属层于介电膜114、164上。经平坦化后，形成顶部电极116、166。因此，同时形成第一电容器110及第二电容器160。第一电容器110形成于阵列区30的第二介电层100上，电容器110包括底部电极112及顶部电极116，且两者之间有介电膜114。第二电容器160形成于阵列区40的第二介电层100上，电容器160包括底部电极162及顶部电极166，且两者之间有介电膜164。第一电容器110连接第一插塞70。第二插塞140连接硅化物层130及第二电容器160。
其中第一及第二电容器可为直立式MIM电容器，其具有第一金属层，可作为底部电极，第二金属层，可作为顶部电极，以及介电层形成于两电极之间。或为多晶硅-绝缘-多晶硅(PIP)电容器，其具有第一多晶硅层，可作为底部电极，第二多晶硅层，可作为顶部电极，以及介电层形成于两电极之间。第二电容器可作为去耦合电容器。第一及第二金属层可为Al、Au、Ag、Pd、Ta、Ti、W及其合金。
参照图3G，沉积第三介电层170于第二介电层100上，且填满阵列区30及去耦合区40的第一、第二电容器110、160。同时蚀刻阵列区30及去耦合区40的第三介电层170，形成介层窗，以暴露第一、第二电容器110、160的顶部电极116、166。接着，以电化学电镀法沉积导电层于阵列区30及去耦合区40的第三介电层170，以填满介层窗。平坦化之后，分别形成阵列区30及去耦合区40的第三插塞180，以连接金属线或电源供应线。
本发明所提供的半导体组件结构，如图3F所示。半导体组件10包括具阵列区30及去耦合区40的基板20，第一介电层60设置在基板20之上，第二介电层100设置在第一介电层60之上，多个主动元件50形成于阵列区30的第一介电层60中，第一电容器110形成于阵列区30的第二介电层100，第二电容器160形成于去耦合区40的第二介电层100，第一插塞70形成于阵列区30的第一介电层60，且电性连接主动元件50及第一电容器110。
第一电容器110包括笫一金属层112、第二金属层116及介电膜114形成于两者之间。同样地，第二电容器160包括第一金属层162，第二金属层166及介电膜164形成于两者之间。基板20及第二电容器160以第二插塞140连接，第二插塞140形成于第一介电层60的去耦合区40。以阻障层80、150来分别隔离第一、第二插塞70、140与第一介电层60。注入基板20的去耦合区40，以形成注入区120，且硅化物层130形成于注入区120之上，使第二插塞140连接硅化物层130。此外，蚀刻停止层90形成于第一介电层60及第二介电层100之间。
在半导体组件结构中，基板及第二电容器可以第二插塞连接，且形成于去耦合区的第一介电层中。第一及第二插塞可为Cu、Al或W。为了隔离第一介电层层的插塞中，以阻障层(如钽层、氮化钽层、钽层或氮化钛层)来隔离第一及第二插塞与第一介电层。此外，在第一及第二介电层之间有蚀刻停止层，其可为氮化硅或氮氧化硅。
在另一实施例中，第4A-4G图显示另一种半导体组件的形成方法，本实施例与第3A-3G图所述的实施例类似，相同的程序不再赘述。
参照图4A，提供基板20，其具有阵列区30及去耦合区40。分别形成STI45、118于阵列区30及去耦合区40中。
参照图4B，同时形成多晶硅层119及硅化物层30于去耦合区40中。
参照图4C，沉积第一介电层60于基板20及主动元件50上。
参照图4D，同时蚀刻阵列区30及去耦合区40的第一介电层60，形成介层窗，以暴露硅化物层130。沉积阻障层80及150于介层窗的侧边。沉积导电层于阵列区30及去耦合区40的笫一介电层60上，以填满介层窗。经平坦化后，形成第一插塞80于阵列区30中，及第二插塞140于阵列区40中。第一插塞80连接主动元件50。形成蚀刻停止层90于阵列区30及去耦合区40的第一介电层60上。
参照图4E，沉积第二介电层100于阵列区30及去耦合区40的蚀刻停止层90上。同时蚀刻阵列区30及去耦合区40的第二介电层100以形成沟槽105，并暴露第一插塞70及第二插塞40。接着，沉积第一金属层于沟槽105及第二介电层100的表面。经平坦化后，分别形成阵列区30及去耦合区40的底部电极112、162。
参照图4F，沉积介电膜114、164于底部电极112、162上，及沉积第二金属层于介电膜114、164上。经平坦化后，形成顶部电极116、166。因此，同时形成第一电容器110及第二电容器160。电容器110形成于阵列区30的第二介电层100上。电容器160形成于阵列区40的第二介电层100上。第一电容器110连接第一插塞70。第二插塞140连接硅化物层130及第二电容器160。
参照图4G，沉积第三介电层170于第二介电层100上，且填满阵列区30及去耦合区40的第一、第二电容器110、160。同时蚀刻阵列区30及去耦合区40的第三介电层170，形成介层窗，以暴露第一、第二电容器110、160的顶部电极116、166。接着，沉积导电层于阵列区30及去耦合区40的第三介电层170上，以填满介层窗。平坦化之后，分别形成阵列区30及去耦合区40的第三插塞180，以连接金属线或电源供应线。
上述所形成的半导体组件结构，如图4F所示，其与图3F大致相同，不同处在于第二插塞140与基板20的连接方式。更进一步说，其中浅沟槽绝缘区(STI)118形成于基板20的去耦合区40，多晶硅层119及硅化物层130形成于基板20的去耦合区40，使第二插塞140连接至硅化物层130。
在另一实施例中，图5A-5G显示另本发明一种半导体组件的形成方法，本实施例与图3A-3G和图4A-4G所示的实施例类似，相同的程序不再赘述。
参照图5A，提供基板20，其具有阵列区30及去耦合区40。分别形成STI45、118于阵列区30及去耦合区40中。
参照图5B，形成多个主动元件50于阵列区30中。利用多晶硅栅极及硅化物沉积，同时形成多晶硅层119及硅化物层30于去耦合区40中。
参照图5C，沉积第一介电层60于基板20及主动元件50上。
参照图5D，同时蚀刻阵列区30及去耦合区40的第一介电层60，形成介层窗，以暴露硅化物层130。沉积阻障层80及150于介层窗的侧边。沉积导电层于阵列区30及去耦合区40的笫一介电层60上，以填满介层窗。经平坦化后，形成第一插塞80于阵列区30中，及第二插塞140于阵列区40中。第一插塞80连接主动元件50。形成蚀刻停止层90于阵列区30及去耦合区40的第一介电层60上。
参照图5E，沉积第二介电层100于阵列区30及去耦合区40的蚀刻停止层90上。同时蚀刻阵列区30及去耦合区40的第二介电层100以形成沟槽105，并暴露第一插塞70及第二插塞140。沉积第一金属层于沟槽105及第二介电层100的表面。经平坦化后，分别形成阵列区30及去耦合区40的底部电极112、162。
参照图5F，沉积介电膜114、164于底部电极112、162上，及沉积第二金属层于介电膜114、164上。经平坦化后，形成顶部电极116、166。因此，同时形成第一电容器110及第二电容器160。电容器110形成于阵列区30的第二介电层100上。电容器160形成于阵列区40的第二介电层100上。第一电容器110连接第一插塞70。第二插塞140连接硅化物层130及第二电容器160。
参照图5G，沉积第三介电层170于第二介电层100上，且填满阵列区30及去耦合区40的第一、第二电容器110、160。同时蚀刻阵列区30及去耦合区40的第三介电层170，形成介层窗，以暴露第一、第二电容器110、160的顶部电极116、166。接着，沉积导电层于阵列区30及去耦合区40的第三介电层170，以填满介层窗。平坦化之后，分别形成阵列区30及去耦合区40的第三插塞180，以连接金属线或电源供应线。
上述所形成的半导体组件结构，如图5F所示，其与第3F、4F图大致相同，不同处在于第二插塞140与基板20的连接方式。更进一步说，其中浅沟槽绝缘区(STI)118形成于基板20的去耦合区40中，使第二插塞140连接至浅沟槽绝缘区118。
本发明不需额外的掩模或程序来形成去耦合电容器。去耦合电容器可轻易的与镶嵌式DRAM的MIM程序结合。直立式MIM去耦合电容器具有较小的面积及较高的电容性。此外，并不限定为MIM电容器，也可为PIP电容器，并应用于传统的DARM。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。
Claims (13)
1.一种半导体组件，包括
基板，具有阵列区及去耦合区；
多个主动元件，形成于该阵列区上；
第一介电层，设置于该基板与该主动元件上；
第二介电层，设置于该第一介电层上；
第一电容器，形成于该阵列区之上的第二介电层中；
第二电容器，形成于该去耦合区之上的第二介电层中，以及
插塞，形成于该阵列区之上的第一介电层中，且电性连接该主动元件及该第一电容器。
2.如权利要求1所述的半导体组件，其特征在于，该主动元件为晶体管。
3.如权利要求1所述的半导体组件，其特征在于，该第一及第二介电层包括介电常数小于4的低介电常数材质。
4.如权利要求1所述的半导体组件，其特征在于，该第一及第二电容器为直立式金属-绝缘体-金属电容器，其具有第一金属层、第二金属层及介电膜于两者之间，其中该介电膜包括高介电常数材质。
5.如权利要求1所述的半导体组件，其特征在于，该第二电容器为去耦合电容器。
6.如权利要求1所述的半导体组件，其特征在于，还包括第二插塞，形成于该去耦合区之上的第一介电层中，且连接该基板及该第二电容器。
7.一种半导体组件的形成方法，包括
提供基板，其具有阵列区及去耦合区；
形成多个主动元件于该基板的阵列区上；
沉积第一介电层于该基板及该主动元件上；
形成第一插塞在该阵列区之上的第一介电层中，且连接该主动元件；
沉积第二介电层于该第一介电层上；
同时形成第一电容器于该阵列区之上的第二介电层中，及第二电容器于该去耦合区之上的第二介电层中，其中该第一电容器连接该第一插塞。
8.如权利要求7所述的半导体组件的形成方法，其特征在于，该主动元件为晶体管。
9.如权利要求7所述的半导体组件的形成方法，其特征在于，该第一及第二介电层包括介电常数小于4的低介电常数材质。
10.如权利要求7所述的半导体组件的形成方法，其特征在于，该第一及第二电容器为直立式金属-绝缘体-金属电容器，其具有第一金属层、第二金属层及一介电膜位于两者之间，其中该介电膜包括高介电常数材质。
11.如权利要求7所述的半导体组件的形成方法，其特征在于，该第二电容器为去耦合电容器。
12.如权利要求7所述的半导体组件的形成方法，其特征在于，还包括形成第二插塞于该去耦合区之上的第一介电层中以连接该基板及该第二电容器。
13.如权利要求12所述的半导体组件的形成方法，其特征在于，该第一及第二插塞同时形成。
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