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TWI389297B - 在半導體裝置中之金屬-絕緣體-金屬（ｍｉｍ）電容及其方法 - Google Patents

在半導體裝置中之金屬-絕緣體-金屬（ｍｉｍ）電容及其方法 Download PDF

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TWI389297B
TWI389297B TW095122211A TW95122211A TWI389297B TW I389297 B TWI389297 B TW I389297B TW 095122211 A TW095122211 A TW 095122211A TW 95122211 A TW95122211 A TW 95122211A TW I389297 B TWI389297 B TW I389297B
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Gary L Huffman
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Freescale Semiconductor Inc
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Description

在半導體裝置中之金屬－絕緣體－金屬(MIM)電容及其方法
本發明大體上係關於半導體裝置之該領域，且更特定言之係關於半導體裝置中之金屬－絕緣體－金屬(MIM)電容。
使用於積體電路中之電容之一類型為一平面金屬－絕緣體－金屬(MIM)電容。一平面MIM電容包含一MIM介電質，其位於一頂板電極與一底板電極之間。MIM電容通常使用於解耦及旁路應用中。
通常，因為疵點位於銅與平面MIM電容之間之該層間介電(ILD)內，所以一平面MIM電容可能是不可靠的，且當使用一典型後端鑲嵌製程整合將其整合於銅上時，其受到過早擊穿。舉例而言，起因於形態、粗糙度、晶粒不穩定性及該銅之氧化之所有疵點已可變地識別為該等可靠性故障之原因。為避免該等問題，已排除直接重疊銅結構的MIM布局。不幸的是，此可為一不利於可用之晶片上MIM面積之嚴重損失；因此限制可用於解耦及旁路應用而建置之該電容。因此，當於銅上形成一MIM電容時，存在一控制該MIM電容內之疵點之需要。
大體上，本發明提供一種用於形成一具有一平面MIM電容之半導體裝置之方法。該平面MIM電容形成於一或多個金屬互連層上。該等金屬互連層之每一者經一層間介電(ILD)層而絕緣。該電容具有一底板電極及一頂板電極。於該等板狀電極之間形成一絕緣體。在形成該第一板狀電極之前，於一互連層之該金屬上沈積一第一絕緣層。使用一化學機械研磨(CMP)方法平坦化該第一絕緣層以移除一部分疵點，諸如自該下伏金屬中轉移之彼等。接著於該平坦化第一絕緣層上沈積一第二絕緣層以移除一附加部分疵點，諸如經該CMP方法引起之較小疵點。該底板電極形成於該第二絕緣層上。於該底板電極上形成一充當該電容介電質之絕緣體。最後，於該絕緣體上形成一頂板電極。
經平坦化該第一絕緣層並沈積一第二絕緣層於該第一絕緣層上，於金屬上形成與現有實務中所存在者相比具有大體上較少疵點之表面。因此，該平面MIM電容已減少由於疵點導致之過早絕緣體擊穿，且因此該平面MIM電容更可靠。
圖1至圖8說明根據本發明之經受一系列處理步驟以形成一平面MIM電容之一半導體裝置10之一部分。
圖1說明一可用來形成一平面MIM電容之半導體裝置10之一部分的橫截面。提供一半導體基板12。在一較佳實施例中，半導體基板12為矽。然而，可使用諸如砷化鎵及絕緣體上矽(SOI)之其他半導體材料。通常，基板12將包含許多且多樣化之主動及被動半導體裝置，諸如金屬氧化物半導體(MOS)電晶體、雙極電晶體、電阻器及電容。然而，為理解本發明之目的，該等裝置之一理解不是必須的，且因此未說明該等裝置。許多互連層可形成於該半導體基板12上且與該主動電路接觸。通常，視該積體電路之複雜性而定，可存在少至一個互連層或大於九個。該等互連層之每一者包含複數個經一ILD層分離之金屬導體。圖1中說明兩個互連層。
一ILD層14沈積於該半導體基板12上。該ILD層14可為經任何方法形成之介電材料之層之任何組合。舉例而言，其可為二氧化矽(SiO2 )、摻碳之氧化矽(例如，SiCOH)、正矽酸四乙酯(TEOS)、摻硼/磷TEOS(BPTEOS)、富含矽之氮氧化物(SRON)、電漿增強氮化物(PEN)、磷矽酸鹽玻璃(PSG)、碳氮化矽(SiCN)或富含矽之氧化物(SRO)。較佳地，使用電漿增強化學氣相沈積(PEVCD)將該ILD層14沈積至一約4000至10,000埃之間之厚度。使用物理氣相沈積(PVD)、化學氣相沈積(CVD)、原子層沈積(ALD)、電鍍及其類似物以及上述之組合於該ILD 14上形成一第一導電層16。在一較佳實施例中，一第一導電層16主要為銅。然而，在其他實施例中，該第一導電層16可為鋁或一鋁－銅合金。又，該第一導電層16可由多層材料形成。例如，在嵌銅金屬化流程中，常常於形成一銅層之前形成包括鉭或氮化鉭之擴散障壁。
使用如上所述用於該第一ILD層14及該第一導電層16之相同材料，一第二ILD層18形成於該導電層16上繼之以形成一第二導電層20。在所述之實施例中，說明了兩個互連層。在其他實施例中，可存在少至一個互連層或多於九個互連層。該等互連層之該等導體彼此連接，且當需要時，使用經由通路形成之觸點(諸如觸點22及24)將其連接至該基板12上之該等電路。
圖2說明在形成一障壁層26及一絕緣層28之後之圖1之該裝置。該障壁層26充當稍後形成之該等層內之銅之一擴散障壁。在所述實施例中，該障壁層26為沈積至一約300至500埃之厚度之PEN或SICN。使用一介電覆蓋薄膜(諸如TEOS、氟化TEOS(FTEOS)或SICOH)將一絕緣層28接著沈積於該障壁層26上至一約3000至6000埃之間之厚度。層26及28之沈積可將該第二導電層20內之銅中之疵點轉移以及建置附加疵點。又，該絕緣層28之表面可如圖2中所示相對粗糙。所述實施例減少該等表面疵點且於晶圓處理期間使用一CMP方法經平坦化使該粗糙絕緣層28光滑。習知之一較佳CMP方法使用一相對硬的襯墊及一散佈有煙霧狀二氧化矽之研磨漿之典型流動速率。又，用去離子水沖洗該晶圓，繼之以一典型後拋光氫氧化銨機械洗滌。在其他實施例中，可使用一不同CMP方法。
圖3說明在平坦化該絕緣層28之後之圖2之該裝置。該平坦化絕緣層28可具有一高達約3000埃之厚度。注意，在某些實施例中，大體上所有該絕緣層28可於CMP方法期間移除。在CMP步驟之後，沈積一第二絕緣層32。該絕緣層32為沈積至約500至3000埃厚度之一介電覆蓋薄膜，諸如TEOS、FTEOS或SICOH。該絕緣層32進一步減少在CMP之後保留之疵點。
圖4說明在一MIM堆疊34形成於該絕緣層32上之後之圖3之該裝置。MIM堆疊34包含底板電極層36、絕緣體38及頂板電極層40。該底板電極層36由氮化鉭(TaN)、氮化鈦(TiN)、鋁(Al)、銅(Cu)、釕(Ru)、銥(Ir)或其類似物之一者形成。在一實施例中，該底板電極層36厚度近似為100至1000埃。使用CVD、PVD、ALD、其類似物或上述之組合將該絕緣體38形成於該底板電極層36之上。在一實施例中，該絕緣體38包括一具有高線性度(例如，一正規化電容變化通常每百萬單位電壓少於100份)之金屬氧化物，諸如氧化鉭及氧化鉿。然而，對於其中線性度可並非關鍵的通用應用而言，諸如氧化鋯、鈦酸鍶鋇(BST)及鈦酸鍶(STO)之其他金屬氧化物可為適當的。或者，可使用不是高介電常數材料(諸如二氧化矽)之一絕緣體38。如本文使用之一高介電常數材料為一具有一大於二氧化矽介電常數之介電常數之材料。該絕緣體38亦可為電漿增強氮化物(PEN)，其為SIX NY 。該頂板電極層40形成於該絕緣體38之上，且可具有如該底板電極層36之相同組分及厚度。
圖5說明在圖案化該MIM堆疊34以形成一平面MIM電容41之後之圖4之該裝置。沈積並圖案化一光阻層(未圖示)以隨後蝕刻該頂板電極層40至所期望尺寸及形狀。使用另一工業上已知之光阻層(未圖示)接著圖案化該底板電極層36及絕緣體38，結果形成圖5中所示之該平面MIM電容41。
圖6說明在一絕緣層42形成於該MIM電容上之後之圖5之該裝置。該絕緣層42為沈積於該半導體裝置10上之一ILD。該絕緣層42可為任何諸如TEOS、FTEOS、SICOH或其類似物之介電材料。該絕緣層厚度可近似為100至1000埃。必要時，於該絕緣層42上可形成後續之金屬互連層。
圖7說明於該絕緣層42上形成通路44、46及48之後之圖6之該裝置。沈積並圖案化一光阻層(未圖示)以蝕刻該絕緣體42以形成通路開口44、46及48。該通路蝕刻之化學反應為習知的且選擇用於停止板狀電極上及該互連層20內之該導體上之蝕刻。
圖8說明於該等通路內形成觸點50、52及54且形成一最終互連層56之後之圖7之該裝置。在形成該等通路開口之後，用一導電材料填充該等開口以形成該等觸點50、52及54。注意，該等觸點50、52及54表示形成於該半導體裝置10內之許多觸點。觸點50說明該最終互連56之一導體與該互連層20內之一導體之間的電連接。觸點52說明互連層56內之一導體與該底板電極36之間的電連接。同樣，觸點54說明該互連層56內之一導體與該頂板電極40之間的電連接。注意，在一應用中，該平面MIM電容41充當一解耦電容。在此情況中，該互連層56可用於導引一電源電壓或接地。又，用於該頂板電極及該底板電極之該等觸點通常耦合至相同互連層。
通常，在一平面MIM電容中，該頂板電極小於底板電極。因此，該頂板電極為該電容界定一有效區，其應盡可能無疵點以達成高可靠性。然而，對於相對大的平面MIM電容而言，該頂板電極與該底板電極為類似尺寸。
根據所述實施例，近似一平方公分或更大之大面積平面MIM電容可形成於一積體電路(IC)上。在一實施例中，該平面MIM電容可覆蓋該積體電路50%或更多，且在另一實施例中，其充分覆蓋該積體電路之整個表面。又，使用經習知方法(諸如，ALD、CVD、PVD及其類所物)沈積的低的、中等或高K絕緣體，該平面MIM電容可具有一大於10 fF/μM2 的相對高的電容密度。
如該等圖式中所示之所述實施例為一恰形成於該最終互連層之下之平面MIM電容。然而，熟習此項技術者將瞭解，該平面MIM電容可形成於該基板12上之任何地方。舉例而言，該平面MIM電容可形成於該第一互連層之下，該最終互連層之上或其兩者之間之任何地方。相關結構未明確展示於該等圖式中，其通常作為該IC互連電路之必要部分始終呈現於晶片上。
上文已參照特定實施例描述益處、其他優勢及問題之解決方案。然而，該等益處、優勢、問題之解決方案及可引起任何益處、優勢或解決方案出現或變得更明確之任何要素不應解釋為任何或所有該等申請專利範圍之一臨界的、必需的或本質特徵或要素。如本文所使用之該等術語"包括(COMPRISES、COMPRISING)"或其任何其他變化意圖覆蓋一非獨占性內含物，以使得一包括一系列要素之製程、方法、物品或裝置不僅包含該等要素但可包含其他未明確列出之其他要素或該製程、方法、物品或裝置固有之其他要素。
在前述說明書中，已參照特定實施例描述本發明。然而，一般熟習此項技術者瞭解，可進行多種修改及變化而非背離如下文該等申請專利範圍所陳述之本發明範疇。舉例而言，該MIM電容可使用一鑲嵌整合而形成。因此，該說明書及該等圖式被認為具有一例示性而非限制性意義，且所有該等修改意圖包含於本發明之範疇內。
10．．．半導體裝置
12．．．半導體基板
14．．．層間介電層
16．．．導電層
18．．．層間介電層
20．．．導電層
22．．．觸點
24．．．觸點
26．．．障壁層
28．．．絕緣層
32．．．絕緣層
34．．．MIM堆疊
36．．．底板電極
38．．．絕緣體
40．．．頂板電極層
41．．．平面MIM電容
42．．．絕緣層
44．．．通路開口
46．．．通路開口
48．．．通路開口
50．．．觸點
52．．．觸點
54．．．觸點
56．．．互連層
圖1說明根據本發明之一實施例之一可用來形成一MIM電容之半導體裝置的一部分的一橫截面。
圖2說明在形成一障壁層及一第一絕緣層之後之圖1之該裝置。
圖3說明在平坦化該第一絕緣層並沈積一第二絕緣層之後之圖2之該裝置。
圖4說明在形成一MIM堆疊之後之圖3之該裝置。
圖5說明在一MIM堆疊經圖樣化以形成一MIM電容之後之圖4之該裝置。
圖6說明於該MIM電容上形成一絕緣層之後之圖5之該裝置。
圖7說明於該絕緣層內形成通路之後之圖6之該裝置。
圖8說明於該等通路內形成觸點並形成一頂部互連層之後之圖7之該裝置。
10．．．半導體裝置
12．．．半導體基板
14．．．層間介電層
16．．．導電層
18．．．層間介電層
20．．．導電層
22．．．觸點
24．．．觸點
26．．．障壁層
28．．．絕緣層
32．．．絕緣層
36．．．底板電極
38．．．絕緣體
40．．．頂板電極層
41．．．平面MIM電容
42．．．絕緣層
50．．．觸點
52．．．觸點
54．．．觸點
56．．．互連層

Claims (15)

  1. 一種用於形成一具有一平面金屬-絕緣體-金屬(MIM)電容之半導體裝置之方法，其包括：提供一半導體基板；於該半導體基板上形成複數個含有多個銅導體之層，其中該複數個含有多個銅導體之層當中之一者係形成於該複數個含有多個銅導體之層當中之另一者上，以及藉由複數個層間介電層來使每一銅導體之層與該半導體基板及該複數個含有多個銅導體之層當中之其他層相分隔；於該複數個含有多個銅導體之層上形成一第一絕緣層；平坦化該第一絕緣層；於該第一絕緣層上形成一第二絕緣層；於該第二絕緣層上以及直接於該複數個含有多個銅導體之層的多於一個導體上形成用於該平面MIM電容之一第一板狀電極；於該第一電極上形成一第三絕緣層；及於該第三絕緣層上形成用於該平面MIM電容之一第二板狀電極。
  2. 如請求項1之方法，其中平坦化該第一絕緣層包括使用一化學機械研磨方法平坦化該第一絕緣層。
  3. 如請求項1之方法，更包括：於該第二板狀電極上形成一第四絕緣層； 於該第四絕緣層上形成複數個導體；以及將該第二板狀電極電耦合至該複數個導體當中之一者。
  4. 如請求項1之方法，其中該第一絕緣層包括正矽酸四乙酯(TEOS)。
  5. 如請求項1之方法，其中該第三絕緣層包括一所形成之厚度為20至1000埃之間之高k介電質。
  6. 如請求項1之方法，其中該MIM電容係用作該半導體裝置之一解耦電容。
  7. 如請求項1之方法，其中該MIM電容覆蓋該半導體裝置之一表面積的至少50%。
  8. 一種用於形成一具有一金屬-絕緣體-金屬(MIM)電容之半導體裝置之方法，其包括：提供一半導體基板；於該半導體基板上形成複數個銅互連層，其中該複數個銅互連層當中之每一層係包括複數個導體，以及藉由複數個層間介電層來使該複數個銅互連層中之每一層相互分隔；於該複數個銅互連層上形成一第一絕緣層；平坦化該第一絕緣層；於該第一絕緣層上形成一第二絕緣層；於該第二絕緣層上以及直接於該複數個銅互連層中之多於一個導體上形成該MIM電容之一第一板狀電極；於該第一電極上形成一第三絕緣層； 於該第三絕緣層上形成該MIM電容之一第二板狀電極；於該第二板狀電極上形成一第四絕緣層；於該第四絕緣層上形成複數個導體；以及將該第二板狀電極電耦合至該複數個導體當中之一者。
  9. 如請求項8之方法，其中平坦化該第一絕緣層包括使用一化學機械研磨方法平坦化該第一絕緣層。
  10. 如請求項8之方法，其中該MIM電容係用作該半導體裝置之一解耦電容。
  11. 如請求項8之方法，其中該第一絕緣層包括正矽酸四乙酯(TEOS)。
  12. 如請求項8之方法，其中該第三絕緣層包括一所形成之厚度為20至1000埃之間之高k介電質。
  13. 如請求項8之方法，其中該MIM電容覆蓋該半導體裝置之一表面積的至少50%。
  14. 一種半導體裝置，其包括：一半導體基板；一第一層間介電層，其形成於該半導體基板上；一第一互連層，其包括第一複數個形成於該第一層間介電層上的銅導體；一第二層間介電層，其形成於該第一銅互連層上；一第二互連層，其包括第二複數個形成於該第二層間介電層上的銅導體； 一第一平坦化絕緣層，其形成於該第二互連層上；一第二絕緣層，其形成於該第一絕緣層上；一第一板狀電極，其形成於該第二絕緣層上及直接於該第一及第二複數個導體中之至少兩個導體上；一第三絕緣層，其形成於該第一電極上；及一第二板狀電極，其形成於該第三絕緣層上。
  15. 如請求項14之半導體裝置，其中該第一平坦化絕緣層係使用一化學機械研磨方法平坦化。
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