KR20020055887A - 반도체 소자의 금속 배선 및 커패시터 제조 방법 - Google Patents
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 120
- 239000002184 metal Substances 0.000 title claims abstract description 120
- 239000003990 capacitor Substances 0.000 title claims abstract description 58
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 73
- 230000009977 dual effect Effects 0.000 claims abstract description 37
- 238000009792 diffusion process Methods 0.000 claims description 34
- 239000010410 layer Substances 0.000 claims description 27
- 238000000151 deposition Methods 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 19
- 239000007769 metal material Substances 0.000 claims description 18
- 230000004888 barrier function Effects 0.000 claims description 14
- 239000011229 interlayer Substances 0.000 claims description 14
- 238000005240 physical vapour deposition Methods 0.000 claims description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 10
- 238000009713 electroplating Methods 0.000 claims description 9
- 230000008021 deposition Effects 0.000 claims description 8
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 6
- 229910008482 TiSiN Inorganic materials 0.000 claims description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 6
- WYTGDNHDOZPMIW-RCBQFDQVSA-N alstonine Natural products C1=CC2=C3C=CC=CC3=NC2=C2N1C[C@H]1[C@H](C)OC=C(C(=O)OC)[C@H]1C2 WYTGDNHDOZPMIW-RCBQFDQVSA-N 0.000 claims description 6
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 6
- 229910052718 tin Inorganic materials 0.000 claims description 6
- 238000004140 cleaning Methods 0.000 claims description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 3
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 3
- 229910010037 TiAlN Inorganic materials 0.000 claims description 3
- 239000002253 acid Substances 0.000 claims description 3
- 229910052786 argon Inorganic materials 0.000 claims description 3
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000007772 electroless plating Methods 0.000 claims description 3
- 239000003292 glue Substances 0.000 claims description 3
- 239000001257 hydrogen Substances 0.000 claims description 3
- 229910052739 hydrogen Inorganic materials 0.000 claims description 3
- 229910052741 iridium Inorganic materials 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 230000002265 prevention Effects 0.000 claims description 3
- 229910052707 ruthenium Inorganic materials 0.000 claims description 3
- 238000001771 vacuum deposition Methods 0.000 claims description 3
- 239000012790 adhesive layer Substances 0.000 claims description 2
- 239000003795 chemical substances by application Substances 0.000 claims description 2
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 230000008020 evaporation Effects 0.000 claims 1
- 238000001704 evaporation Methods 0.000 claims 1
- 239000010949 copper Substances 0.000 abstract description 26
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 abstract description 12
- 229910052802 copper Inorganic materials 0.000 abstract description 12
- 238000000059 patterning Methods 0.000 abstract description 3
- 238000000231 atomic layer deposition Methods 0.000 description 7
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000010030 laminating Methods 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
본 발명은 반도체 소자의 금속 배선 및 커패시터 제조 방법에 관한 것으로, 높은 정전 용량을 가지는 MIM(Metal-insulator-metal) 커패시터를 제조하는 공정에 있어서, 듀얼 다마신 패터닝(Dual damascene patterning) 공정을 그대로 유지하면서 일반적인 다마신 패턴을 구리로 매립하는 구리 듀얼 다마신(Cu Dual Damascene) 배선 공정과 양립(Ccompatible)할 수 있는 MIM 커패시터 제조 방법을 이용하여 다마신 패턴에 3차원 구조의 고 유전율(High-k) MIM(Metal-Insulator-Metal) 커패시터를 제조함으로써 금속층의 추가없이 MIM 커패시터와 Cu 배선을 동일 층에 형성함과 동시에 커패시터의 정전 용량을 확보하여 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 및 커패시터 제조 방법이 개시된다.
Description
본 발명은 반도체 소자의 금속 배선 및 커패시터 제조 방법에 관한 것으로, 특히 듀얼 다마신 패턴에 3차원 구조로 형성하여 정전 용량을 증가시킬 수 있는 반도체 소자의 금속 배선 및 커패시터 제조 방법에 관한 것이다.
일반적으로, 다양한 논리(Logic) 소자의 구성을 위하여 수동 소자(Passive component)인 커패시터가 소자 제조 공정 중에 제조된다. 이때, 제조되는 커패시터로는 MPU 소자에서의 디커플링(Decoupling) 커패시터, SOC(system on a chip) 소자와 RF(Radio frequency) 소자에서의 각 블록(Block)간의 임피던스 일치(Impedance matching)를 위한 커플링 및 바이패스(Coupling & bypass) 커패시터, AD(Analogue to Digital) 또는 DA(Digital to analogue) 컨버터(Converter)에서의 커패시터 어래이(Capacitor array) 등이 있다. 이러한 커패시터는 실리콘 정션(Silicon junction)을 이용한 정션 커패시터(Junction capacitor)로 제조되거나, 통상적인 알루미늄(Al) 배선 기술에서는 PECVD SiN막을 유전체막으로 하는 Al/SiN/Al의 MIM(Metal-insulator-metal) 커패시터로 제조된다.
그러나, 동작 주파수가 증가하고 컨버터의 비트(Bit) 증가에 함에 따라 점점 대용량의 커패시터가 필요하게 되며, 예를 들면 1 GHz에서 동작하는 CPU의 경우, 디커플링(Decoupling)을 위해서는 400 nF의 커패시터 용량이 필요하다. 이때, Toxeq가 1nm일 경우 얻어질 수 있는 커패시턴스(Capacitance)는 34.5nF/mm2이며, 결국 400nF의 커패시턴스를 얻기 위해서는 11.6mm2의 면적이 필요하게 된다. 현재 사용되는 PECVD SiN 1000Å의 유전율을 7이라 하면, 대략적인 Toxeq는 56nm, 커패시턴스는 0.62nF/mm2이므로 400nF의 커패시턴스를 얻기 위해서는 면적이 645mm2정도되는 커패시터를 제조해야 한다. 이 정도 크기의 커패시터는 반도체 칩 제조에 실제로 적용하기 어렵다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 일반적인 다마신 패턴을 구리로 매립하는 구리 듀얼 다마신(Cu Dual Damascene) 배선 공정과 양립(Compatible)할 수 있는 MIM 커패시터 제조 방법을 이용하여 듀얼 다마신 패터닝(Dual damascene patterning) 공정을 그대로 유지하면서 다마신 패턴에 3차원 구조의 고 유전율(High-k) MIM(Metal-Insulator-Metal) 커패시터를 제조함으로써 금속층의 추가없이 MIM 커패시터와 Cu 배선을 동일 층에 형성함과 동시에 커패시터의 정전 용량을 확보하여 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 및 커패시터 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 금속 배선 및 커패시터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.
도 2는 도 1b의 공정에 의해 형성된 트랜치의 형태를 평면상태로 도시한 래이 아웃도.
<도면의 주요 부분에 대한 부호 설명>
1 : 반도체 기판2 : 층간 절연막
3 : 제 1 금속 배선4 : 금속 확산 방지 절연막
5 : 제 1 절연막6 : 식각 방지막
7 : 제 2 절연막8 : 하드 마스크
9a: 트랜치9b : 비아
9 : 듀얼 다마신 패턴10 : 제 1 금속 확산 방지 금속막
11 : 제 2 금속 배선12 : 감광막 패턴
13 : 하부 전극14 : 유전체막
15 : 상부 전극16 : 제 2 금속 확산 방지 금속막
17 : 제 3 금속 배선100 : MIM 커패시터
본 발명에 따른 반도체 소자의 금속 배선 및 커패시터 제조 방법은 층간 절연막의 소정 영역을 식각하여 트랜치 또는 트랜치와 비아로 이루어진 듀얼 다마신 패턴이 형성된 반도체 기판이 제공되는 단계, 반도체 기판의 상부에 제 1 금속 확산 방지 금속막을 형성하는 단계, 반도체 기판의 상부에 금속물질을 증착한 후 화학적 기계적 연마 공정으로 층간 절연막 상의 금속물질 및 제 1 금속 확산 방지 금속막을 제거하여 트랜치 또는 듀얼 다마신 패턴에 제 1 금속 배선을 형성하는 단계, 커패시터 형성 영역이 노출되는 감광막 패턴을 형성한 후 감광막 패턴이 형성되지 않아 노출된 제 1 금속 배선을 식각 공정으로 제거하는 단계, 감광막 패턴을 제거하고, 반도체 기판의 전체 상부에 하부 전극, 유전체막, 상부 전극 및 제 2 금속 확산 방지 금속막을 순차적으로 형성하는 단계, 전체 상에 금속 물질을 증착하여 트랜치 또는 듀얼 다마신 패턴의 나머지 공간을 완전히 매립하는 단계 및 화학적 기계적 연마를 실시하여 층간 절연막 상의 금속 물질, 제 2 금속 확산 방지 금속막, 상부 전극, 유전체막 및 하부 전극을 제거하고 평탄화하여 제 2 금속 배선을 형성함과 동시에 커패시터를 형성하는 단계로 이루어진다.
층간 절연막의 구조는 제 1 절연막, 식각 방지막, 제 2 절연막 및 하드 마스크가 순차적으로 적층된 구조로 이루어지며, 식각 방지막 또는 하드 마스크는 PECVD법으로 SiN 또는 SiC막을 100 내지 1000Å 범위의 두께로 증착하여 형성한다.층간 절연막, 제 1 절연막 또는 제 2 절연막은 SiO2, FSG 또는 유전율이 3.0 이하인 저유전율 절연막을 사용하여 450℃이하의 온도에서 실시가 가능한 PECVD법, HDP-CVD법, APCVD법 또는 스핀 코팅 방식 등으로 형성한다.
트랜치 또는 듀얼 다마신 패턴은 구불구불한 서펜타인 형태로 형성하되, 트랜치 또는 듀얼 다마신 패턴의 전체 면적은 최종 공정에서 제조된 커패시터의 목표 커패시턴스를 고려하여 형성한다.
제 1 금속 확산 방지 금속막 또는 제 2 금속 확산 방지 금속막은 PVD법, CVD법 또는 ALD법으로 Ta, TaN, TiN, WN, TaC, WC, TiSiN 또는 이들 중 적어도 어느 한층 이상을 적층 조합하여 증착해 형성한다. 이때, 제 1 금속 확산 방지막을 형성하기 전에 고진공의 증착 장비 내에서 아르곤 스퍼터를 이용한 세정이나 H2또는 NH3등의 수소를 포함한 플라즈마를 이용한 리액티브 세정을 실시한다.
제 1 금속 배선 또는 제 2 금속 배선은 금속 물질로 구리를 사용하여, PVD법 또는 CVD법으로 Cu 시드층을 형성한 후 Cu 전기 도금법으로 트랜치 또는 듀얼 다마신 패턴을 매립하여 형성하거나, 전기 도금법을 이용한 Cu 증착으로 Cu 시드층을 형성한 후 무전해 또는 전기 도금법으로 트랜치 또는 듀얼 다마신 패턴을 매립하거나, 상기의 매립 방법을 혼합한 방법으로 트랜치 또는 듀얼 다마신 패턴을 매립하여 형성한다.
감광막 패턴은 커패시터가 형성될 영역의 제 1 금속 배선만을 노출키도록 형성한다.
제 1 금속 배선을 형성하기 위하여 매립한 구리 금속층의 식각 공정은 식각제로는 HCI 또는 H2SO4등의 산 용액을 사용하여 실시한다.
하부 전극 또는 상기 상부 전극은 CVD법, PVD법 또는 ALD법으로 Pt, Ru, Ir 또는 W을 증착하여 형성하며, 하부 전극을 형성하기 전에 제 1 금속 확산 방지 금속막과의 접착 특성을 향상시키기 위하여 제 1 금속 확산 방지 금속막 상에 접착층으로 TiN, TiAlN 또는 TiSiN 등의 글루 래이어를 형성할 수도 있다.
유전체막은 CVD법, PVD법 또는 ALD법으로 Ta 산화막, Ba-Sr-Ti 산화물, Zr 산화물, Hf 산화물, Pb-Zn-Ti 산화물, Sr-Bi-Ta 산화물을 증착하여 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 금속 배선 및 커패시터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다. 도 2는 도 1b의 공정에 의해 형성된 트랜치의 형태를 평면상태로 도시한 래이 아웃도이다.
도 1a를 참조하면, 소정의 공정으로 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(1) 상에 층간 절연막(2)을 형성한 후 식각 공정으로 층간 절연막(2)의 소정 영역을 식각한 뒤 금속 물질을 매립하여 제 1 금속 배선(3)을 형성한다. 이때, 본 발명에서는 금속 물질로 구리를 사용하여 제 1 금속 배선(3)을 구리 배선으로 형성한다. 이후 전체 제 1 금속 배선(3)을 포함한 전체 상에 금속확산 방지 절연막(4), 제 1 절연막(5), 식각 방지막(6), 제 2 절연막(7) 및 하드 마스크(8)를 순차적으로 형성한다.
상기에서, 금속 확산 방지 절연막(4), 식각 방지막(6) 또는 하드 마스크(8)는 PECVD법으로 SiN 또는 SiC막을 100 내지 1000Å 범의의 두께로 증착하여 형성한다. 또한, 제 1 절연막(5) 및 제 2 절연막(7)은 통상의 SiO2, FSG(Fluorine doped Silicate Glass) 또는 유전율이 3.0 이하인 저유전율 절연막을 사용하여 450℃이하의 온도에서 실시가 가능한 PECVD, HDP-CVD, APCVD, 스핀 코팅(Spin coating) 방식 등으로 형성한다. 일반적으로, 후속 공정에서 형성될 듀얼 다마신 패터닝(Dual damascene patterning) 방식이나, 절연막을 형성하기 위하여 증착되는 막의 종류에 따라 식각 방지막(6) 또는 하드 마스크(8)의 형성 공정은 생략할 수 있다.
도 1b 및 도 2를 참조하면, 패터닝된 하드 마스크(7)를 식각 마스크로 하는 식각 공정으로 제 2 산화막(7)의 소정 영역을 식각하여 트랜치(9a)를 형성한다. 트랜치(9a)를 형성하기 위한 식각 공정을 실시하는 과정에서 제 1 산화막(5)은 식각 방지막(6)에 의해 식각되지 않는다. 트랜치(9a)가 형성되면서 노출된 식각 방지막(6)의 소정 영역을 제거한 후 식각 공정으로 제 1 산화막(5)의 노출된 영역 및 하부의 금속 확산 방지 절연막(4)을 식각하여 제 1 금속 배선(3)이 노출되는 비아(9b)를 형성한다. 이로써, 트랜치(9a)와 비아(9b)로 이루어진 듀얼 다마신 패턴(9)이 형성된다.
일반적으로, 듀얼 다마신 패턴(9) 형성 방법은 비아를 먼저 형성한 후 트랜치를 형성할 수도 있으며, 이중 하드 마스크(Dual top hardmask)를 이용한 방법 등 다양한 방법으로 형성할 수 있다.
이때, 형성된 트랜치(9a) 또는 듀얼 다마신 패턴(9)의 형태는, 평면도로 생각할 때, 도 2에 도시한 바와 같이, 구불구불한 서펜타인(Serpentine) 구조이다. 따라서, 전체 서펜타인 구조의 트랜치(9a)는 구불구불하면서 길게 연결되어 있는 상태이며, 비아(9b)를 통하여 제 1 금속 배선(3) 배선과 전기적으로 연결된다. 또한, 서펜타인 구조로 연결된 트랜치(9a)의 전체 면적은 요구되는 커패시턴스(Capacitance)를 고려하여 형성한다.
도 1c를 참조하면, 듀얼 다마신 패턴(9)을 포함한 전체 상부에 제 1 금속 확산 방지 금속막(10) 및 제 2 금속 배선용 금속 물질을 증착한 후 화학적 기계적 연마를 실시하여 하드 마스크(8) 상의 제 1 금속 확산 방지 금속막(10) 및 금속 물질을 제거하고 평탄화한다. 이로써, 듀얼 다마신 패턴(9) 내부에만 금속 물질이 매립되어 제 2 금속 배선(11)이 형성된다. 본 발명에서는 금속 물질로 구리(Cu)를 사용한다.
제 1 및 제 2 금속 확산 방지 금속막(10 및 16)은 구리의 아웃디퓨젼(Outdiffusion)에 의하여 커패시터의 전기적 특성이 열화됨으로 인해 CMOS 소자의 특성이 열화되거나, 절연막(Dielectric)의 절연특성이 열화되는 것을 방지하기 위하여 증착한다. 제 1 금속 확산 방지 금속막(10)은 고진공의 증착 장비 내에서 아르곤 스퍼터(Ar sputter)를 이용한 세정(Clean)이나 H2또는 NH3등의 수소를 포함한 플라즈마를 이용한 리액티브 세정(Reactive cleaning)을 실시한 후 PVD법, CVD법 또는 ALD(Atomic Layer Deposition)법으로 Ta, TaN, TiN, WN, TaC, WC, TiSiN 또는 이들 중 적어도 어느 한층 이상을 적층 조합하여 증착한다.
제 2 금속 배선(11)을 형성하기 위한 듀얼 다마신 패턴(9) 내부로의 구리 매립은 PVD법 또는 CVD법으로 Cu 시드층(도시하지 않음)을 형성한 후 Cu 전기 도금법(Electroplating)으로 실시하거나, 무전해 또는 전기 도금법을 이용한 Cu 증착으로 Cu 시드층을 형성한 후 전기 도금법으로 실시한다. 또는, 상기의 방법을 적절하게 조합한 증착 방법으로 Cu를 매립한다.
도 1d를 참조하면, 후속 공정에서 MIM 커패시터가 형성될 영역이 개방(Open)되도록 소정의 마스크를 사용하여 포토(Photo) 공정을 실시하여 감광막 패턴(12)을 형성한다. 이때, 감광막 패턴(12)은 도 2에 도시된 구불구불한 서펜타인(Serpentine) 구조의 트랜치(9a)를 노출시킨다.
도 1e를 참조하면, 감광막 패턴(12)이 형성되지 않아 노출된 제 2 금속 배선(11)을 식각 공정으로 완전히 제거한다.
이때, 식각 공정은 제 2 및 제 3 절연막(5 및 7)이나 제 1 금속 확산 방지 금속막(10)을 손상시키지 않고, 트랜치(9a) 내부에 형성된 제 2 금속 배선(11)만을 식각할 수 있도록 공정 조건을 조절하며, 식각제로는 HCI 또는 H2SO4등의 산 용액을 사용한다.
도 1f를 참조하면, 제 2 금속 배선(11)의 식각에 의해 노출된 듀얼 다마신패턴(9) 및 트랜치(9a)를 포함한 전체 상에 하부 전극(13), 유전체막(14), 상부 전극(15) 및 제 2 금속 확산 방지 금속막(16)을 순차적으로 형성한다.
하부 전극(13) 및 상부 전극(15)은 CVD법, PVD법 또는 ALD법으로 Pt, Ru, Ir 또는 W을 증착하여 형성한다. 이때, 하부 전극(13)과 제 1 금속 확산 방지 금속막(10)과의 접착 특성(Adhesion)이 열악한 경우에는 TiN, TiAlN 또는 TiSiN 등의 글루 래이어(Glue layer)를 형성한 후 하부 전극(13)을 증착한다. 유전체막(14)은 CVD법, PVD법 또는 ALD법으로 Ta 산화막, Ba-Sr-Ti 산화물, Zr 산화물, Hf 산화물, Pb-Zn-Ti 산화물, Sr-Bi-Ta 산화물을 증착하여 형성한다. 제 2 금속 확산 방지 금속막(16)은 후속 공정에서 형성될 금속 배선의 Cu 성분이 아웃 디퓨젼(Outdiffusion)에 의하여 하부 커패시터의 전기적 특성이 열화되는 것을 방지하기 위하여 형성한다. 제 2 금속 확산 방지 금속막(16)의 형성 방법은 제 1 금속 확산 방지 금속막(10)의 형성 방법과 동일하다.
도 1g를 참조하면, MIM 커패시터(100)의 금속 배선을 형성하기 위하여 듀얼 다마신 패턴(9)의 나머지 공간이 완전히 매립될 수 있도록 전체 상부에 금속 물질 즉 구리를 도 1c의 구리 증착과 동일한 방법으로 증착한 후 화학적 기계적 연마(Chemical mechanical polishing; CMP)로 하드 마스크(8) 상의 모든 층을 제거하고, 평탄화하여 제 3 금속 배선(17)을 형성한다.
이로써, 트랜치(9a) 또는 듀얼 다마신 패턴(9)을 이용하여 3차원 구조로 이루어진 MIM 커패시터(100)가 제조된다.
이후, 도면에서 도시하지 않았지만, 제 3 금속 배선(17) 상에 추가로 금속배선 형성이 필요한 경우에 다시 금속 확산 방지 절연막 증착후 각각의 절연막을 형성시키고, 상기에서 서술한 금속 배선 형성 공정과 동일한 방법으로 공정을 진행하여 금속 배선을 추가로 형성한다. 후속 공정에서 금속 배선 공정으로 MIM 커패시터 부위의 상부 전극을 전기적으로 연결시킴으로써 전체적인 MIM capacitor가 형성되게 된다.
상기의 공정으로, 동한 층(Layer)에 MIM 커패시터와 금속 배선을 형성할 수 있으며, 상부 표면이 평탄화되어 있어 후속 공정을 용이하게 실시할 수 있다. 또한, 듀얼 다마신 구조의 3차원 구조에 커패시터를 형성함으로써 커패시턴스를 향상시킬 수 있다.
상술한 바와 같이, 본 발명은 통상의 공정으로 듀얼 다마신 패턴을 형성한 후 듀얼 다마신 패턴에 3차원 구조의 MIM 커패시터를 제조함으로써 기존의 배선 형성 공정에 이식이 가능하고 금속층의 증가없이 용이하게 높은 커패시턴스를 갖는 MIM 커패시터를 제조할 수 있어 소자의 전기적 특성 및 신뢰성을 향상시키는 효과가 있다.
Claims (13)
- 층간 절연막의 소정 영역을 식각하여 트랜치 또는 트랜치와 비아로 이루어진 듀얼 다마신 패턴이 형성된 반도체 기판이 제공되는 단계;상기 반도체 기판의 상부에 제 1 금속 확산 방지 금속막을 형성하는 단계;상기 반도체 기판의 상부에 금속물질을 증착한 후 화학적 기계적 연마 공정으로 상기 층간 절연막 상의 상기 금속물질 및 상기 제 1 금속 확산 방지 금속막을 제거하여 상기 트랜치 또는 상기 듀얼 다마신 패턴에 제 1 금속 배선을 형성하는 단계;커패시터 형성 영역이 노출되는 감광막 패턴을 형성한 후 상기 감광막 패턴이 형성되지 않아 노출된 상기 제 1 금속 배선을 식각 공정으로 제거하는 단계;상기 감광막 패턴을 제거하고, 상기 반도체 기판의 전체 상부에 하부 전극, 유전체막, 상부 전극 및 제 2 금속 확산 방지 금속막을 순차적으로 형성하는 단계;전체 상에 금속 물질을 증착하여 상기 트랜치 또는 상기 듀얼 다마신 패턴의 나머지 공간을 완전히 매립하는 단계 및화학적 기계적 연마를 실시하여 상기 층간 절연막 상의 상기 금속 물질, 상기 제 2 금속 확산 방지 금속막, 상기 상부 전극, 상기 유전체막 및 상기 하부 전극을 제거하고 평탄화하여 제 2 금속 배선을 형성함과 동시에 커패시터를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 및 커패시터 제조 방법.
- 제 1 항에 있어서,상기 층간 절연막의 구조는 제 1 절연막, 식각 방지막, 제 2 절연막 및 하드 마스크가 순차적으로 적층된 구조로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 및 커패시터 제조 방법.
- 제 2 항에 있어서,상기 식각 방지막 또는 상기 하드 마스크는 PECVD법으로 SiN 또는 SiC막을 100 내지 1000Å 범위의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 및 커패시터 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 층간 절연막, 상기 제 1 절연막 또는 상기 제 2 절연막은 SiO2, FSG 또는 유전율이 3.0 이하인 저유전율 절연막을 사용하여 450℃이하의 온도에서 실시가 가능한 PECVD법, HDP-CVD법, APCVD법 또는 스핀 코팅 방식 등으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 및 커패시터 제조 방법.
- 제 1 항에 있어서,상기 트랜치 또는 듀얼 다마신 패턴은 구불구불한 서펜타인 형태로 형성하되, 상기 트랜치 또는 듀얼 다마신 패턴의 전체 면적은 최종 공정에서 제조된 커패시터의 목표 커패시턴스를 고려하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 및 커패시터 제조 방법.
- 제 1 항에 있어서,상기 제 1 금속 확산 방지 금속막 또는 상기 제 2 금속 확산 방지 금속막은 PVD법, CVD법 또는 ALD법으로 Ta, TaN, TiN, WN, TaC, WC, TiSiN 또는 이들 중 적어도 어느 한층 이상을 적층 조합하여 증착해 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 및 커패시터 제조 방법.
- 제 1 항에 있어서,상기 금속 확산 방지 절연막을 형성하기 전에 고진공의 증착 장비 내에서 아르곤 스퍼터를 이용한 세정이나 H2또는 NH3등의 수소를 포함한 플라즈마를 이용한리액티브 세정을 실시하는 단계를 포함하여 이루어지는 것을 특징하는 반도체 소자의 금속 배선 및 커패시터 제조 방법.
- 제 1 항에 있어서,상기 제 1 금속 배선 또는 상기 제 2 금속 배선은 금속 물질로 구리를 사용하여, PVD법 또는 CVD법으로 Cu 시드층을 형성한 후 Cu 전기 도금법으로 상기 트랜치 또는 상기 듀얼 다마신 패턴을 매립하여 형성하거나, 전기 도금법을 이용한 Cu 증착으로 Cu 시드층을 형성한 후 무전해 또는 전기 도금법으로 상기 트랜치 또는 상기 듀얼 다마신 패턴을 매립하거나, 상기의 매립 방법을 혼합한 방법으로 상기 트랜치 또는 상기 듀얼 다마신 패턴을 매립하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 및 커패시터 제조 방법.
- 제 1 항에 있어서,상기 감광막 패턴은 커패시터가 형성될 영역의 제 1 금속 배선만을 노출시키는 것을 특징으로 하는 반도체 소자의 금속 배선 및 커패시터 제조 방법.
- 제 1 항에 있어서,상기 제 1 금속 배선의 식각 공정은 식각제로는 HCI 또는 H2SO4등의 산 용액을 사용하는 것을 특징으로 하는 반도체 소자의 금속 배선 및 커패시터 제조 방법.
- 제 1 항에 있어서,상기 하부 전극 또는 상기 상부 전극은 CVD법, PVD법 또는 ALD법으로 Pt, Ru, Ir 또는 W을 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 및 커패시터 제조 방법.
- 제 1 항에 있어서,상기 하부 전극을 형성하기 전에 상기 층간 절연막 상에 접착층으로 TiN, TiAlN 또는 TiSiN 등의 글루 래이어를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 및 커패시터 제조 방법.
- 제 1 항에 있어서,상기 유전체막은 CVD법, PVD법 또는 ALD법으로 Ta 산화막, Ba-Sr-Ti 산화물, Zr 산화물, Hf 산화물, Pb-Zn-Ti 산화물, Sr-Bi-Ta 산화물을 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 및 커패시터 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR20020055887A true KR20020055887A (ko) | 2002-07-10 |
Family
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Family Applications (1)
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|---|---|---|---|
| KR1020000085140A KR20020055887A (ko) | 2000-12-29 | 2000-12-29 | 반도체 소자의 금속 배선 및 커패시터 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020055887A (ko) |
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20001229 |
|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20020725 Patent event code: PE09021S01D |
|
| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 20021026 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20020725 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |