KR100695993B1 - 적층형 엠아이엠 캐패시터 및 그 제조 방법 - Google Patents
적층형 엠아이엠 캐패시터 및 그 제조 방법 Download PDFInfo
- Publication number
- KR100695993B1 KR100695993B1 KR1020040116970A KR20040116970A KR100695993B1 KR 100695993 B1 KR100695993 B1 KR 100695993B1 KR 1020040116970 A KR1020040116970 A KR 1020040116970A KR 20040116970 A KR20040116970 A KR 20040116970A KR 100695993 B1 KR100695993 B1 KR 100695993B1
- Authority
- KR
- South Korea
- Prior art keywords
- capacitor
- wiring
- via contact
- forming
- upper electrode
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 84
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000004020 conductor Substances 0.000 claims abstract description 11
- 238000000151 deposition Methods 0.000 claims abstract description 9
- 239000007769 metal material Substances 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 49
- 239000011229 interlayer Substances 0.000 claims description 16
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- 239000010949 copper Substances 0.000 claims description 14
- 239000010410 layer Substances 0.000 claims description 11
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 8
- 229910052802 copper Inorganic materials 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 229910052721 tungsten Inorganic materials 0.000 claims description 8
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 238000000206 photolithography Methods 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 4
- 229910008807 WSiN Inorganic materials 0.000 claims description 3
- 238000009713 electroplating Methods 0.000 claims description 3
- HWEYZGSCHQNNEH-UHFFFAOYSA-N silicon tantalum Chemical compound [Si].[Ta] HWEYZGSCHQNNEH-UHFFFAOYSA-N 0.000 claims description 3
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 claims description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 3
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 claims 2
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 230000009977 dual effect Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 229910004156 TaNx Inorganic materials 0.000 description 2
- 229910008599 TiW Inorganic materials 0.000 description 2
- 229910008764 WNx Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7687—Thin films associated with contacts of capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 엠아이엠 캐패시터 및 그의 제조 방법에 관한 것으로, 보다 상세하게는 금속물질로 형성된 제 1 배선; 상기 제 1 배선의 상부에 도전물질로 형성되는 복수개의 제 1 비아콘택플러그; 상기 복수개의 제 1 비아콘택플러그 중 어느 하나와 접속되는 제 1 상부전극과 상기 제 1 상부 전극 상에 형성되는 제 1 유전체막과 그 일측이 상기 복수개의 제 1 비아콘택플러그 중 어느 하나에 접속되며 상기 제 1 유전체막 상에 형성되는 공통하부전극으로 구성되는 제 1 캐패시터; 상기 공통하부전극을 공통으로 사용하고, 상기 공통하부전극의 상부에 제 2 유전체막, 및 제 2 상부전극이 순차적으로 증착되어 형성된 제 2 캐패시터; 상기 제 2 캐패시터의 제 2 상부전극과 접속되는 제 2 비아콘택플러그; 및 상기 제 2 비아콘택플러그에 접속되는 제 2 배선을 포함하여 구성함을 특징으로 한다.
Description
도 1은 종래의 적층형 MIM 캐패시터의 단면도.
도 2는 본 발명의 실시예에 따른 적층형 MIM 캐패시터의 단면도.
도 3a 내지 도 3h는 도 2의 적층형 MIM 캐패시터의 제조 방법을 도시한 공정도.
본 발명은 적층형 엠아이엠 캐패시터 및 그의 제조 방법에 관한 것으로, 보다 상세하게는 공통 하부전극을 사용하도록 두개의 캐패시터를 적층하여 형성함으로써 단위면적당 캐패시터의 용량을 향상시키는 기술이다.
일반적으로, 캐패시터는 전하를 저장하고, 반도체 소자의 동작에 필요한 전하를 공급하는 부분으로서, 반도체 소자가 고집적화 되어짐에 따라 단위셀(cell)의 크기는 작아지면서 소자의 동작에 필요한 정전용량(capacitance)은 약간씩 증가하는 것이 일반적인 경향이다.
특히, 높은 정밀도를 요구하는 씨모스 아이씨 로직 소자(CMOS IC Logic device)에 적용되는 아날로그 캐패시터(Analog Capacitor)는 어드벤스드 아날로그 모스 기술 (Advanced Analog MOS Technology), 특히, A/D 컨버터나 스위칭 캐패시터 필터 분야의 핵심 요소이다. 이러한 아날로그 캐패시터의 구조로는 피아이피(PIP : Poly-Insulator-Poly), 피아이엠(PIM : Poly -Insulator-Metal), 엠아이피(MIP : Metal-Insulator-Poly) 및 엠아이엠(MIM : Metal-Insulator-Metal) 등 다양한 구조들이 이용되어 왔다.
특히, 엠아이엠(이하, MIM) 구조는 직렬 저항(series resistance)이 낮아 높은 Q(Quality Factor) 값의 캐패시터를 구현할 수 있고, 낮은 써멀 버짓(Thermal Budget) 및 낮은 Vcc, 그리고, 작은 기생성분(Parastic Resista nce amp; Capacitance)을 갖는 바, 아날로그 캐패시터의 대표적 구조로 이용되고 있다.
도 1은 종래의 MIM 캐패시터를 적층한 구조의 적층형 MIM 캐패시터의 단면도이다.
종래의 적층형 MIM 캐패시터는 배선들(10, 20) 사이에 하부전극(12), 유전체막(13), 상부전극(14), 및 캐핑레이어(capping layer)(15)을 순차적으로 증착하여 제 1 캐패시터를 형성하고, 배선들(30, 40) 사이에 하부전극(31), 유전체막(32), 상부전극(33), 캐핑레이어(35)를 순차적으로 증착한 제 2 캐패시터를 형성한다. 이때, 제 1 및 제 2 캐패시터는 배선(10, 20, 30, 40) 및 비아콘택플러그(11, 21, 31)를 통해 병렬로 연결된다.
상기와 같은 구조를 갖는 종래의 적층형 MIM 캐패시터는 제 1 캐패시터와 제 2 캐패시터를 병렬로 연결하기 위해 4개의 배선(10, 20, 30, 40)과 비아콘택플러그 (11, 21, 31)를 필요로 하여 공정이 복잡하고 공정시간이 많이 소요되어 공정단가를 상승시키는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 적층형 MIM 캐패시터 형성시 공통하부전극을 사용하도록 2개의 MIM 캐패시터를 적층함으로써, 금속 배선 중 하나를 2개의 MIM 캐패시터중 하나의 상부전극으로 사용함으로써 공정을 단순화시켜 공정시간 및 비용소모를 감소시키고 단위 면적당 캐패시터의 용량을 증가시키데 있다.
상기 과제를 달성하기 위한 본 발명의 실시예에 따른 적층형 엠아이엠 캐패시터는, 금속물질로 형성된 제 1 배선; 상기 제 1 배선의 상부에 도전물질로 형성되는 복수개의 제 1 비아콘택플러그; 상기 복수개의 제 1 비아콘택플러그 중 어느 하나와 접속되는 제 1 상부전극과 상기 제 1 상부 전극 상에 형성되는 제 1 유전체막과 그 일측이 상기 복수개의 제 1 비아콘택플러그 중 어느 하나에 접속되며 상기 제 1 유전체막 상에 형성되는 공통하부전극으로 구성되는 제 1 캐패시터; 상기 공통하부전극을 공통으로 사용하고, 상기 공통하부전극의 상부에 제 2 유전체막, 및 제 2 상부전극이 순차적으로 증착되어 형성된 제 2 캐패시터; 상기 제 2 캐패시터의 제 2 상부전극과 접속되는 제 2 비아콘택플러그; 및 상기 제 2 비아콘택플러그에 접속되는 제 2 배선을 포함하여 구성함을 특징으로 한다.
또한, 본 발명의 실시예에 따른 적층형 엠아이엠 캐패시터의 제조방법은, (a) 제 1 배선이 형성된 제 1 절연막 상부에 층간절연막을 증착하는 공정; (b) 상기 제 1 배선상에 복수개의 비아 콘택플러그를 형성하고 상기 복수개의 비아 콘택플러그가 형성된 상기 층간절연막 상부에 상부전극과 유전체막 및 공통하부전극으로 이루어지는 제 1 캐패시터를 형성하는 공정; (c) 상기 제 1 캐패시터의 공통 하부전극을 하부전극으로 사용하고 제 2 배선을 상부전극으로 사용하는 제 2 캐패시터를 형성하는 공정; 및 (d) 상기 제 2 캐패시터의 상부에 비아 콘택플러그를 형성하고 층간절연막을 증착한 후, 제 3 배선을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 적층형 엠아이엠 캐패시터의 단면도이다.
본 발명에 따른 적층형 엠아이엠(Metal-Insulator-Metal; 이하, MIM)캐패시터는 배선(100)을 포함하는 층간절연막(101)의 상부에 비아 콘택 플러그(103, 104)를 포함한 층간절연막(102)을 형성한다. 비아콘택플러그(103, 104)의 상부층에 상부전극(105), 유전체막(106), 및 공통하부전극(107)을 순차적으로 적층한 제 1 캐패시터가 형성되고, 제 1 캐패시터의 공통하부전극(107)을 공통으로 사용하고 공통하부전극(107)의 상부에 유전체막(108), 상부전극으로 사용되는 배선(200)이 순차적으로 형성된 제 1 캐패시터의 역구조인 제 2 캐패시터가 형성된다. 이때, 배선(200)은 제 2 캐패시터의 상부전극으로서 사용되고, 배선(200)의 상부에 비아콘택플러그(201)를 포함하는 층간절연막(202)이 형성되고, 그 상부에 배선(300)을 포함하는 층간절연막(301)이 형성된다.
이때, 유전체막(106, 108)은 실리콘 나이트라이드(SiN) 및 산화탄탈륨 (Ta2O5) 등을 이용하여 형성되고, 제 1 캐패시터의 상기 공통하부전극(107) 및 상부전극(105)은 탄탈륨 나이트라이드(TaN)막, 탄탈륨 실리 콘나이트라이드(TaSiN)막, 및 텅스텐 실리콘 나이트라이드(WSiN) 등을 이용하여 형성되고, 제 2 캐패시터의 상부전극으로 사용되는 배선(200)과 배선(100, 300)은 알루미늄(Al), 텅스텐(W), 및 구리(Cu) 등을 이용하여 형성된다.
이와같이, 본 발명의 실시예에 따른 적층형 MIM 캐패시터는 두 배선(100, 300)사이에 제 1 캐패시터와 그 역구조인 제 2 캐패시터를 순차적으로 적층하는 구조로 형성하고, 제 2 캐패시터는 배선(200)을 그 상부전극으로 사용함으로써 종래보다 적은수의 배선을 가지고 적층형 MIM 캐패시터를 형성할 수 있다.
상기한 구조를 갖는 적층형 MIM 캐패시터의 제조방법을 도 3a 내지 도 3h를 참조하여 설명한다.
먼저, 도 3a에 도시한 바와같이, 소정의 배선(100)이 형성된 절연막(101) 상부에 층간절연막(102)을 증착하고, 싱글 다마신(Damascene) 공정을 사용하여 배선(100)상에 비아콘택플러그(103, 104)를 형성한다. 이때, 배선(100)은 구리(Cu), 텅스텐(W), 및 알루미늄(Al) 등으로 형성된다.
그 후, 층간절연막(102)을 평탄화식각공정(Chemical Mechanical Polishing;CMP)을 통해 평탄화를 하고, 그 상부에 상부전극(105)을 형성하기 위한 도전물질을 증착하고 복수개의 비아콘택플러그(104) 중 어느 하나와 상부전극(105)이 연결되도록 사진 식각 공정으로 도전물질을 패터닝한다. 이때, 상부전극(105)을 형성하는 도전물질은 티타늄(Ti) 및 티타늄 나이트라이드(TiN) 등의 물질을 사용한다.
여기서, 다마신 공정은 사진 식각(photo-lithography)기술을 이용하여, 하부 층간절연막을 배선 모양으로 일정 깊이로 식각하여 홈을 형성하고, 상기 홈에 알루미늄(Al), 구리(Cu), 및 텅스텐(W) 등의 도전 물질을 채워넣고, 필요한 배선 이외의 도전 물질은 에치백(Etchback)이나 화학적기계적연마(Chemical Mechanical Polishing;CMP) 등의 기술을 이용하여 제거함으로써 처음에 형성한 홈 모양으로 배선을 형성하는 기술이다.
상기와 같은 다마신 공정은 싱글(single) 다마신공정과 듀얼(dual) 다마신 공정으로 나뉜다. 싱글 다마신 공정은 배선(100) 상에 비아 콘택 플러그(103, 104)를 순차적으로 형성하는 방식이고, 듀얼 다마신 공정은 트렌치 식각시에 비아홀을 동시에 형성하는 방법이다.
특히, 듀얼 다마신 공정은 크게 비아 퍼스트(Via first)법과 트렌치 퍼스트(Trench first)법과 자기정렬(Self Aligned)법으로 구분되는데, 비아 퍼스트법은 절연막(Dielectric layer)을 사진 및 식각하여 비아홀(via hole)을 먼저 형성한 후, 절연막을 다시 식각하여 비아홀 상부에 트렌치(Trench)를 형성하는 방법이다. 그리고, 트렌치 퍼스트법은 반대로 트렌치를 먼저 형성한 후, 비아홀을 형성하는 방법이며, 자기정렬 듀얼다마신법은 트렌치 구조하부에 비아홀이 정렬되어 형성되면, 트렌치 식각시에 비아홀도 동시에 형성되는 방법이다.
이어서, 도 3b와 같이, 상부전극(105)의 상부 전면에 유전체막(106)을 형성하기 위한 유전물질을 소정 두께로 증착한다. 이때, 유전물질은 실리콘 나이트라이 드(SiN) 및 산화탄탈륨(Ta2O5) 등이 사용된다.
그 후, 도 3c와 같이, 도 3d의 공통 하부전극(107)과 비아콘택플러그(104)에 접속된 상부전극(105)이 연결되도록 유전체막(106)을 사진 식각 공정을 통해 패터닝하여 상부전극(105)상의 유전체막(106)의 일부(A)를 제거한다.
이어서, 도 3d와 같이, 유전체막(105)의 상부에 하부전극(106)을 형성하기 위한 하부전극용 도전물질을 전면 증착하고 사진 식각 공정으로 통해 공통 하부전극 영역을 정의한다. 이때, 연결된 공통 하부전극(107) 및 상부전극(105)은 비아콘택플러그(104)를 통해 배선(100)에 연결된다. 이와같이, 상부전극(105), 유전체막(106), 및 공통하부전극(107)을 순차적으로 증착하여 제 1 캐패시터를 형성한다.
이때, 상부전극(105) 및 공통하부전극(107)은 소정 두께를 갖도록 증착되며, TiN, Ta, TaNx, Ta, W, WNx, TiW, WBN, 및 WC 등로 이루어진 군으로부터 선택된 어느 하나를 화학기상증착(chemical vapor deposition;CVD) 또는 물리기상증착(physical vapor deposition;PVD) 방식으로 형성될 수 있으며, TiN, Ta, TaNx, Ta, W, WNx, TiW, WBN, 및 WC등은 대기중 O2, N2, Ar, Ar과 O2의 혼합기체, N2 와 O2의 혼합기체로 이루어진 군으로부터 선택된 어느 하나의 기체 분위기에서 열처리를 하여 형성한다.
그 후, 제 1 캐패시터의 상부에 공통 하부전극(107)을 공통으로 사용하는 제 2 캐패시터를 적층하기 위해 도 3e와 같이, 공통 하부전극(107)의 상부에 유전체막(108)을 소정 두께로 전면증착한다.
이어서, 도 3f와 같이, 유전체막(108) 상부 전면에 층간절연막(109)을 증착하고 제 2 캐패시터의 상부전극용 배선영역을 정의하기 위해 통상의 사진 식각 공정을 통해 트렌치(trench)를 형성한다.
그 후, 도 3g와 같이, 전기도금법(electroplating)을 사용하여 장벽막과 구리 시드(seed)막을 형성하여 트렌치를 매립하고, 구리 시드(seed)막과 장벽막의 상면을 평탄화식각공정 CMP을 수행하여 층간 절연막(109)의 상면이 드러나도록 평탄화시킨다. 이때, 매립된 트렌치 부분이 배선(200)인 동시에 제 2 캐패시터의 상부전극으로서 사용된다. 여기서, 전기도금법은 전기적으로 기판 표면을 다른 금속으로 피복해서 표면의 광택을 증가시킬 뿐만아니라, 표면경도를 높이고 내식성을 증가시키는 표면처리법이다.
마지막으로, 도 3h와 같이, 제 1 캐패시터와 제 2 캐패시터의 상부 전극들을 연결시키기 위해, 배선(200) 상부에 층간절연막(202)을 형성하고 듀얼 다마신법을 사용하여 비아콘택플러그(201) 및 배선(300)을 형성한다.
상기와 같은 공정을 수행한 본 발명의 적층형 MIM 캐패시터는 공통 하극전극(107)을 공통으로 사용하여 제 1 및 제 2 캐패시터를 적층하여 3개의 배선만으로 적층형 MIM 캐패시터의 구현이 가능하다.
이상에서 살펴본 바와 같이, 본 발명은 캐패시터를 형성함에 있어서, 공통하부전극을 사용하도록 2개의 MIM 캐패시터를 적층하고 금속 배선 중에 하나를 2개의 MIM 캐패시터 중 하나의 상부전극으로 사용함으로써, 공정을 단순화시켜 공정시간 및 비용을 감소시키고 단위 면적당 캐패시터의 용량을 증가시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (12)
- 금속물질로 형성된 제 1 배선;상기 제 1 배선의 상부에 도전물질로 형성되는 복수개의 제 1 비아콘택플러그;상기 복수개의 제 1 비아콘택플러그 중 어느 하나와 접속되는 제 1 상부전극과 상기 제 1 상부 전극 상에 형성되는 제 1 유전체막과 그 일측이 상기 복수개의 제 1 비아콘택플러그 중 어느 하나에 접속되며 상기 제 1 유전체막 상에 형성되는 공통하부전극으로 구성되는 제 1 캐패시터;상기 공통하부전극을 공통으로 사용하고, 상기 공통하부전극의 상부에 제 2 유전체막, 및 제 2 상부전극이 순차적으로 증착되어 형성된 제 2 캐패시터;상기 제 2 캐패시터의 제 2 상부전극과 접속되는 제 2 비아콘택플러그; 및상기 제 2 비아콘택플러그에 접속되는 제 2 배선을 포함하여 구성함을 특징으로 하는 적층형 엠아이엠 캐패시터.
- 제 1항에 있어서, 상기 제 1 상부전극과 상기 공통하부전극은 탄탈륨 나이트라이드(TaN), 탄탈륨실리콘나이트라이드(TaSiN), 텅스텐 나이트라이드(WN), 및 텅스텐실리콘나이트라이드(WSiN)막 중에서 어느 하나의 물질로 구성됨을 특징으로 하는 적층형 엠아이엠 캐패시터.
- 제 1항에 있어서, 상기 제 1 및 제 2 배선과 상기 제 2 상부전극은 알루미늄(Al), 텅스텐(W), 및 구리(Cu) 중에서 어느 하나의 물질로 구성됨을 특징으로 하는 적층형 엠아이엠 캐패시터.
- 제 1항에 있어서, 상기 제 1 및 제 2 유전체막은 실리콘 나이트라이드(SiN) 및 산화탄탈륨(Ta2O5)중에서 어느 하나의 물질로 구성됨을 특징으로 하는 적층형 엠아이엠 캐패시터.
- (a) 제 1 배선이 형성된 제 1 절연막 상부에 층간절연막을 증착하는 공정;(b) 상기 제 1 배선상에 복수개의 비아 콘택플러그를 형성하고 상기 복수개의 비아 콘택플러그가 형성된 상기 층간절연막 상부에 상부전극과 유전체막 및 공통하부전극으로 이루어지는 제 1 캐패시터를 형성하는 공정;(c) 상기 제 1 캐패시터의 공통 하부전극을 하부전극으로 사용하고 제 2 배선을 상부전극으로 사용하는 제 2 캐패시터를 형성하는 공정; 및(d) 상기 제 2 캐패시터의 상부에 비아 콘택플러그를 형성하고 층간절연막을 증착한 후, 제 3 배선을 형성하는 공정;을 포함하는 것을 특징으로 하는 적층형 엠아이엠 캐패시터의 제조방법.
- 제 5항에 있어서, 상기 (b) 공정은,상기 복수개의 비아콘택플러그 중 어느 하나에 접속되도록 상부전극을 형성하는 공정;상기 상부전극의 상부에 유전체막을 형성하는 공정;상기 복수개의 비아콘택플러그 중 하나가 노출되도록 사진 식각 공정을 통해 상기 유전체막을 제거하는 공정; 및상기 유전체막의 상부에 도전물질을 증착하여 상기 노출된 비아콘택플러그에 연결되는 공통하부전극을 형성하는 공정을 포함하는 것을 특징으로 하는 적층형 엠아이엠 캐패시터의 제조방법.
- 제 6항에 있어서, 상기 (b) 공정은 상기 하부전극 및 상부전극을 탄탈륨 나이트라이드(TaN), 탄탈륨실리콘나이트라이드(TaSiN), 텅스텐 나이트라이드(WN), 및 텅스텐실리콘나이트라이드(WSiN)막 중에서 어느 하나의 물질을 이용하여 형성함을 특징으로 하는 적층형 엠아이엠 캐패시터의 제조방법
- 제 6항에 있어서, 상기 (b) 공정은 상기 유전체막을 실리콘 나이트라이드(SiN) 및 산화탄탈륨(Ta2O5)중에서 어느 하나의 물질을 이용하여 형성함을 특징으로 하는 적층형 엠아이엠 캐패시터의 제조방법.
- 제 5항에 있어서, 상기 (c) 공정은,상기 공통하부전극의 상부에 유전체막을 형성하는 공정; 및상기 유전체막의 상부에 상기 제 2 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 적층형 엠아이엠 캐패시터의 제조방법.
- 제 9항에 있어서, 상기 제 2 배선을 형성하는 공정은,상기 유전체막 상부의 일측에 일정 깊이와 폭을 갖는 트렌치(trench)를 형성하는 공정; 및전기도금법을 이용하여 상기 트렌치를 소정의 도전물질로 매립하는 공정을 포함하는 것을 특징으로 하는 적층형 엠아이엠 캐패시터 제조방법.
- 제 10항에 있어서, 상기 제 2 배선은 알루미늄(Al), 텅스텐(W), 및 구리(Cu) 중에서 어느 하나의 물질을 이용하여 형성함을 특징으로 하는 적층형 엠아이엠 캐패시터 제조방법.
- 제 5항에 있어서, 상기 제 1 및 제 3 배선은 알루미늄(Al), 텅스텐(W), 및 구리(Cu) 중에서 어느 하나의 물질을 이용하여 형성함을 특징으로 하는 적층형 엠아이엠 캐패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040116970A KR100695993B1 (ko) | 2004-12-30 | 2004-12-30 | 적층형 엠아이엠 캐패시터 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040116970A KR100695993B1 (ko) | 2004-12-30 | 2004-12-30 | 적층형 엠아이엠 캐패시터 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060078662A KR20060078662A (ko) | 2006-07-05 |
| KR100695993B1 true KR100695993B1 (ko) | 2007-03-15 |
Family
ID=37170523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040116970A KR100695993B1 (ko) | 2004-12-30 | 2004-12-30 | 적층형 엠아이엠 캐패시터 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100695993B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10522456B2 (en) | 2017-08-11 | 2019-12-31 | Samsung Electronics Co., Ltd. | Capacitor structure and semiconductor device including the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020018603A (ko) * | 2000-08-31 | 2002-03-08 | 추후기재 | 평행한 커패시터들에 대한 스택형 구조 및 제조 방법 |
-
2004
- 2004-12-30 KR KR1020040116970A patent/KR100695993B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020018603A (ko) * | 2000-08-31 | 2002-03-08 | 추후기재 | 평행한 커패시터들에 대한 스택형 구조 및 제조 방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10522456B2 (en) | 2017-08-11 | 2019-12-31 | Samsung Electronics Co., Ltd. | Capacitor structure and semiconductor device including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060078662A (ko) | 2006-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10622305B2 (en) | Interconnection structures for semiconductor devices and methods of fabricating the same | |
| CN100365765C (zh) | 双镶嵌结构中的金属-绝缘体-金属电容结构及制造方法 | |
| TWI389297B (zh) | 在半導體裝置中之金屬-絕緣體-金屬（ｍｉｍ）電容及其方法 | |
| US7332764B2 (en) | Metal-insulator-metal (MIM) capacitor and method of fabricating the same | |
| CN100385659C (zh) | 包括金属-绝缘体-金属电容器的集成电路装置和半导体装置 | |
| US6794694B2 (en) | Inter-wiring-layer capacitors | |
| US8847354B2 (en) | Metal-insulator-metal capacitors with high capacitance density | |
| KR100835409B1 (ko) | 다마신 ｍｉｍ형 커패시터를 갖는 반도체 소자의 제조방법 | |
| US7239004B2 (en) | Semiconductor device having fuse and capacitor at the same level and method of fabricating the same | |
| KR100806034B1 (ko) | Ｍｉｍ 캐패시터를 가지는 반도체 소자 및 그 제조방법 | |
| KR100796499B1 (ko) | 커패시터를 갖는 반도체 소자 및 이의 제조방법 | |
| US20010023976A1 (en) | Semiconductor device having capacitor which assures sufficient capacity without requiring large space and method of producing the same | |
| US20250062219A1 (en) | Metal insulator metal capacitor (mim capacitor) | |
| KR101100765B1 (ko) | 엠아이엠 캐패시터 및 그 제조 방법 | |
| KR100695993B1 (ko) | 적층형 엠아이엠 캐패시터 및 그 제조 방법 | |
| US7169680B2 (en) | Method for fabricating a metal-insulator-metal capacitor | |
| US20090051034A1 (en) | Semiconductor device and method for the same | |
| KR101100764B1 (ko) | 엠아이엠 캐패시터의 제조 방법 | |
| KR101100762B1 (ko) | 엠아이엠 캐패시터 및 그 제조 방법 | |
| KR100667914B1 (ko) | 수평구조의 엠아이엠 캐패시터 및 그 제조 방법 | |
| US20250062218A1 (en) | Metal insulator metal capacitor (mim capacitor) | |
| US20240421067A1 (en) | Metal insulator metal capacitor (mim capacitor) | |
| US20240421064A1 (en) | Metal insulator metal capacitor (mim capacitor) | |
| TWI727828B (zh) | 半導體元件及其製造方法 | |
| EP4391047A1 (en) | A mimcap assembly and method of producing thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20041230 |
|
| PA0201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20060526 Patent event code: PE09021S01D |
|
| PG1501 | Laying open of application | ||
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20070131 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20070309 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20070312 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20100216 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20110221 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20120223 Start annual number: 6 End annual number: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20130225 Year of fee payment: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20130225 Start annual number: 7 End annual number: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20140218 Year of fee payment: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20140218 Start annual number: 8 End annual number: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20150223 Year of fee payment: 9 |
|
| PR1001 | Payment of annual fee |
Payment date: 20150223 Start annual number: 9 End annual number: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20160219 Year of fee payment: 10 |
|
| PR1001 | Payment of annual fee |
Payment date: 20160219 Start annual number: 10 End annual number: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20170216 Year of fee payment: 11 |
|
| PR1001 | Payment of annual fee |
Payment date: 20170216 Start annual number: 11 End annual number: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20180221 Year of fee payment: 12 |
|
| PR1001 | Payment of annual fee |
Payment date: 20180221 Start annual number: 12 End annual number: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20190218 Year of fee payment: 13 |
|
| PR1001 | Payment of annual fee |
Payment date: 20190218 Start annual number: 13 End annual number: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20200218 Year of fee payment: 14 |
|
| PR1001 | Payment of annual fee |
Payment date: 20200218 Start annual number: 14 End annual number: 14 |
|
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20211220 |