JP5093224B2

JP5093224B2 - 半導体集積回路

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Publication number: JP5093224B2
Application number: JP2009503848A
Authority: JP
Inventors: 秀幸小室; 耕二野添
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2007-03-15
Filing date: 2007-03-15
Publication date: 2012-12-12
Anticipated expiration: 2027-03-15
Also published as: JPWO2008111208A1; US20090273059A1; WO2008111208A1; US8637906B2

Description

本発明は、一般に半導体集積回路に関し、詳しくはポリシリコン部材からなる抵抗素子を含む半導体集積回路に関する。

半導体集積回路において用いる抵抗素子として、フィールド酸化膜上に形成したポリシリコンを用いる場合がある。この場合、所望の抵抗値を得るために、同一形状で同一特性のポリシリコン部材を複数個形成しておき、直列又は並列に接続するポリシリコン部材の数を調整することで抵抗値を調整可能なように、抵抗素子ユニットを構成する。このようなポリシリコン部材のサイズ及び形状には高い精度が必要とされるので、複数のポリシリコン部材が同一のプロセス条件で製造される必要がある。即ち、ウェーハプロセス時のフォトリソグラフィーやエッチングの条件を、各ポリシリコン部材に対して揃える必要がある。

複数の同一形状のポリシリコン部材を同一間隔でマトリクス状に並べた場合、内側に配置されるポリシリコン部材については、各々のポリシリコン部材と周囲の隣接ポリシリコン部材との位置関係は同一となり、各ポリシリコン部材が同一のプロセス条件で形成される。しかしマトリクスの外周部分に配置されたポリシリコン部材については、その片側にしか隣接ポリシリコン部材が存在しないので、四方に隣接ポリシリコン部材が配置されている内側のポリシリコン部材とはプロセス条件が異なってしまう。従って、外周部分に設けたポリシリコン部材については、実際の回路には使用しないダミー部材として、内側のポリシリコン部材のプロセス条件を揃えるためだけの目的のために設けることになる。

図１は、従来の抵抗素子ユニットの構成の一例を示す平面図である。図２は、図１に示す抵抗素子ユニットの線Ａ−Ａ'における断面図である。

図１及び図２に示されるように、抵抗素子ユニット１０は、Ｐ型基板１３と、Ｐ型基板１３の上面に形成したフィールド酸化膜１４と、フィールド酸化膜１４の上面に形成した複数のポリシリコン部材１１及び１２を含む。ポリシリコン部材１１及び１２は、縦方向の間隔ａ及び横方向の間隔ｂで等間隔にマトリクス状に配置されており、外周部分のポリシリコン部材がダミー用ポリシリコン部材１２であり、内側部分のポリシリコン部材が抵抗素子用ポリシリコン部材１１である。

内側に配置される抵抗素子用ポリシリコン部材１１については、各々のポリシリコン部材と周囲の隣接ポリシリコン部材との位置関係が同一となり、各抵抗素子用ポリシリコン部材１１が同一のプロセス条件で形成される。従って、抵抗素子用ポリシリコン部材１１は同一の抵抗素子特性を有することにより、抵抗素子用ポリシリコン部材１１を所望の数だけ直列又は並列に接続することにより、所望の抵抗値を実現することができる。

マトリクスの外周部分に配置されたダミー用ポリシリコン部材１２については、その片側にしか隣接ポリシリコン部材が存在しないので、四方に隣接ポリシリコン部材が配置されている内側の抵抗素子用ポリシリコン部材１１とはプロセス条件が異なってしまう。従って、外周部分に設けたダミー用ポリシリコン部材１２は、実際の回路には使用しないダミー部材として、内側のポリシリコン部材のプロセス条件を揃えるためだけの目的のために形成されることになる。

上記のように形成した抵抗素子ユニット１０では、周囲に配置したダミー用ポリシリコン部材１２を実際の回路において使用することはないので、無駄な素子及び領域が半導体集積回路チップ内に存在することになってしまう。その結果、チップサイズの増大やコストアップといった問題が生じる。

以上を鑑みて本発明は、マトリクス状に配置されたポリシリコン部材を含む抵抗素子ユニットにおいて、無駄な素子及び領域を削減することを目的とする。

半導体集積回路は、基板と、該基板に形成された酸化膜と、少なくとも１つの第１のポリシリコン部材と複数の第２のポリシリコン部材とを含み、該酸化膜の上に等間隔に配列状に配置される複数のポリシリコン部材と、該第１のポリシリコン部材の下部において該基板に形成され第１の電源電圧を供給する配線に電気的に結合される拡散層とを含み、該第１のポリシリコン部材は該配列の最外周部に位置し第２の電源電圧を供給する配線に電気的に結合され、該複数の第２のポリシリコン部材は該配列の最外周部の内側に位置し、該酸化膜は、該第２のポリシリコン部材の下に位置する第２の酸化膜と該第１のポリシリコン部材の下に位置する第１の酸化膜とを含み、該第１の酸化膜の厚みは該第２の酸化膜の厚みよりも小さいことを特徴とする。

本発明の少なくとも１つの実施例によれば、配列状に配置される複数のポリシリコン部材のうちで、配列の最外周部に位置する第１のポリシリコン部材を第２の電源電圧側に結合し、酸化膜を介して第１のポリシリコン部材に対向する拡散層を第１の電源電圧側に結合する。従って、第１のポリシリコン部材、拡散層、及び第１のポリシリコン部材と拡散層との間に位置する酸化膜により、半導体集積回路に対するデカップリング容量を構成することができる。これにより、従来使用されていなかった無駄なポリシリコン部材を容量素子として利用し、無駄な素子及び領域を削減することができる。

従来の抵抗素子ユニットの構成の一例を示す平面図である。図１に示す抵抗素子ユニットの線Ａ−Ａ'における断面図である。本発明による半導体集積回路のうちで抵抗素子ユニットの部分の構成の一例を示す平面図である。図３に示す抵抗素子ユニットの線Ａ−Ａ'における断面図である。本発明による半導体集積回路のうちで抵抗素子ユニットの部分の構成の別の一例を示す平面図である。本発明による半導体集積回路の抵抗素子ユニット部分を製造する工程を示す図である。本発明による半導体集積回路の抵抗素子ユニット部分を製造する工程を示す図である。本発明による半導体集積回路の抵抗素子ユニット部分を製造する工程を示す図である。本発明による半導体集積回路の抵抗素子ユニット部分を製造する工程を示す図である。本発明による半導体集積回路の抵抗素子ユニット部分を製造する工程を示す図である。本発明による半導体集積回路の抵抗素子ユニット部分を製造する工程を示す図である。本発明による半導体集積回路の一部回路部分の等価回路の一例を示す図である。本発明による半導体集積回路の一部回路部分の等価回路の別の一例を示す図である。本発明による半導体集積回路の一部回路部分の等価回路の別の一例を示す図である。本発明による半導体集積回路の一部回路部分の等価回路の別の一例を示す図である。本発明による半導体集積回路の一部回路部分の等価回路の別の一例を示す図である。本発明による半導体集積回路の一部回路部分の等価回路の別の一例を示す図である。本発明による半導体集積回路の一部回路部分の等価回路の別の一例を示す図である。本発明による半導体集積回路の一部回路部分の等価回路の別の一例を示す図である。本発明による半導体集積回路の一部回路部分の等価回路の別の一例を示す図である。

符号の説明

２０抵抗素子ユニット
２１抵抗素子用ポリシリコン部材
２２容量素子用ポリシリコン部材
２３Ｐ型基板
２４フィールド酸化膜
２５Ｎ型拡散層
２６容量素子用酸化膜

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図３は、本発明による半導体集積回路のうちで抵抗素子ユニットの部分の構成の一例を示す平面図である。図４は、図３に示す抵抗素子ユニットの線Ａ−Ａ'における断面図である。

図３及び図４に示されるように、本発明による半導体集積回路に用いられる抵抗素子ユニット２０は、Ｐ型基板２３と、Ｐ型基板２３の上面に形成された酸化膜２４及び２６と、容量素子用ポリシリコン部材２２と複数の抵抗素子用ポリシリコン部材２１とを含み酸化膜の上面に等間隔に配列状に配置される複数のポリシリコン部材２１及び２２と、容量素子用ポリシリコン部材２２の下部においてＰ型基板２３に形成され電源電圧ＶＳＳを供給する配線に電気的に結合されるＮ型拡散層２５とを含む。ポリシリコン部材２１及び２２は、縦方向の間隔ａ及び横方向の間隔ｂで等間隔にマトリクス状に配置される。容量素子用ポリシリコン部材２２はポリシリコン部材の配列の最外周部に位置し、電源電圧ＶＤＤを供給する配線に電気的に結合される。また抵抗素子用ポリシリコン部材２１は、ポリシリコン部材の配列の最外周部ではない内側に位置する。

内側に配置される抵抗素子用ポリシリコン部材２１については、各々のポリシリコン部材と周囲の隣接ポリシリコン部材との位置関係が同一となり、各抵抗素子用ポリシリコン部材２１が同一のプロセス条件で形成される。従って、抵抗素子用ポリシリコン部材２１は同一の抵抗素子特性を有することにより、抵抗素子用ポリシリコン部材２１を所望の数だけ直列又は並列に接続することにより、所望の抵抗値を実現することができる。そこで、抵抗素子用ポリシリコン部材２１は、Ｐ型基板２３上に形成される回路（例えば後述するＲＣフィルタやオペアンプ等）における抵抗素子として使用する。

マトリクスの外周部分に配置された容量素子用ポリシリコン部材２２については、その片側にしか隣接ポリシリコン部材が存在しないので、四方に隣接ポリシリコン部材が配置されている内側の抵抗素子用ポリシリコン部材２１とはプロセス条件が異なってしまう。従って、外周部分に設けた容量素子用ポリシリコン部材２２は、抵抗素子として用いるのには適していない。そこで、本願発明において容量素子用ポリシリコン部材２２は、Ｐ型基板２３上に形成される回路のデカップリング容量として使用する。

デカップリング容量とは、半導体集積回路で発生する電源雑音や、それに伴う放射電磁雑音（ＥＭＩ）を抑える目的で設置するコンデンサである。半導体集積回路の動作に伴って電源電圧が変動すると、雑音や放射電磁雑音が発生して好ましくない。容量の大きなコンデンサを電源電圧間（ＶＤＤとＶＳＳとの間）にデカップリング容量として挿入することにより、電源電圧の変動を抑制して、上記雑音を低減することができる。

また酸化膜は、抵抗素子用ポリシリコン部材２１の下に位置するフィールド酸化膜２４と容量素子用ポリシリコン部材２２の下に位置する容量素子用酸化膜２６とを含む。図４に示されるように、容量素子用酸化膜２６の厚みはフィールド酸化膜２４の厚みよりも小さくてよい。容量素子用酸化膜２６の厚みを小さくすることで、容量素子用ポリシリコン部材２２と、容量素子用酸化膜２６と、Ｎ型拡散層２５とから構成される容量の容量値を大きくすることができる。

なお図４に示されるように、容量素子用ポリシリコン部材２２の一部は、フィールド酸化膜２４の上に載っている。図示で示されては以内が、実際には比較的厚いフィールド酸化膜２４の上面は、比較的薄い容量素子用酸化膜２６の上面よりも高い位置にある。下がつて、容量素子用ポリシリコン部材２２を完全に容量素子用酸化膜２６の上に載せてしまうと、容量素子用ポリシリコン部材２２の垂直方向位置が抵抗素子用ポリシリコン部材２１の垂直方向位置と異なってしまう。このような構造では、容量素子用ポリシリコン部材２２に隣接する抵抗素子用ポリシリコン部材２１のプロセス条件が、四方全てを抵抗素子用ポリシリコン部材２１で囲まれた更に内側の抵抗素子用ポリシリコン部材２１のプロセス条件とは異なってしまい、抵抗素子の抵抗特性を揃えることができなくなってしまう。そこで図４に示されるように、容量素子用ポリシリコン部材２２の一部は、フィールド酸化膜２４の上に載るように構成することが好ましい。

図５は、本発明による半導体集積回路のうちで抵抗素子ユニットの部分の構成の別の一例を示す平面図である。図５において、図３と同一の構成要素は同一の番号で参照し、その説明は適宜省略する。なお図５に示す抵抗素子ユニットの線Ａ−Ａ'における断面図は、図４に示すものと同一となるので、図示及びその説明は省略する。

図３に示す構成と図５に示す構成とを比較すると、図３では複数個あった最外周の容量素子用ポリシリコン部材２２が、図５では単一の部材である容量素子用ポリシリコン部材２２Ａに一体化されている点が異なる。それに伴い、図３では複数個あったＮ型拡散層２５が、図５では単一の拡散層であるＮ型拡散層２５Ａに一体化されている。このような構造とすることにより、容量素子用ポリシリコン部材、容量素子用酸化膜、及びＮ型拡散層で構成する容量の容量値を大きくすることができる。従って、デカップリング容量として電源電圧の変動を抑圧する効果が大きくなる。

図５において、容量素子用ポリシリコン部材２２Ａは、複数の突出部分３１を含む。これら複数の突出部分３１は、図３に示される容量素子用ポリシリコン部材２２の形状及び配置を模倣するものである。これら複数の突出部分３１を設けることにより、複数のポリシリコン部材が縦方向の間隔ａ及び横方向の間隔ｂで等間隔に配置されるという条件を成立させて、全ての抵抗素子用ポリシリコン部材２１に対するプロセス条件を同一のものに揃えることが可能となる。言葉を換えて言えば、抵抗素子用ポリシリコン部材２１と突出部分３１とが、等間隔で配列状に配置される複数のポリシリコン部材を構成し、その配列の最外周に位置する突出部分３１については、外側部分において互いに連結されていると考えてもよい。

図６Ａ乃至６Ｆは、本発明による半導体集積回路の抵抗素子ユニット部分を製造する工程を示す図である。図６Ａにおいて、例えばシリコンにＰ型不純物を混入させたＰ型基板２３を形成する。次に図６Ｂに示すように、Ｐ型基板２３の上面に酸化膜４１を形成する。次に図６Ｃに示すように、Ｎ型拡散層を形成する位置にレジスト４２を形成してから熱処理を施すことにより、フィールド酸化膜２４を選択的に成膜する。

図６Ｄに示すように、レジストを適宜形成しフィールド酸化膜２４部分をマスクして不純物を注入することにより、Ｎ型拡散層２５を形成する。次に図６Ｅに示すように、フィールド酸化膜２４の上に抵抗素子用ポリシリコン部材２１を形成するとともに、フィールド酸化膜２４と容量素子用酸化膜２６とに跨るように容量素子用ポリシリコン部材２２を形成する。最後に、図６Ｆに示すように、エッチングにより容量素子用酸化膜２６の一部を取り除き、Ｎ型拡散層２５を露出させる。

以上のようにして、本発明による半導体集積回路の抵抗素子ユニット部分を製造することができる。

図７は、本発明による半導体集積回路の一部回路部分の等価回路の一例を示す図である。図７に示す回路部分はローパスフィルタであり、抵抗素子Ｒと容量素子Ｃとを含む。このローパスフィルタは、例えば図４に示すＰ型基板２３上に形成される。図３に示す抵抗素子用ポリシリコン部材２１を直列及び／又は並列に接続することで所望の抵抗値を有する抵抗素子を構成し、その抵抗素子を図７の抵抗素子Ｒとして用いる。なお図３に示す容量素子用ポリシリコン部材２２は、前述の説明のようにデカップリング容量として用いるが、容量素子用ポリシリコン部材２２の一部を図７の容量素子Ｃとして用いてもよい。

図８は、本発明による半導体集積回路の一部回路部分の等価回路の別の一例を示す図である。図８に示す回路部分はハイパスフィルタであり、抵抗素子Ｒと容量素子Ｃとを含む。このハイパスフィルタを構成する抵抗及び容量の各回路素子の構成については、図７の場合と同様であり、説明を省略する。

図９は、本発明による半導体集積回路の一部回路部分の等価回路の別の一例を示す図である。図９に示す回路部分はバンドパスフィルタであり、抵抗素子Ｒ_１及びＲ_２と容量素子Ｃ_１及びＣ_２とを含む。このバンドパスフィルタは、例えば図４に示すＰ型基板２３上に形成される。図３に示す抵抗素子用ポリシリコン部材２１を直列及び／又は並列に接続することで所望の抵抗値を有する抵抗素子を構成し、その抵抗素子を図９の抵抗素子Ｒ_１及びＲ_２として用いる。なお図３に示す容量素子用ポリシリコン部材２２は、前述の説明のようにデカップリング容量として用いるが、容量素子用ポリシリコン部材２２の一部を図９の容量素子Ｃ_１及び／又はＣ_２として用いてもよい。

図１０は、本発明による半導体集積回路の一部回路部分の等価回路の別の一例を示す図である。図１０に示す回路部分はバンドエリミネーションフィルタであり、抵抗素子Ｒ_１及びＲ_２と容量素子Ｃ_１及びＣ_２とを含む。このバンドエリミネーションフィルタを構成する抵抗及び容量の各回路素子の構成については、図９の場合と同様であり、説明を省略する。

図１１は、本発明による半導体集積回路の一部回路部分の等価回路の別の一例を示す図である。図１１に示す回路部分はローパスフィルタであり、抵抗素子Ｒ_１及びＲ_２、容量素子Ｃ、及びオペアンプ５１を含む。このローパスフィルタは、例えば図４に示すＰ型基板２３上に形成される。オペアンプ５１を構成するトランジスタ素子群は、Ｐ型基板２３に拡散層を形成するとともにＰ型基板２３上にゲート酸化膜及びゲートを形成することにより構成される。また図３に示す抵抗素子用ポリシリコン部材２１を直列及び／又は並列に接続することで所望の抵抗値を有する抵抗素子を構成し、その抵抗素子を図１１の抵抗素子Ｒ_１及びＲ_２として用いる。なお図３に示す容量素子用ポリシリコン部材２２は、前述の説明のようにデカップリング容量として用いるが、容量素子用ポリシリコン部材２２の一部を図１１の容量素子Ｃとして用いてもよい。

図１２は、本発明による半導体集積回路の一部回路部分の等価回路の別の一例を示す図である。図１２に示す回路部分はハイパスフィルタであり、抵抗素子Ｒ_１及びＲ_２、容量素子Ｃ、及びオペアンプ５２を含む。抵抗、容量、トランジスタ等の各回路素子の構成については、図１１の場合と同様であり、説明を省略する。

図１３は、本発明による半導体集積回路の一部回路部分の等価回路の別の一例を示す図である。図１３に示す回路部分はバンドパスフィルタであり、抵抗素子Ｒ_１乃至Ｒ_３、容量素子Ｃ_１及びＣ_２、及びオペアンプ５３を含む。このバンドパスフィルタは、例えば図４に示すＰ型基板２３上に形成される。オペアンプ５３を構成するトランジスタ素子群は、Ｐ型基板２３に拡散層を形成するとともにＰ型基板２３上にゲート酸化膜及びゲートを形成することにより構成される。また図３に示す抵抗素子用ポリシリコン部材２１を直列及び／又は並列に接続することで所望の抵抗値を有する抵抗素子を構成し、その抵抗素子を図１３の抵抗素子Ｒ_１及びＲ_２として用いる。なお図３に示す容量素子用ポリシリコン部材２２は、前述の説明のようにデカップリング容量として用いるが、容量素子用ポリシリコン部材２２の一部を図１３の容量素子Ｃ_１及び／又はＣ_２として用いてもよい。

図１４は、本発明による半導体集積回路の一部回路部分の等価回路の別の一例を示す図である。図１４に示す回路部分はバンドエリミネーションフィルタであり、抵抗素子Ｒ_１乃至Ｒ_６、容量素子Ｃ_１乃至Ｃ_４、及びオペアンプ５４を含む。抵抗、容量、トランジスタ等の各回路素子の構成については、図１３の場合と同様であり、説明を省略する。

図１５は、本発明による半導体集積回路の一部回路部分の等価回路の別の一例を示す図である。図１５に示す回路部分はオペアンプであり、ＰＭＯＳトランジスタ６１乃至６７、ＮＭＯＳトランジスタ６８乃至７４、及び容量素子Ｃを含む。このオペアンプは、例えば図４に示すＰ型基板２３上に形成される。即ち、オペアンプを構成するＰＭＯＳトランジスタ６１乃至６７及びＮＭＯＳトランジスタ６８乃至７４は、Ｐ型基板２３に拡散層又は必要に応じてＮウェル及び拡散層を形成するとともに、Ｐ型基板２３上にゲート酸化膜及びゲートを形成することにより構成される。図３に示す容量素子用ポリシリコン部材２２は、前述の説明のようにデカップリング容量として用いるが、容量素子用ポリシリコン部材２２の一部を図１１の容量素子Ｃとして用いてもよい。また図３に示す抵抗素子用ポリシリコン部材２１を直列及び／又は並列に接続することで所望の抵抗値を有する抵抗素子を構成し、その抵抗素子を図１５に示す回路部分とは他の回路部分に用いることになる。例えば図１５のオペアンプを図１１に示すオペアンプ５１として使用し、そのオペアンプ５１に接続する抵抗素子Ｒ_１及びＲ_２として、抵抗素子用ポリシリコン部材２１を用いることになる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

Claims

基板と、
該基板に形成された酸化膜と、
少なくとも１つの第１のポリシリコン部材と複数の第２のポリシリコン部材とを含み、該酸化膜の上に等間隔に配列状に配置される複数のポリシリコン部材と、
該第１のポリシリコン部材の下部において該基板に形成され第１の電源電圧を供給する配線に電気的に結合される拡散層と、
を含み、
該第１のポリシリコン部材は該配列の最外周部に位置し第２の電源電圧を供給する配線に電気的に結合され、該複数の第２のポリシリコン部材は該配列の最外周部の内側に位置し、
該酸化膜は、該第２のポリシリコン部材の下に位置する第２の酸化膜と該第１のポリシリコン部材の下に位置する第１の酸化膜とを含み、該第１の酸化膜の厚みは該第２の酸化膜の厚みよりも小さい
ことを特徴とする半導体集積回路。
該複数の第２のポリシリコン部材の少なくとも１つは該基板上に形成される回路中の抵抗素子であることを特徴とする請求項１記載の半導体集積回路。
該第１のポリシリコン部材、該拡散層、及び該第１のポリシリコン部材と該拡散層との間に位置する該酸化膜は、デカップリング容量を構成することを特徴とする請求項１記載の半導体集積回路。
基板と、
該基板に形成された酸化膜と、
少なくとも１つの第１のポリシリコン部材と複数の第２のポリシリコン部材とを含み、該酸化膜の上に等間隔に配列状に配置される複数のポリシリコン部材と、
該第１のポリシリコン部材の下部において該基板に形成され第１の電源電圧を供給する配線に電気的に結合される拡散層と、
を含み、
該第１のポリシリコン部材は該配列の最外周部に位置し第２の電源電圧を供給する配線に電気的に結合され、該複数の第２のポリシリコン部材は該配列の最外周部の内側に位置し、
該第１のポリシリコン部材は、等間隔に配列されて該配列を構成する複数のポリシリコン部材のうちで最外周部に位置する複数のポリシリコン部材を、その外側部分においてポリシリコンにより結合した構造を有する一体的に構成された単一の部材であることを特徴とする半導体集積回路。
抵抗素子と、
容量素子と
を含むフィルタ回路を含み、該複数の第２のポリシリコン部材の少なくとも１つは該抵抗素子として用いられることを特徴とする請求項１記載の半導体集積回路。
該配列の最外周部に位置するポリシリコン部材の一部は該容量素子として用いられることを特徴とする請求項５記載の半導体集積回路。
該フィルタ回路はオペアンプを更に含み、該オペアンプは位相補償用容量を含み、該配列の最外周部に位置するポリシリコン部材の一部は該位相補償用容量として用いられることを特徴とする請求項５記載の半導体集積回路。
位相補償用容量を含むオペアンプを更に含み、該配列の最外周部に位置するポリシリコン部材の一部は該位相補償用容量として用いられることを特徴とする請求項１記載の半導体集積回路。
前記第１のポリシリコン部材の一部は前記第２の酸化膜の上に載っていることを特徴とする請求項１記載の半導体集積回路。