JP6657982B2 - 半導体装置 - Google Patents

Description

この発明は、半導体装置に関する。

従来、従来のスイッチング電源装置に用いられる起動回路の起動素子として、円形状の平面形状の入力パッドの周囲に沿って円周上の平面レイアウトに複数のソース領域を配置した高耐圧ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ：接合型電界効果トランジスタ）が知られている（例えば、下記特許文献１参照。）。下記特許文献１では、高耐圧ＪＦＥＴの入力パッドとゲート電極配線との間に、起動素子に並列接続した抵抗素子が配置されている。この抵抗素子は、起動素子の耐圧構造の上に渦巻き状の平面形状をなすように配置されたポリシリコン（ｐｏｌｙ−Ｓｉ）等の薄膜抵抗でできている。

従来の起動素子となるＪＦＥＴの構造について、図１４〜１６を参照して説明する。図１４は、従来の半導体装置の平面レイアウトを示す平面図である。図１５は、図１４の切断線ＡＡ−ＡＡ’における断面図である。図１６は、図１４の一部を拡大して示す平面図である。図１４，１６には、各メタル配線を点線で示す。図１６には、ポリシリコンでできた薄膜抵抗（以下、ポリシリコン抵抗とする）１２０で構成される抵抗素子の外周端部付近の一部の平面レイアウトを示す。図１４〜１６に示す従来のＪＦＥＴ１００では、ｐ型半導体基板１０１のおもて面の表面層に、ｐ型ゲート領域１０２が選択的に設けられている。符号１０６は、ｐ型ゲート領域１０２の内部のｐ⁺型コンタクト領域である。

また、ｐ型半導体基板１０１のおもて面の表面層には、ｎ型ドリフト領域１０３がｐ型ゲート領域１０２の一部に所定の幅で入り込むように選択的に設けられている。さらに、ｐ型半導体基板１０１のおもて面の表面層の、ｎ型ドリフト領域１０３の入り込んだ箇所に、ｎ⁺型ソース領域１０４が選択的に設けられている。ｐ型半導体基板１０１のおもて面の表面層の、ｎ⁺型ソース領域１０４から離れた箇所には、ｎ型ドリフト領域１０３を挟んでｎ⁺型ソース領域１０４と対向するｎ⁺型ドレイン領域１０５が選択的に設けられている。ｎ⁺型ソース領域１０４はｎ⁺型ドレイン領域１０５から等間隔となる円周上に設けられている。

ｎ型ドリフト領域１０３がｐ型ゲート領域１０２に接する箇所（不図示）には、ｐ型ゲート領域１０２およびｎ型ドリフト領域１０３に跨がるようにゲートポリシリコン電極１０７が設けられている。ｎ⁺型ソース領域１０４が形成されている箇所では、ゲートポリシリコン電極１０７は、ｎ型ドリフト領域１０３上のＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜１０８上に設けられている。ＬＯＣＯＳ酸化膜１０８、ゲートポリシリコン電極１０７、およびｐ型半導体基板１０１のおもて面の表面層の各領域の上には、層間絶縁膜１０９が設けられている。

層間絶縁膜１０９の内部には、ＬＯＣＯＳ酸化膜１０８を挟んで深さ方向にｎ型ドリフト領域１０３と対向する部分に、ポリシリコン抵抗１２０が設けられている。ポリシリコン抵抗１２０は、内側（ｎ⁺型ドレイン領域１０５側）から外側（ｎ⁺型ソース領域１０４側）へ向かう渦巻き状の平面形状をなす。ポリシリコン抵抗１２０は、外周端部において、層間絶縁膜１０９を貫通するグランド（接地）コンタクト部１２３を介して接地端子配線１２１に電気的に接続されている。ポリシリコン抵抗１２０は、最外周１２０ｂにおいてグランドコンタクト部１２３よりも内周端部側に、分圧点コンタクト部１２４を介して分圧端子配線１２２に接続されている。

層間絶縁膜１０９の上には、ゲート電極配線１１０、ドレイン電極配線１１１およびソース電極配線１１２が設けられている。ゲート電極配線１１０は、ｎ⁺型ドレイン領域１０５、ｎ型ドリフト領域１０３およびｎ⁺型ソース領域１０４を取り囲むように配置され、層間絶縁膜１０９を挟んで深さ方向にｐ型ゲート領域１０２に対向する。ゲート電極配線１１０は、層間絶縁膜１０９を貫通するゲートコンタクト部１１３を介してｐ型ゲート領域１０２およびゲートポリシリコン電極１０７に電気的に接続されている。ゲート電極配線１１０は、常に接地される。

ドレイン電極配線１１１は、層間絶縁膜１０９を挟んで深さ方向にｎ⁺型ドレイン領域１０５に対向する。ドレイン電極配線１１１は、層間絶縁膜１０９を貫通するドレインコンタクト部１１４を介してｎ⁺型ドレイン領域１０５に電気的に接続されている。また、ドレイン電極配線１１１は、層間絶縁膜１０９上を外側へ延在しており、層間絶縁膜１０９を挟んで深さ方向にポリシリコン抵抗１２０の最内周１２０ａに対向する。ドレイン電極配線１１１は、層間絶縁膜１０９を貫通する抵抗素子コンタクト部１１６を介してポリシリコン抵抗１２０に電気的に接続されている。

ソース電極配線１１２は、ｎ⁺型ドレイン領域１０５およびｎ型ドリフト領域１０３を取り囲むように配置され、層間絶縁膜１０９を挟んで深さ方向にｎ⁺型ソース領域１０４に対向する。ソース電極配線１１２は、層間絶縁膜１０９を貫通するソースコンタクト部１１５を介してｎ⁺型ソース領域１０４に電気的に接続されている。ソース電極配線１１２は、層間絶縁膜１０９上を内側へ延在しており、層間絶縁膜１０９を挟んで深さ方向にポリシリコン抵抗１２０の最外周１２０ｂおよびゲートポリシリコン電極１０７に対向する。

特開２００８−１５３６３６号公報

しかしながら、上述した従来のＪＦＥＴ１００（図１４〜１６参照）では、ポリシリコン抵抗１２０の最外周１２０ｂに接地点（グランドコンタクト部１２３）および分圧点（分圧点コンタクト部１２４）を形成するため、次の問題が生じる。図１２は、従来の半導体装置の問題点を示す説明図である。図１３は、従来の半導体装置の製造途中の問題点を示す断面図である。図１２，１３には、図１５のポリシリコン抵抗１２０の最外周１２０ｂ付近を拡大して示す。ポリシリコン抵抗１２０を渦巻き状の平面形状にパターニングするためのエッチング工程では、プロセス上、ポリシリコン抵抗１２０の内周側１２０ｃよりも最外周１２０ｂでエッチング量が多くなる。このため、図１２に示すように、ポリシリコン抵抗１２０は、内周側１２０ｃの渦巻き線の幅ｗ１０１に比べて最外周１２０ｂの渦巻き線の幅ｗ１０２が狭くなりやすく（ｗ１０１＞ｗ１０２）、ポリシリコン抵抗１２０の最外周１２０ｂで抵抗値がばらつきやすい。

また、ポリシリコン抵抗１２０の表面のダングリングボンド（未結合手）を水素（Ｈ）原子で終端するために行う水素ガス雰囲気での熱処理（以下、水素アニールとする）をおこなう必要がある。図１３に示すように、ポリシリコン抵抗１２０の最外周１２０ｂはソース電極配線１１２に覆われた状態となっている。このため、この水素アニール時、水素ガス雰囲気中の水素原子１３１はソース電極配線１１２で遮蔽され、ソース電極配線１１２を通過することができない。かつ、ソース電極配線１１２とポリシリコン抵抗１２０との間に回り込んだ水素原子１３２は、ソース電極配線１１２の最下層のバリアメタル（不図示）であるチタン（Ｔｉ）膜に吸蔵されてしまう。このため、ポリシリコン抵抗１２０の最外周１２０ｂの、ソース電極配線１１２に覆われた部分では、ダングリングボンドを終端させることができず、抵抗値がばらつく。

また、ＪＦＥＴ１００の入力パッド（ドレイン電極配線１１１）への入力電圧を監視するための抵抗素子としてポリシリコン抵抗１２０を用いる場合、高温高電圧印加試験時や製品使用時、ＪＦＥＴ１００をオフ状態にするためにソース電極配線１１２の電位を上昇させる。このとき、ソース電極配線１１２の電位上昇の悪影響を受けて、ポリシリコン抵抗１２０の最外周１２０ｂの、ソース電極配線１１２に覆われた部分の抵抗値が変動する。このように、ポリシリコン抵抗１２０の最外周１２０ｂの抵抗値がばらついたり変動したりすることで、ポリシリコン抵抗１２０のグランドコンタクト部１２３から分圧点コンタクト部１２４までの抵抗値（分圧抵抗）がばらつく。このため、分圧点の電位にばらつきが生じてＪＦＥＴ１００の特性が変動し、ＪＦＥＴ１００の信頼性が低下するという問題がある。

この発明は、上述した従来技術による問題点を解消するため、信頼性を向上させることができる半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板の表面層に、第１導電型の第１領域が選択的に設けられている。前記半導体基板の表面層に、前記第１領域に接して第２導電型の第２領域が設けられている。前記半導体基板の表面層に、前記第２領域と対向して第２導電型の第３領域が設けられている。前記半導体基板の表面層に、前記第１領域と前記第３領域とに挟まれ両領域と接して、第２導電型の第４領域が設けられている。絶縁膜は、前記第４領域を覆う。抵抗体は、前記絶縁膜の内部に埋め込まれている。第１電極は、前記第３領域および前記抵抗体の一端に電気的に接続されている。前記第２電極は、前記第２領域に電気的に接続されている。前記第２電極は、前記絶縁膜を介して前記抵抗体の他端側を覆う。第３電極は、前記第１領域に電気的に接続されている。複数の抵抗接続配線は、前記抵抗体の、前記第２電極に覆われた部分以外の部分に電気的に接続されている。

また、この発明にかかる半導体装置は、上述した発明において、渦巻き状の平面形状をなすように前記抵抗体が配置されている。前記第１電極は、前記絶縁膜を介して前記抵抗体の最外周の渦巻き線を覆う。前記抵抗接続配線は、前記抵抗体の最外周よりも１本以上内周側の渦巻き線に電気的に接続されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記抵抗体の最外周側の、前記抵抗接続配線との接続箇所よりも外周端部側は、当該接続箇所よりも内周端部側と分離されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記抵抗体の渦巻き線から離れる方向に引き出されたポリシリコン層を介して前記抵抗体に前記抵抗接続配線が電気的に接続されている。前記ポリシリコン層は、サリサイド化または高不純物濃度化された低抵抗層であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記抵抗体のシート抵抗は、１ｋΩ／□以上であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記抵抗体は、ポリシリコンでできていることを特徴とする。

上述した発明によれば、抵抗体の、第３電極に覆われた部分以外の部分を抵抗素子として用いるため、抵抗体をパターニングためのエッチング工程のプロセスばらつきによる抵抗素子の抵抗値のばらつきは発生しない。抵抗体のダングリングボンドを終端するための水素アニールによる抵抗素子の抵抗値のばらつきは発生しない。かつ、第３電極の電位が上昇することによる抵抗素子の抵抗値の変動を低減させることができる。

本発明にかかる半導体装置によれば、信頼性を向上させることができるという効果を奏する。

実施の形態１にかかる半導体装置の平面レイアウトを示す平面図である。 図１の切断線Ａ−Ａ’における断面図である。 図１の一部を拡大して示す平面図である。 実施の形態１にかかる半導体装置の一部を拡大して示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の要部の平面レイアウトを示す平面図である。 実施の形態３にかかる半導体装置の要部の平面レイアウトを示す平面図である。 実施の形態４にかかる半導体装置の要部の平面レイアウトを示す平面図である。 抵抗素子の不純物ドーズ量とシート抵抗との関係を示す説明図である。 ポリシリコン抵抗への不純物ドーズ量と抵抗素子のシート抵抗のばらつきとの関係を示す特性図である。 実施の形態５にかかる半導体装置の構造を示す断面図である。 従来の半導体装置の問題点を示す説明図である。 従来の半導体装置の製造途中の問題点を示す断面図である。 従来の半導体装置の平面レイアウトを示す平面図である。 図１４の切断線ＡＡ−ＡＡ’における断面図である。 図１４の一部を拡大して示す平面図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
実施の形態１にかかる半導体装置の構造について、図１〜３を参照して説明する。図１は、実施の形態１にかかる半導体装置の平面レイアウトを示す平面図である。図２は、図１の切断線Ａ−Ａ’における断面図である。図３は、図１の一部を拡大して示す平面図である。図１，３には各メタル配線を点線で示す。図３には、ポリシリコン（ｐｏｌｙ−Ｓｉ）でできた薄膜抵抗（ポリシリコン抵抗（抵抗体））２０の外側（ｎ⁺型ソース領域４側）端部付近の一部の平面レイアウトを示す。ここでは、スイッチング電源装置（不図示）に用いる起動回路の起動素子となるＪＦＥＴ３０と、当該ＪＦＥＴ３０への入力電圧を監視（電圧センス）するための抵抗素子となるポリシリコン抵抗２０と、を同一のｐ型半導体基板（半導体チップ）１に配置した集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を例に説明する。

図１〜３に示す実施の形態１にかかる半導体装置は、ｎ⁺型ソース領域（第２領域）４からｎ⁺型ドレイン領域（第３領域）５までをｎ型拡散領域で構成したＪＦＥＴ３０と、当該ＪＦＥＴ３０の電圧センスのための抵抗素子となるポリシリコン抵抗２０と、を備える。具体的には、ｐ型半導体基板１のおもて面の表面層には、ｐ型ゲート領域（第１領域）２が選択的に設けられている。ｐ型ゲート領域２の内部には、ｐ⁺型コンタクト領域６が選択的に設けられている。また、ｐ型半導体基板１のおもて面の表面層には、ｎ型ドリフト領域第４がｐ型ゲート領域２の一部（例えば２０箇所）に所定の幅で入り込むように選択的に設けられている。さらに、ｐ型半導体基板１のおもて面の表面層の、ｎ型ドリフト領域３の入り込んだ箇所に、ｎ⁺型ソース領域４が選択的に設けられている。

ｐ型半導体基板１のおもて面の表面層の、ｎ⁺型ソース領域４から離れた箇所には、ｎ型ドリフト領域３を挟んでｎ⁺型ソース領域４と対向するｎ⁺型ドレイン領域５が選択的に設けられている。ｎ⁺型ドレイン領域５は、円形状の平面形状を有する。ｎ⁺型ソース領域４は、ｎ⁺型ドレイン領域５から等間隔となる円周上に例えば歯車状の平面レイアウトに配置されている。ｎ型ドリフト領域３がｐ型ゲート領域２に接する箇所（不図示）には、ｐ型ゲート領域２およびｎ型ドリフト領域３に跨がるようにゲートポリシリコン電極７が設けられている。ｎ⁺型ソース領域４が形成されている箇所では、ゲートポリシリコン電極７はｎ型ドリフト領域３上のＬＯＣＯＳ酸化膜（絶縁膜）８上に設けられている。

ゲートポリシリコン電極７は、ｎ⁺型ドレイン領域５およびｎ型ドリフト領域３を取り囲む略リング状の平面レイアウトに配置されている。ゲートポリシリコン電極７は、後述するソース電極配線１２の電位を上昇させてｐ型ゲート領域２とｎ⁺型ソース領域４との間のｐｎ接合を逆バイアスさせたときに、当該ｐｎ接合から広がる空乏層の伸びを広げる機能を有する。これによって、ソース電極配線１２の電位上昇が抑制される。ＬＯＣＯＳ酸化膜８、ゲートポリシリコン電極７、ｐ型ゲート領域２（ｐ⁺型コンタクト領域６）、ｎ⁺型ソース領域４およびｎ⁺型ドレイン領域５の上には、層間絶縁膜（絶縁膜）９が設けられている。層間絶縁膜９の上には、ゲート電極配線（第３電極）１０、ドレイン電極配線（第１電極）１１およびソース電極配線（第２電極）１２が設けられている。

ゲート電極配線１０は、ｎ⁺型ドレイン領域５、ｎ型ドリフト領域３およびｎ⁺型ソース領域４を取り囲むように配置され、層間絶縁膜９を挟んで深さ方向にｐ型ゲート領域２に対向する。ゲート電極配線１０は、層間絶縁膜９を貫通するゲートコンタクト部１３およびコンタクトプラグ１７を介してｐ⁺型コンタクト領域６およびゲートポリシリコン電極７に電気的に接続されている。また、ゲート電極配線１０は、歯車状の平面形状のｎ⁺型ソース領域４に沿って所定の幅で内側（ｎ⁺型ドレイン領域５側）に入り込み、かつソース電極配線１２を取り囲む平面レイアウトに配置されている。ゲート電極配線１０は、常に接地される。

ドレイン電極配線１１は、層間絶縁膜９を挟んで深さ方向にｎ⁺型ドレイン領域５に対向する。ドレイン電極配線１１は、層間絶縁膜９を貫通するドレインコンタクト部１４およびコンタクトプラグ１８を介してｎ⁺型ドレイン領域５に電気的に接続されている。また、ドレイン電極配線１１は、層間絶縁膜９上を外側へ張り出すように延在しており、層間絶縁膜９を挟んで深さ方向に後述するポリシリコン抵抗２０の最内周の渦巻き線２０ａに対向する。ドレイン電極配線１１は、層間絶縁膜９を貫通する抵抗素子コンタクト部１６を介してポリシリコン抵抗２０の最内周の渦巻き線２０ａに電気的に接続されている。ドレイン電極配線１１は略円形状の平面形状を有する。

ソース電極配線１２は、ｎ⁺型ドレイン領域５およびｎ型ドリフト領域３を取り囲むように配置され、層間絶縁膜９を挟んで深さ方向にｎ⁺型ソース領域４に対向する。ソース電極配線１２は、層間絶縁膜９を貫通するソースコンタクト部１５およびコンタクトプラグ１９を介してｎ⁺型ソース領域４に電気的に接続されている。また、ソース電極配線１２は、層間絶縁膜９上を内側へ張り出すように延在しており、層間絶縁膜９を挟んで深さ方向にポリシリコン抵抗２０の最外周の渦巻き線２０ｂおよびゲートポリシリコン電極７に対向する。ソース電極配線１２は、歯車状の平面形状のｎ⁺型ソース領域４に沿って所定の幅で外側に入り込むような平面レイアウトに配置されている。

ソース電極配線１２は、ソース電極配線１２の断線や、ソース電極配線１２の部分的な位置ずれ（いわゆるアルミスライド）の発生を抑制することができる程度にＪＦＥＴ３０の電流を十分に流すことができる所定幅ｗ１１を有する。ソース電極配線１２の外側にはゲート電極配線１０が配置されていることから、ソース電極配線１２は層間絶縁膜９上を内側へ張り出すように延在される。一方、ソース電極配線１２が内側へ張り出すほどポリシリコン抵抗２０との電位差が大きくなり、絶縁破壊が起きる虞がある。このため、ソース電極配線１２の内側への張り出し部分とポリシリコン抵抗２０との電位差や、ソース電極配線１２の内側への張り出し部分とポリシリコン抵抗２０とに挟まれた部分における層間絶縁膜９の厚さｔ１等に基づいて、ソース電極配線１２の内側への張り出し幅ｗ１２を適宜設定することが好ましい。

各メタル配線（ゲート電極配線１０、ドレイン電極配線１１およびソース電極配線１２）は、例えば、バリアメタル、アルミニウム（Ａｌ）金属膜および反射防止膜を順に積層した金属積層膜である。当該金属積層膜の、コンタクトホールに埋め込まれた部分がゲートコンタクト部１３、ドレインコンタクト部１４、ソースコンタクト部１５および抵抗素子コンタクト部１６となる。コンタクトプラグ１７、コンタクトプラグ１８およびコンタクトプラグ１９は、バリアメタルおよびタングステン（Ｗ）膜を順に積層した金属積層膜である。アルミニウム金属膜とは、アルミニウムを含む金属膜であり、例えばアルミニウム−銅（Ａｌ−Ｃｕ）膜や、アルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜であってもよい。

バリアメタルは、ｐ型半導体基板１側への金属原子の拡散や、ｐ型半導体基板１と金属膜との相互反応を防止する機能を有する。バリアメタルは、例えば、チタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜を順に積層した積層膜であってもよい。コンタクトプラグ１７、コンタクトプラグ１８およびコンタクトプラグ１９のバリアメタルは、半導体部との反応によりシリサイド化（低抵抗化）されている。反射防止膜は、チタン膜および窒化チタン膜を順に積層した積層膜であってもよい。反射防止膜は、アルミニウム金属膜のパターニング用レジストマスクを露光する際にアルミニウム金属膜での光の乱反射を防止する機能を有する。

各メタル配線は、チップ最表面（ここでは層間絶縁膜３１の上に設けられた層間絶縁膜３４の表面）よりも深い位置に配置することが好ましい。その理由は、例えば高温高電圧印加試験時に、層間絶縁膜３４の上に充填される封止材中の可動イオンの影響を受けにくくすることができるからである。また、各メタル配線はそれぞれ多層配線であってもよい。図２には、ドレイン電極配線を多層配線とした場合を示す。具体的には、層間絶縁膜９および各メタル配線の上に、さらに層間絶縁膜３１が設けられている。層間絶縁膜３１の上に、層間絶縁膜３１を挟んで深さ方向にドレイン電極配線１１と対向するドレイン電極配線３２が配置されている。ドレイン電極配線３２は、層間絶縁膜３１を貫通するドレインコンタクト部３３を介してドレイン電極配線１１に電気的に接続されている。

層間絶縁膜９の内部には、ＬＯＣＯＳ酸化膜８を挟んで深さ方向にｎ型ドリフト領域３と対向する部分に、ポリシリコン抵抗２０が設けられている。ポリシリコン抵抗２０は、ゲートポリシリコン電極７よりも内側に、ゲートポリシリコン電極７と離して配置される。また、ポリシリコン抵抗２０は、ｎ⁺型ドレイン領域５を取り囲む渦巻き状の平面形状をなすように配置されている。ポリシリコン抵抗２０の最内周の渦巻き線２０ａは、上述したように層間絶縁膜９上に延在するドレイン電極配線１１に覆われ、抵抗素子コンタクト部１６を介してドレイン電極配線１１に電気的に接続されている。

ポリシリコン抵抗２０の最外周の渦巻き線２０ｂは、上述したように層間絶縁膜９上に延在するソース電極配線１２に覆われている。すなわち、ポリシリコン抵抗２０の内径はドレイン電極配線１１との抵抗素子コンタクト部１６を形成可能な程度にドレイン電極配線１１の直径よりも狭く、ポリシリコン抵抗２０の外径はソース電極配線１２の内径よりも広い。ポリシリコン抵抗２０の最内周の渦巻き線２０ａとは、ポリシリコン抵抗２０の渦巻き線の最も内周側に位置し、その内周側に他の渦巻き線と隣り合わない渦巻き線である。ポリシリコン抵抗２０の最外周の渦巻き線２０ｂとは、ポリシリコン抵抗２０の渦巻き線の最も外周側に位置し、その外周側に他の渦巻き線と隣り合わない渦巻き線である。

また、ポリシリコン抵抗２０に接続された電圧センス回路（内部回路：不図示）によってＪＦＥＴ３０の入力パッド（ドレイン電極配線１１，３２）への入力電圧をセンスする場合、ポリシリコン抵抗２０はＪＦＥＴ３０に並列接続される。具体的には、ポリシリコン抵抗２０は、一端をドレイン電極配線１１に電気的に接続され、他端側の渦巻き線を接地端子配線（抵抗接続配線）２１に接続され、その途中の部分を分圧端子配線（抵抗接続配線）２２に接続される。ポリシリコン抵抗２０の最内周の渦巻き線２０ａは抵抗素子コンタクト部１６でシリサイド化され低抵抗化されており、最内周の渦巻き線２０ａよりも外周側の渦巻き線と異なる抵抗値を示す。

ポリシリコン抵抗２０の最外周の渦巻き線２０ｂは、ソース電極配線１２に覆われることで後述するように抵抗値にばらつきが生じている。このため、ポリシリコン抵抗２０の最内周の渦巻き線２０ａよりも１本外周側の渦巻き線２０ｄから、最外周の渦巻き線２０ｂよりも１本内周側の渦巻き線２０ｅまでの部分が抵抗素子として用いられる。このため、接地端子配線２１は、層間絶縁膜９を貫通するグランド（接地）コンタクト部２３を介して、ポリシリコン抵抗２０の最外周の渦巻き線２０ｂよりも１本以上内周側の渦巻き線２０ｃに電気的に接続されている。分圧端子配線２２は、層間絶縁膜９を貫通する分圧点コンタクト部２４を介して、ポリシリコン抵抗２０の最外周の渦巻き線２０ｂよりも１本以上内周側の渦巻き線２０ｃに電気的に接続されている。分圧点コンタクト部２４は、ポリシリコン抵抗２０のグランドコンタクト部２３よりも内周端部側Ｒ１に位置する。

すなわち、接地端子配線２１および分圧端子配線２２はともに、ポリシリコン抵抗２０の、ソース電極配線１２に覆われていない渦巻き線２０ｃでコンタクトを形成している。接地端子配線２１は、常に接地される。分圧端子配線２２は、ＪＦＥＴ３０の入力パッドへの入力電圧をセンスするための端子であり、当該入力電圧を分圧して電圧センス回路に出力する。分圧端子配線２２をポリシリコン抵抗２０の最内周の渦巻き線２０ａに近い位置に接続するほど、電圧センス回路に出力される分圧端子配線２２の電位が高くなる。このため、分圧端子配線２２は、ＪＦＥＴ３０の入力パッドへの入力電圧を、電圧センス回路の耐圧未満で分圧可能な位置に接続される。例えば、分圧端子配線２２は、ＪＦＥＴ３０の入力パッドへの入力電圧の１／２５０の電位を取り出す位置に接続される。

また、接地端子配線２１および分圧端子配線２２は、ソース電極配線１２と異なる階層に配置されている。例えば、ソース電極配線１２を多層配線の１層目とし、接地端子配線２１および分圧端子配線２２を多層配線の２層目としてもよい。この場合、具体的には、ゲート電極配線１０、ドレイン電極配線１１およびソース電極配線１２の上に、層間絶縁膜３１が設けられる。接地端子配線２１および分圧端子配線２２は層間絶縁膜３１の上に設けられ、グランドコンタクト部２３および分圧点コンタクト部２４は層間絶縁膜３１，９を貫通してポリシリコン抵抗２０に達する。グランドコンタクト部２３および分圧点コンタクト部２４は、ポリシリコン抵抗２０との反応によりシリサイド化されている。

ポリシリコン抵抗２０の外周端部は、ポリシリコン抵抗２０の、少なくともグランドコンタクト部２３と分圧点コンタクト部２４との間の部分の外側全体に最外周の渦巻き線２０ｂが対向するように終端している。ポリシリコン抵抗２０のグランドコンタクト部２３から外周端部側Ｒ２の部分は接地電位となる。ポリシリコン抵抗２０の外周端部の位置は、例えばゲートポリシリコン電極７のデザインルール（設計基準）で決定される。ポリシリコン抵抗２０の最外周の渦巻き線２０ｂから、その外側のゲートポリシリコン電極７までの距離は例えば２μｍであってもよい。

また、ポリシリコン抵抗２０に接続された電圧センス回路によってＪＦＥＴ３０の入力パッドの電圧レベルを監視する場合、ポリシリコン抵抗２０は比較的高い抵抗値に設定されることが好ましい。その理由は、次の２点である。１つ目の理由は、ポリシリコン抵抗２０の外周端部を接地していることで、ポリシリコン抵抗２０に流れる電流でＩＣ待機時の消費電力が決まるからである。ポリシリコン抵抗２０を高抵抗とすることで、ＩＣ待機時の消費電力を低減させることができる。２つ目の理由は、デザインルールを小さくするほど、ポリシリコン抵抗２０の最外周の渦巻き線２０ｂとソース電極配線１２とに挟まれた層間絶縁膜９の部分の厚さｔ１が薄くなるため、絶縁破壊に至る虞が増すからである。ポリシリコン抵抗２０の高抵抗とすることで、層間絶縁膜９での電界集中を抑制することができる。

例えば、１μｍのデザインルールでＩＣを作製（製造）する場合、ポリシリコン抵抗２０のシート抵抗を１．７ｋΩ／□（ｋｉｌｏ Ｏｈｍｓ ｐｅｒ Ｓｑｕａｒｅ）程度とし、ポリシリコン抵抗２０の最外周の渦巻き線２０ｂとソース電極配線１２とに挟まれた層間絶縁膜９の部分の厚さｔ１を１．５μｍ程度としてもよい。０．３５μｍのデザインルールでＩＣを作製する場合、ポリシリコン抵抗２０のシート抵抗を８ｋΩ／□程度とし、ポリシリコン抵抗２０の最外周の渦巻き線２０ｂとソース電極配線１２とに挟まれた層間絶縁膜９の部分の厚さｔ１を０．３μｍ〜０．４μｍ程度としてもよい。デザインルールとは、例えばゲートポリシリコン電極７や各メタル配線、コンタクトホールの幅の最小加工寸法である。

また、ポリシリコン抵抗２０の最外周の渦巻き線２０ｂの抵抗値は、後述するように、内周側の渦巻き線２０ｃよりも最外周の渦巻き線２０ｂでエッチング量が多くなること（図４参照）や、水素アニール時にダングリングボンドが水素（Ｈ）原子で終端されにくくなること（図５参照）によりばらつく。このポリシリコン抵抗２０の最外周の渦巻き線２０ｂの抵抗値のばらつきはポリシリコン抵抗２０を高抵抗（具体的には例えば１ｋΩ／□以上程度）にするほど大きくなるが、本発明においては抵抗値のばらついている部分を抵抗素子として用いてない（図４参照）。すなわち、ポリシリコン抵抗２０の最外周の渦巻き線２０ｂよりも内側の、ソース電極配線１２で覆われない渦巻き線に形成したグランドコンタクト部２３から分圧点コンタクト部２４までの抵抗値が分圧抵抗となる。

さらに、ポリシリコン抵抗２０の最外周の渦巻き線２０ｂの抵抗値のばらつきは、層間絶縁膜９の厚さを薄くするほど大きくなる。その理由は、次のとおりである。層間絶縁膜９の厚さを薄くするほど、ポリシリコン抵抗２０の最外周の渦巻き線２０ｂとソース電極配線１２とに挟まれた層間絶縁膜９の部分の厚さｔ１が薄くなる。このため、水素アニール時にソース電極配線１２の最下層のバリアメタルに水素原子が吸蔵される割合が多くなり、ポリシリコン抵抗２０の最外周の渦巻き線２０ｂの表面のダングリングボンドが水素終端されない割合が大きくなるからである。本発明は、層間絶縁膜９の厚さが１．４μｍ以下程度と薄い場合に特に有用である。水素アニールとは、ポリシリコン抵抗２０の表面のダングリングボンドを水素原子で終端するために行う水素ガス雰囲気での熱処理である。

また、ポリシリコン抵抗２０の抵抗値は、ポリシリコン抵抗２０の不純物濃度（不純物ドーズ量）や、渦巻き線の幅ｗ１、隣り合う渦巻き線間の幅ｗ３、渦巻き線の巻き数等で調整可能である。例えば、隣り合う渦巻き線間の幅ｗ１が狭すぎたり、渦巻き線の巻き数が多すぎたりする場合、ｐ型半導体基板１とポリシリコン抵抗２０との間で酸化膜（層間絶縁膜９およびＬＯＣＯＳ酸化膜８）容量が増大し、ＪＦＥＴ３０の動作速度やノイズ耐性が低くなってしまう。このため、ｐ型半導体基板１とポリシリコン抵抗２０との間で酸化膜容量が増大しないようにポリシリコン抵抗２０の上記条件を設定することが好ましい。

このようなＪＦＥＴ３０においては、分圧端子配線２２の電位に基づいてＪＦＥＴ３０をオフするか否かを決定する。具体的には、分圧端子配線２２の電位に基づいて、ソース電極配線１２に電気的に接続された図示省略する電圧センス回路によりソース電極配線１２の電位を上昇させて、ｎ⁺型ソース領域４とｐ型ゲート領域２との間のｐｎ接合を逆バイアスする。これによって、ｎ⁺型ソース領域４の両サイドのｐ型ゲート領域２から伸びる空乏層を、ｎ⁺型ソース領域４とｎ型ドリフト領域３との間口（ｎ⁺型ソース領域４の、ｎ型ドリフト領域３との界面部分）でつなぐことでＪＦＥＴ３０の電流が遮断され、ＪＦＥＴ３０がオフされる。

上述したＪＦＥＴ３０およびポリシリコン抵抗２０は、同一の半導体チップに作製される他の能動素子および受動素子と同時に一般的なＣＭＯＳ製造プロセスにより製造される。図４は、実施の形態１にかかる半導体装置の一部を拡大して示す断面図である。図５は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図４，５には、図２のポリシリコン抵抗２０の最外周の渦巻き線２０ｂ付近を示す。ポリシリコン抵抗２０は、例えば同一の半導体チップに作製される他の素子のゲート電極と同時に形成される。図４に示すように、ポリシリコン抵抗２０を渦巻き状の平面形状にパターニングするためのエッチング工程では、ポリシリコン抵抗２０の内周側の渦巻き線２０ｃよりも最外周の渦巻き線２０ｂで幅ｗ２が狭くなるが、この幅ｗ２の狭くなる最外周の渦巻き線２０ｂはダミーポリシリコンとして用いる。すなわち、ポリシリコン抵抗２０の最外周の渦巻き線２０ｂをダミーポリシリコンとすることで、最外周の渦巻き線２０ｂよりも１本以上内周側の渦巻き線２０ｃが所定幅ｗ１で確保される。

また、ＪＦＥＴ３０の各メタル配線（ゲート電極配線１０、ドレイン電極配線１１およびソース電極配線１２）は、同一の半導体チップに作製される他の素子のメタル配線と同時に形成される。このため、ポリシリコン抵抗２０の表面のダングリングボンドを終端するための水素アニールは、同一の半導体チップに同一プロセスで形成される他の素子に悪影響を及ぼさないためにメタル配線の形成後に行う。水素アニールによる他の素子への悪影響とは、例えば、水素アニール時に他の素子のＭＯＳゲートに水素原子が到達することにより生じるゲートしきい値変動などである。このため、図５に示すように、水素アニール時、ポリシリコン抵抗２０の最外周の渦巻き線２０ｂはソース電極配線１２に覆われた状態となっている。

この水素アニール時、水素ガス雰囲気中の水素原子４１はソース電極配線１２で遮蔽され、ソース電極配線１２を通過することができない。かつ、ソース電極配線１２とポリシリコン抵抗２０との間に回り込んだ水素原子４２は、ソース電極配線１２の最下層のバリアメタル（不図示）であるチタン膜に吸蔵されてしまう。このため、ポリシリコン抵抗２０の最外周の渦巻き線２０ｂの、ソース電極配線１２に覆われた部分ではダングリングボンドを終端させることができず抵抗値がばらつくが、ポリシリコン抵抗２０の最外周の渦巻き線２０ｂを抵抗素子として用いていない。すなわち、水素原子４３でダングリングボンドが終端された内周側の渦巻き線２０ｃのみを抵抗素子として用いている。

以上、説明したように、実施の形態１によれば、ポリシリコン抵抗の最外周の渦巻き線を抵抗素子として用いないため、ポリシリコン抵抗をパターニングするためのエッチング工程のプロセスばらつきによる抵抗素子の抵抗値のばらつきは発生しない。また、実施の形態１によれば、ポリシリコン抵抗の最外周の、ソース電極配線に覆われた渦巻き線を抵抗素子として用いていないため、ポリシリコン抵抗のダングリングボンドを終端するための水素アニールによる抵抗素子の抵抗値のばらつきは発生しない。かつ、ソース電極配線の電位が上昇することによる抵抗素子の抵抗値の変動を低減させることができる。したがって、高温高電圧印加試験時や製品使用時に分圧端子配線の電位がばらつくことを回避することができる。また、実施の形態１によれば、例えばＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）による設計図作成時に、所定条件を設定するだけで所定プログラムにより渦巻き状の平面形状にポリシリコン抵抗を自動製図することができる。このため、ポリシリコン抵抗の設計や仕様変更しやすい。

（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図６は、実施の形態２にかかる半導体装置の要部の平面レイアウトを示す平面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ポリシリコン抵抗２０の、グランドコンタクト部２３よりも外周端部側Ｒ２の部分を切り離してフローティング（浮遊）電位とした点である。

すなわち、ポリシリコン抵抗２０の切り離し箇所２５よりも外周端部側Ｒ２の部分がフローティング電位となる。これにより、ソース電極配線１２の内側への張り出し部分の直下（ポリシリコン抵抗２０側）に、ポリシリコン抵抗２０の切り離し箇所２５よりも内周端部側Ｒ１の電位がかからない。このため、ソース電極配線１２の内側への張り出し部分付近での絶縁破壊を抑制することができる。

ポリシリコン抵抗２０の切り離し箇所２５よりも外周端部側Ｒ２の部分は、シリサイド化されるか、高不純物濃度化されることで低抵抗化されていてもよい。

このように、ポリシリコン抵抗２０に切り離し箇所２５を設ける場合、例えばＣＡＤによる設計図作成時に、所定プログラムにより渦巻き状の平面形状にポリシリコン抵抗２０を自動で製図する。そして、ポリシリコン抵抗２０の切り離し箇所２５の位置条件を設定して再度製図すればよい。

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。

（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図７は、実施の形態３にかかる半導体装置の要部の平面レイアウトを示す平面図である。実施の形態３にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、ポリシリコン抵抗２０の渦巻き線から外側に延在するポリシリコン層２７，２８にそれぞれグランドコンタクト部２３および分圧点コンタクト部２４を形成している点である。

ポリシリコン層２７，２８は、実施の形態１と同様にポリシリコン抵抗２０の最外周の渦巻き線２０ｂよりも１本以上内周側の渦巻き線２０ｃから外側に延在し、ポリシリコン抵抗２０との接続点での電位を引き出している。ポリシリコン層２７，２８は、例えば、サリサイド（ｓａｌｉｃｉｄｅ：Ｓｅｌｆ−ＡＬＩｇｎ ｓｉｌｉＣＩＤＥ）化されるか、ポリシリコン抵抗２０よりも高不純物濃度化されることで低抵抗化されている。グランドコンタクト部２３および分圧点コンタクト部２４とソース電極配線１２とが深さ方向に対向しないように、ソース電極配線１２に切欠き部１２ａを設けてもよい。

ポリシリコン抵抗２０は、接地端子配線２１および分圧端子配線２２と交差する部分にさらに切り離し箇所２６ａ，２６ｂを有していてもよい。グランドコンタクト部２３および分圧点コンタクト部２４付近でポリシリコン抵抗２０がフローティング電位となることで、グランドコンタクト部２３および分圧点コンタクト部２４の電位のばらつきを抑制することができる。

また、ポリシリコン抵抗２０の、接地端子配線２１および分圧端子配線２２との交差部分に切り離し箇所２６ａ，２６ｂを有する場合、ポリシリコン抵抗２０、接地端子配線２１および分圧端子配線２２は同じ階層に配置されてもよい。

また、図示省略するがソース電極配線１２、接地端子配線２１および分圧端子配線２２が同じ階層に配置されていてもよい。この場合、ソース電極配線１２の、接地端子配線２１および分圧端子配線２２との交差部分に切り離し箇所を設ければよい。

また、実施の形態３を実施の形態１に適用してもよい。

以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。実施の形態３によれば、接地端子配線および分圧端子配線をポリシリコン抵抗の渦巻き線から離すことができる。このため、水素アニール時に接地端子配線および分圧端子配線のバリアメタルに水素原子が吸蔵される割合を低減させることができ、抵抗素子の抵抗値のばらつきをさらに抑制することができる。実施の形態３によれば、接地端子配線および分圧端子配線との各コンタクト部の表面積を大きくすることができる。このため、デザインルールが大きく（例えば１μｍのデザインルール）、コンタクト部の表面積が大きくなる場合に有用である。

（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図８は、実施の形態４にかかる半導体装置の要部の平面レイアウトを示す平面図である。実施の形態４にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ポリシリコン抵抗２０の最外周の渦巻き線２０ｂよりも１本以上内周側の渦巻き線２０ｃに３つ以上の端子配線がコンタクト部を介して電気的に接続されている点である。図８には、３つの端子配線（抵抗接続配線）５１〜５３を配置した場合を示す。符号５４〜５６は、それぞれ端子配線５１〜５３とポリシリコン抵抗２０とのコンタクト部であり、シリサイド化されて低抵抗化されている。

この場合、ポリシリコン抵抗２０の最も外周端部側Ｒ２に配置された端子配線５１を接地端子配線とし、他の端子配線５２，５３のいずれか一つを例えばトリミング回路などの外部回路で選択して分圧端子配線としてもよい。または、外部回路により、まず、接地端子配線となる例えば端子配線５２を選択し、その後、この接地端子配線となる端子配線５２よりもポリシリコン抵抗２０の内周端部側Ｒ１の複数の端子配線から分圧端子配線となる端子配線５３を選択してもよい。これにより、ポリシリコン抵抗２０の利便性を向上させることができる。

また、端子配線５１〜５３は、それぞれ異なる電位の信号を取り出すための端子として用いられてもよい。また、実施の形態４を実施の形態２，３に適用してもよい。

以上、説明したように、実施の形態４によれば、実施の形態１と同様の効果を得ることができる。

（実施例１）
ポリシリコン抵抗への不純物ドーズ量について検証した。図９は、抵抗素子の不純物ドーズ量[ｃｍ^-2]とシート抵抗[Ω／□]との関係を示す説明図である。図９の横軸にはポリシリコン抵抗への不純物ドーズ量を示し、縦軸にはポリシリコン抵抗のシート抵抗を示す。試料として用いたポリシリコン抵抗の厚さは２００ｎｍである。また、ポリシリコン抵抗の表面のダングリングボンドを終端するための水素アニールを行っている。

図９に示す結果より、ポリシリコン抵抗のシート抵抗が１ｋΩ／□以上となる場合に（図９には、シート抵抗＝１ｋΩ／□（＝１．０×１０³ｋΩ／□）を横破線６１で示す）、シート抵抗が大きく変化することが確認された。これにより、ポリシリコン抵抗のシート抵抗が１ｋΩ／□以上であると、製造過程におけるポリシリコン抵抗への不純物ドーズ量のばらつきによりシート抵抗値がばらつく。さらに、シート抵抗が２ｋΩ／□以上となると（図９には、シート抵抗＝２ｋΩ／□（＝２．０×１０³ｋΩ／□）を横破線６２で示す）、ポリシリコン抵抗への不純物ドーズ量に対するシート抵抗の変化率が顕著に大きくなる。

したがって、本発明は、シート抵抗が１ｋΩ／□以上のポリシリコン抵抗２０を形成する場合に有効である。また、本発明は、シート抵抗が２ｋΩ／□以上のポリシリコン抵抗２０を形成する場合にさらに有効である。

（実施例２）
ポリシリコン抵抗２０の最外周の渦巻き線２０ｂとソース電極配線１２とに挟まれた層間絶縁膜９の部分の厚さｔ１について検証した。図１０は、ポリシリコン抵抗への不純物ドーズ量と抵抗素子のシート抵抗のばらつきとの関係を示す特性図である。図１０の横軸はポリシリコン抵抗への不純物ドーズ量である。図１０の縦軸はポリシリコン抵抗２０で構成される抵抗素子のシート抵抗についてポリシリコン抵抗２０の上にソース電極配線１２を形成しない場合のシート抵抗からの変動割合ΔＲｓ［％］である。

ポリシリコン抵抗２０の厚さは２００ｎｍである。ポリシリコン抵抗２０の表面のダングリングボンドを終端するための水素アニールを行っている。ポリシリコン抵抗２０とソース電極配線１２とに挟まれた層間絶縁膜９は酸化膜からなり、その厚さｔ１は１．４μｍである。

図１０に示す結果より、ポリシリコン抵抗２０への不純物ドーズ量が１．５×１０¹⁵／ｃｍ²以下となる場合に、ポリシリコン抵抗２０のシート抵抗が大きく変動することが確認された。さらに、ポリシリコン抵抗２０への不純物ドーズ量が５×１０¹⁴／ｃｍ²以下となるとポリシリコン抵抗２０のシート抵抗の変動が顕著となる。図１０には、ポリシリコン抵抗２０への不純物ドーズ量＝５×１０¹⁴／ｃｍ²の位置を符号６３で示す。

したがって、本発明は、ポリシリコン抵抗２０とソース電極配線１２とに挟まれた層間絶縁膜９の部分の厚さｔ１が１．４μｍ以下であって、ポリシリコン抵抗２０への不純物ドーズ量が１．５×１０¹⁵／ｃｍ²以下のときに有効である。さらには、本発明は、ポリシリコン抵抗２０とソース電極配線１２とに挟まれた層間絶縁膜９の部分の厚さｔ１が１．４μｍ以下であって、ポリシリコン抵抗２０への不純物ドーズ量が５×１０¹⁴／ｃｍ²以下のときに有効である。

以上の実施の形態では、ＪＦＥＴを用いた半導体装置について説明したが、本発明は、ＪＦＥＴに代えて、絶縁ゲート型のトランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）にも適用可能である。以下、実施の形態５において、ｎチャネル型ＭＯＳＦＥＴを例に図１１を参照しながらＭＯＳＦＥＴの構造を説明する。

（実施の形態５）
図１１は、実施の形態５にかかる半導体装置の構造を示す断面図である。実施の形態５にかかる半導体装置は、実施の形態１を適用したｎチャネル型ＭＯＳＦＥＴである。図１１に示す実施の形態５にかかる半導体装置は、ｐ型ベース領域７２、ｎ⁺型ソース領域７３、ゲート絶縁膜７４およびゲートポリシリコン電極７５からなるＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造を備える。図１１に示す実施の形態５にかかる半導体装置の平面レイアウトは、実施の形態１と同様である（図１参照）。実施の形態１のＪＦＥＴにおけるｐ型ゲート領域（図２の符号２に相当）は、実施の形態５においてｐ型ベース領域７２となる。

ｐ型ベース領域７２は、オン状態のときにｎ型の反転層（チャネル）が形成されるチャネル領域となる。ｎ⁺型ソース領域７３は、ｐ型ベース領域７２内の表面層に、ｎ⁺型ドレイン領域５から等間隔となる円周上に、平面形状が環状をなすように設けられている。すなわち、ｎ⁺型ソース領域７３は、連続する１つの領域として配置されている。したがって、図１の平面レイアウトにおいて半径に相当する切断線（例えば切断線Ａ−Ａ’）で切断したいずれの断面にもｐ型ベース領域７２とその内部のｎ⁺型ソース領域７３とが出現する。ｎ⁺型ソース領域７３およびｎ⁺型ドレイン領域５は、拡散により同時に形成され、両領域７３，５の深さはｎ型ドリフト領域３およびｐ型ベース領域７２の深さよりも浅い。なお、ｎ⁺型ドレイン領域５は設けられていなくてもよい。

また、ｐ型ベース領域７２は、ｎ型ドリフト領域３に接している。ｐ型ベース領域７２の、ｎ型ドリフト領域３とｎ⁺型ソース領域７３に挟まれる部分の表面上には、ゲート絶縁膜７４を介して制御電極であるゲートポリシリコン電極７５が設けられている。ゲートポリシリコン電極７５は、図１１と異なる断面においてＬＯＣＯＳ酸化膜８の表面上に引き出され、図示省略するゲート電極配線に接続されている。層間絶縁膜９の内部には、実施の形態１と同様に、ＬＯＣＯＳ酸化膜８を挟んで深さ方向にｎ型ドリフト領域３と対向する部分に、ポリシリコン抵抗２０が設けられている。

ソース電極配線１２となる金属配線は、層間絶縁膜９を貫通するソースコンタクト部１５およびコンタクトプラグ（不図示）を介してｐ型ベース領域７２およびｎ⁺型ソース領域７３に電気的に接続されている。ドレイン電極配線１１となる金属配線は、実施の形態１と同様に、層間絶縁膜９を貫通するドレインコンタクト部１４およびコンタクトプラグ（不図示）を介してｎ⁺型ドレイン領域５に電気的に接続されている。また、ドレイン電極配線１１は、実施の形態１と同様に、層間絶縁膜９を貫通する抵抗素子コンタクト部１６を介してポリシリコン抵抗２０の最内周の渦巻き線２０ａに電気的に接続されている。

以上において本発明では、起動回路の起動素子の電圧センスのための抵抗素子を例に説明しているが、渦巻き状の平面形状をなすように配置したポリシリコン抵抗を抵抗素子として用いるすべての回路に適用可能である。また、各実施の形態では第１導電型をｐ型とし、第２導電型をｎ型としたが、本発明は第１導電型をｎ型とし、第２導電型をｐ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。

１ ｐ型半導体基板
２ ｐ型ゲート領域
３ ｎ型ドリフト領域
４ ｎ⁺型ソース領域
５ ｎ⁺型ドレイン領域
６ ｐ⁺型コンタクト領域
７ ゲートポリシリコン電極
８ ＬＯＣＯＳ酸化膜
９，３１，３４ 層間絶縁膜
１０ ゲート電極配線
１１，３２ ドレイン電極配線
１２ ソース電極配線
１２ａ ソース電極配線の切欠き部
１３ ゲートコンタクト部
１４，３３ ドレインコンタクト部
１５ ソースコンタクト部
１６ 抵抗素子コンタクト部
１７ コンタクトプラグ
１８ コンタクトプラグ
１９ コンタクトプラグ
２０ ポリシリコン抵抗
２０ａ 抵抗素子の最内周の渦巻き線
２０ｂ 抵抗素子の最外周の渦巻き線
２０ｃ 抵抗素子の最外周よりも１本以上内周側の渦巻き線
２０ｄ 抵抗素子の最内周よりも１本外周側の渦巻き線
２０ｅ 抵抗素子の最外周よりも１本内周側の渦巻き線
２１ 接地端子配線
２２ 分圧端子配線
２３ グランドコンタクト部
２４ 分圧点コンタクト部
２５，２６ａ，２６ｂ 抵抗素子の切り離し箇所
２７，２８ ポリシリコン層
３０ ＪＦＥＴ
５１〜５３ 抵抗素子の最外周よりも１本以上内周側の渦巻き線に電気的に接続された端子配線
５４〜５６ 抵抗素子の最外周よりも１本以上内周側の渦巻き線と端子配線とのコンタクト部
Ｒ１ 抵抗素子の渦巻き線の内周端部側
Ｒ２ 抵抗素子の渦巻き線の外周端部側
ｔ１ ソース電極配線の内側への張り出し部分とポリシリコン抵抗とに挟まれた部分における層間絶縁膜の厚さ
ｗ１，ｗ２ 抵抗素子の渦巻き線の幅
ｗ３ 抵抗素子の隣り合う渦巻き線間の幅
ｗ１１ ソース電極配線の所定幅
ｗ１２ ソース電極配線の内側への張り出し幅

Claims (6)

1. 半導体基板の表面層に選択的に設けられた第１導電型の第１領域と、
   前記第１領域に接して前記半導体基板の表面層に設けられた第２導電型の第２領域と、
   前記第２領域と対向して前記半導体基板の表面層に設けられた第２導電型の第３領域と、
   前記第１領域と前記第３領域とに挟まれ両領域と接し前記半導体基板の表面層に設けられた第２導電型の第４領域と、
   前記第４領域を覆う絶縁膜と、
   前記絶縁膜の内部に埋め込まれた抵抗体と、
   前記第３領域および前記抵抗体の一端に電気的に接続された第１電極と、
   前記第２領域に電気的に接続され、前記絶縁膜を介して前記抵抗体の他端側を覆う第２電極と、
   前記第１領域に電気的に接続された第３電極と、
   前記抵抗体の、前記第２電極に覆われた部分以外の部分に電気的に接続された複数の抵抗接続配線と、
   を備えることを特徴とする半導体装置。
2. 前記抵抗体は、渦巻き状の平面形状をなすように配置され、
   前記第２電極は、前記絶縁膜を介して前記抵抗体の最外周の渦巻き線を覆い、
   前記抵抗接続配線は、前記抵抗体の最外周よりも１本以上内周側の渦巻き線に電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
3. 前記抵抗体の最外周側の、前記抵抗接続配線との接続箇所よりも外周端部側は、当該接続箇所よりも内周端部側と分離されていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記抵抗接続配線は、前記抵抗体の渦巻き線から離れる方向に引き出されたポリシリコン層を介して前記抵抗体に電気的に接続されており、
   前記ポリシリコン層は、サリサイド化または高不純物濃度化された低抵抗層であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
5. 前記抵抗体のシート抵抗は、１ｋΩ／□以上であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
6. 前記抵抗体は、ポリシリコンでできていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。

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