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CN110021663B - 半导体元件 - Google Patents

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CN110021663B
CN110021663B CN201810018449.9A CN201810018449A CN110021663B CN 110021663 B CN110021663 B CN 110021663B CN 201810018449 A CN201810018449 A CN 201810018449A CN 110021663 B CN110021663 B CN 110021663B
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Abstract

本发明公开一种半导体元件，其主要包含：一第一栅极结构设于一基底上；一第一漏极区域具有第一导电型式设于第一栅极结构一侧；一源极区域具有第一导电型式设于第一栅极结构另一侧以及一第一基体掺杂区具有第二导电型式设于源极区域内并同时位于部分第一栅极结构下方。

Description

半导体元件
技术领域
本发明涉及一种半导体元件，尤其是涉及一种横向扩散金属氧化物半导体元件。
背景技术
以目前的半导体技术水准，业界已能将控制电路、存储器、低压操作电路以及高压操作电路及元件同时整合制作在单一芯片上，由此降低成本，同时提高操作效能，其中如垂直扩散金属氧化物半导体(vertical double-diffusion metal-oxide-semiconductor,VDMOS)、绝缘栅极双载流子晶体管(insulated gate bipolar transistor,IGBT)以及横向扩散金属氧化物半导体(lateral-diffusion metal-oxide-semiconductor,LDMOS)等制作在芯片内的高压元件，由于具有较佳的切换效率(power switching efficiency)，因此又较常被应用。如熟悉该项技术者所知，前述的高压元件往往被要求能够承受较高的击穿电压，并且能在较低的阻值下操作。
然而在现行的高压元件中，横向扩散金属氧化物半导体元件的栅极图案结构通常呈现约略T型或H型，而此种设计在栅极结构下方的阻值也相对增加，使晶体管的宽度无法有效提升。因此，如何改良现有高压元件架构即为现今一重要课题。
发明内容
本发明一实施例公开一种半导体元件，其主要包含：一第一栅极结构设于一基底上；一第一漏极区域具有第一导电型式设于第一栅极结构一侧；一源极区域具有第一导电型式设于第一栅极结构另一侧；以及一第一基体掺杂区具有第二导电型式设于源极区域内并同时位于部分第一栅极结构下方。
本发明另一实施例公开一种半导体元件，其主要包含：第一栅极结构以及第二栅极结构沿着第一方向延伸于一基底上、第一漏极区域沿着第一方向延伸于第一栅极结构一侧、第一基体掺杂区沿着第一方向延伸并重叠部分第一栅极结构、源极区域沿着第二方向延伸于第一栅极结构以及第二栅极结构之间、第二漏极区域沿着第一方向延伸于第二栅极结构一侧以及第二基体掺杂区沿着第一方向延伸并重叠部分第二栅极结构。
附图说明
图1为本发明一实施利的横向扩散金属氧化物半导体元件的上视图；
图2为图1中沿着切线AA’的剖面示意图；
图3为图1中沿着切线BB’的剖面示意图。
主要元件符号说明
12 基底 14 第一栅极结构
16 第二栅极结构 18 栅极图案
20 第一漏极区域 22 第一基体掺杂区
24 第二漏极区域 26 第二基体掺杂区
28 第一源极区域 30 第二源极区域
32 第三源极区域 34 第一基体接触区
36 第二基体接触区 38 接触插塞
40 浅沟隔离 42 第一漂移区
44 第二漂移区 46 第一半导体层
48 绝缘层 50 第二半导体层
52 栅极介电层 54 栅极材料层
56 硅化金属阻挡层 58 金属内连线
具体实施方式
请参照图1至图3，图1至图3为本发明一实施例的一横向扩散金属氧化物半导体元件的结构示意图，其中图1为本发明的一横向扩散金属氧化物半导体元件的上视图，图2为图1中沿着切线AA’的剖面示意图，图3则为图1中沿着切线BB’的剖面示意图。
如图1所示，半导体元件主要包含第一栅极结构14以及第二栅极结构16沿着第一方向(例如Y方向)延伸于一基底12上、栅极图案18沿着第二方向(例如X方向)延伸并连接第一栅极结构14以及第二栅极结构16、第一漏极区域20沿着第一方向延伸于第一栅极结构14一侧、第一基体掺杂区22沿着第一方向延伸并重叠部分第一栅极结构14、第二漏极区域24沿着第一方向延伸于第二栅极结构16一侧以及第二基体掺杂区26沿着第一方向延伸并重叠部分第二栅极结构16。
此外，半导体元件另包含第一源极区域28设于第一栅极结构14另一侧或第一栅极结构14以及第二栅极结构16之间、第二源极区域30设于第一源极区域28上方、第三源极区域32设于第一源极区域28下方、第一基体接触区34沿着第二方向延伸于第一源极区域28以及第二源极区域30之间、第二基体接触区36沿着第二方向延伸于第一源极区域28以及第三源极区域32之间以及多个接触插塞38电连接栅极图案18、第一漏极区域20、第二漏极区域24、第一源极区域28、第二源极区域30以及第三源极区域32。
从细部来看，第一基体掺杂区22的一边缘较佳切齐第一栅极结构14的一边缘，第二基体掺杂区26的一边缘切齐第二栅极结构16的一边缘，第一基体接触区34的左右两侧边缘分别重叠部分第一栅极结构14以及部分第二栅极结构16，且分别切齐第一基体掺杂区22以及第二基体掺杂区26的边缘并同时上、下隔开第一源极区域28以及第二源极区域30使两者不重叠；第二基体接触区36的左右两侧边缘同样分别重叠部分第一栅极结构14以及部分第二栅极结构16，且分别切齐第一基体掺杂区22以及第二基体掺杂区26的边缘并同时上、下隔开第一源极区域28以及第三源极区域32使两者不重叠。
请继续参照图2及图3，图2及图3分别为图1中沿着切线AA’以及切线BB’的剖面示意图。如图2及图3所示，半导体元件从另一角度来看主要包含浅沟隔离40设于基底12内、第一栅极结构14以及第二栅极结构16设于浅沟隔离40间的基底12上、第一漏极区域20设于第一栅极结构14一侧、第一漂移区42设于部分第一栅极结构14与部分硅化金属阻挡层56下方并延伸至接触第一漏极区域20、第一源极区域28设于第一栅极结构14另一侧或第一栅极结构14以及第二栅极结构16之间的基底12内、第一基体掺杂区22设于部分第一栅极结构14下方、第二漏极区域24设于第二栅极结构16一侧、第二漂移区44设于部分第二栅极结构16与部分硅化金属阻挡层56下方并延伸至接触第二漏极区域24，以及第二基体掺杂区26设于部分第二栅极结构16下方。
在本实施例中，基底12较佳为一硅覆绝缘(silicon-on-insulator,SOI)基底，例如可细部包含第一半导体层46、一绝缘层48设于第一半导体层46上以及第二半导体层50设于绝缘层48上，其中第一半导体层以及第二半导体层可包含例如硅、锗或锗或硅等半导体材料而绝缘层可包含例如氧化硅等绝缘材料。
需注意的是，由于本实施例所公开的元件较佳以N型横向扩散金属氧化物半导体元件为例，因此第一漏极区域20、第一漂移区42、第一源极区域28、第二漏极区域24以及第二漂移区44等元件较佳具有第一导电型式，例如N型，而第一基体接触区34、第二基体接触区36、第一基体掺杂区22以及第二基体掺杂区26则较佳包含第二导电型式，例如P型。但不局限于此，依据本发明其他实施例又可将相同结构套用至P型横向扩散金属氧化物半导体元件，在此情况下第一漏极区域20、第一漂移区42、第一源极区域28、第二漏极区域24以及第二漂移区44等元件较佳具有第一导电型式，例如P型，而第一基体掺杂区22以及第二基体掺杂区26则较佳包含第二导电型式，例如N型，此实施例也属本发明所涵盖的范围。
从浓度表现来看，第一源极区域28、第一漏极区域20以及第二漏极区域24较佳具有相同浓度，第一漂移区42以及第二漂移区44较佳具有相同浓度，且第一源极区域28、第一漏极区域20以及第二漏极区域24的浓度较佳大于第一漂移区42与第二漂移区44的浓度。另外第一基体接触区34以及第二基体接触区36较佳包含相同浓度，第一基体掺杂区22以及第二基体掺杂区26包含相同浓度，且第一基体接触区34以及第二基体接触区36的浓度较佳大于第一基体掺杂区22以及第二基体掺杂区26的浓度。
此外浅沟隔离40以及所有的掺杂区，包括由左侧的第一漏极区域20至右侧的第二漏极区域24均设于基底12的第二半导体层50内且浅沟隔离40以及所有掺杂区底部均切齐第二半导体层50底部。第一基体掺杂区22的一边缘虽如图2所示切齐第一栅极结构14的一边缘且第二基体掺杂区26的一边缘同样切齐第二栅极结构16的一边缘，但不局限于此设计，依据本发明其他实施例又可不切齐各基体掺杂区的边缘以及各栅极结构边缘。
举例来说，第一基体掺杂区22的右侧边缘可选择不切齐第一栅极结构14边缘使第一基体掺杂区22左右两侧边缘同时设于第一栅极结构14正下方，或第一基体掺杂区22的右侧边缘略为向右延伸超过第一栅极结构14边缘。同样地，第二基体掺杂区26的左侧边缘可选择不切齐第二栅极结构16边缘使第二基体掺杂区26的左右两侧边缘同时设于第二栅极结构16正下方，或第二基体掺杂区26的左侧边缘略为向左延伸超过第二栅极结构16边缘，这些变化型均属本发明所涵盖的范围。
另外本实施例各栅极结构，包括第一栅极结构14、第二栅极结构16以及用来连接第一栅极结构14和第二栅极结构16的栅极图案18的制作方式可依据制作工艺需求以先栅极(gate first)制作工艺、后栅极(gate last)制作工艺的先高介电常数介电层(high-kfirst)制作工艺以及后栅极制作工艺的后高介电常数介电层(high-k last)制作工艺等方式制作完成。以本实施例采用先栅极制作工艺为例为例，可先依序形成一栅极介电层52或介质层、一由多晶硅所构成的栅极材料层54以及一选择性硬掩模于基底12上，并利用一图案化光致抗蚀剂(图未示)当作掩模进行一图案转移制作工艺，以单次蚀刻或逐次蚀刻步骤，去除部分栅极材料层54与部分栅极介电层52，然后剥除图案化光致抗蚀剂，以于基底12上形成各由图案化的栅极介电层52与图案化的栅极材料层54所构成的第一栅极结构14以及第二栅极结构16。其中，栅极图案18设于浅沟隔离40上，且第一栅极结构14、第二栅极结构16以及用来连接两者的栅极图案18是一体成型且一同构成一环型形图案。
接着，本实施例所公开的元件又可利用硅化金属阻挡层(salicide bloc,SAB)56、第一栅极结构14和第二栅极结构16来定义出金属硅化物甚至前述源极区域以及漏极区域所设置的位置。例如本发明可如图中所示先形成硅化金属阻挡层56于第一栅极结构14以及第二栅极结构16的部分上表面与侧壁以及部分基底12表面，选择性利用硅化金属阻挡层56为掩模以离子注入方式形成第一漏极区域20、第一源极区域28以及第二漏极区域24于第二半导体层50内，之后再同样利用硅化金属阻挡层56为掩模进行自对准金属硅化物(self-aligned silicide,salicide)制作工艺以于未被硅化金属阻挡层56遮蔽的地方，例如第一漏极区域20、第一栅极结构14、第一源极区域28、第二栅极结构16以及第二漏极区域24表面形成金属硅化物。
此外半导体元件又可包含层间介电层(图未示)设于基底12上并覆盖第一栅极结构14以及第二栅极结构16以及多个接触插塞38设于层间介电层内分别电连接第一漏极区域20、第一源极区域28以及第二漏极区域24。其中接触插塞的制作可先形成一层间介电层(图未示)于基底12上，然后进行一图案转移制作工艺，例如可利用一图案化掩模去除第一栅极结构14以及第二栅极结构16旁的部分的层间介电层以形成多个接触洞(图未示)并暴露出下面的第一漏极区域20、第一源极区域28以及第二漏极区域24。随后于各接触洞中填入所需的金属材料，例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层材料以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungstenphosphide，CoWP)等低电阻材料或其组合的低阻抗金属层。接着进行一平坦化制作工艺，例如以化学机械研磨制作工艺去除部分金属材料以分别形成接触插塞38于各接触洞内电连接第一漏极区域20、第一源极区域28以及第二漏极区域24。之后可进行后续金属内连线制作工艺以于层间介电层上形成金属间介电层(图未示)以及金属内连线58分别连接各接触插塞38。
综上所述，本发明依据前述实施例提供一种新颖的横向扩散金属氧化物半导体元件结构，其主要将横向扩散金属氧化物半导体元件设置于一硅覆绝缘基底上，其中部分栅极结构下方设有与源极区域以及漏极区域呈现相反导电型式的掺杂区或基体掺杂区，且基体掺杂区较佳沿着与栅极结构相同的方向延伸。从整体结构的布局来看，本发明可通过此基体掺杂区的设置来大幅提升晶体管的指宽(finger width)，同时可在降低栅极对基体掺杂区的电容值(gate to body capacitance)情况下提升元件的整体效能。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (16)

1.一种半导体元件，其特征在于，包含：
基底，包括:绝缘层；
半导体层，设于该绝缘层上；以及
浅沟隔离设于该绝缘层上并且包围该半导体层；
环状栅极结构，设于该基底上，并且包括：
第一栅极结构以及第二栅极结构，分别沿着第一方向延伸跨过该半导体层并且沿着第二方向平行排列；以及
两个第三栅极结构，位于该浅沟隔离上，沿着该第二方向延伸并且连接该第一栅极结构以及该第二栅极结构，其中该两个第三栅极结构与该半导体层不重叠；
第一漏极区域，具有第一导电型式，设于该第一栅极结构一侧的该半导体层中；
源极区域，具有该第一导电型式，设于该第一栅极结构另一侧且位于该第一栅极结构与该第二栅极结构之间的该半导体层中；
第一基体掺杂区，具有第二导电型式，设于部分该第一栅极结构下方的该半导体层中；以及
多个栅极接触插塞，设置在该两个第三栅极结构上，其中该多个栅极接触插塞与部分的该浅沟隔离重叠而与该半导体层不重叠。
2.如权利要求1所述的半导体元件，另包含第一漂移区，具有该第一导电型式，设于部分该第一栅极结构下方的该半导体层中并延伸至该第一漏极区域。
3.如权利要求2所述的半导体元件，其中该第一漏极区域、该第一基体掺杂区、该源极区域、该第一漂移区，以及该浅沟隔离的下表面均切齐该绝缘层的上表面。
4.如权利要求1所述的半导体元件，其中该第一基体掺杂区的一边缘切齐该第一栅极结构的一边缘。
5.如权利要求2所述的半导体元件，另包含：
第二漏极区域，具有该第一导电型式，设于该第二栅极结构相对于该源极区域的一侧的该半导体层中；以及
第二基体掺杂区，具有该第二导电型式，设于部分该第二栅极结构下方的该半导体层中。
6.如权利要求5所述的半导体元件，另包含第二漂移区，具有该第一导电型式，设于部分该第二栅极结构下方并延伸至该第二漏极区域。
7.如权利要求6所述的半导体元件，其中该第二漏极区域、该第二基体掺杂区、该源极区域、该第一漂移区、该第二漂移区，以及该浅沟隔离的下表面均切齐该绝缘层的上表面。
8.如权利要求5所述的半导体元件，其中该第二基体掺杂区的一边缘切齐该第二栅极结构的一边缘。
9.一种半导体元件，其特征在于，包含：
半导体层；
浅沟隔离，围绕该半导体层；
环状栅极结构，包括：
第一栅极结构和第二栅极结构，分别沿着第一方向延伸跨过该半导体层并且沿着第二方向平行排列；以及
两个第三栅极结构，位于该浅沟隔离上，沿着该第二方向延伸并且连接该第一栅极结构以及该第二栅极结构，其中该两个第三栅极结构与该半导体层不重叠；
第一漏极区域，沿着该第一方向延伸于该第一栅极结构一侧的该半导体层中；
第一源极区域以及第二源极区域，设于该第一栅极结构另一侧的该半导体层中并且介于该第一栅极结构与该第二栅极结构之间，其中从上视图来看，该第一源极区域的一边缘以及该第二源极区域的一边缘分别与浅沟隔离直接接触；
第一基体接触区，设于该第一源极区域以及该第二源极区域之间的该半导体层中并沿着第二方向延伸；以及
第一基体掺杂区，沿着该第一方向设于该第一源极区域、该第二源极区域以及该第一基体接触区一侧的该半导体层中，并重叠部分该第一栅极结构。
10.如权利要求9所述的半导体元件，另包含：
第二漏极区域，沿着该第一方向延伸于该第二栅极结构相对于该第一栅极结构的一侧的该半导体层中；以及
第二基体掺杂区，沿着该第一方向设于该第一源极区域、该第二源极区域以及该第一基体接触区另一侧的该半导体层中，并重叠部分该第二栅极结构。
11.如权利要求10所述的半导体元件，其中该第二基体掺杂区的一边缘切齐该第二栅极结构的一边缘。
12.如权利要求9所述的半导体元件，其中该第一基体掺杂区的一边缘切齐该第一栅极结构的一边缘。
13.如权利要求9所述的半导体元件，其中该第一源极区域包含第一导电型式且该第一基体接触区包含第二导电型式。
14.如权利要求9所述的半导体元件，另包含第三源极区域，设于该第一源极区域以及该第二源极区域之间的该半导体层中。
15.如权利要求14所述的半导体元件，另包含第二基体接触区，沿着该第二方向延伸于该第一源极区域以及该第三源极区域之间的该半导体层中并沿着第二方向延伸。
16.如权利要求15所述的半导体元件，其中该第一源极区域包含第一导电型式且该第二基体接触区包含第二导电型式。
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