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KR101715762B1 - 반도체 소자 - Google Patents

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KR101715762B1
KR101715762B1 KR1020100077474A KR20100077474A KR101715762B1 KR 101715762 B1 KR101715762 B1 KR 101715762B1 KR 1020100077474 A KR1020100077474 A KR 1020100077474A KR 20100077474 A KR20100077474 A KR 20100077474A KR 101715762 B1 KR101715762 B1 KR 101715762B1
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배성렬
김수방
장동은
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삼성전자주식회사
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Abstract

반도체 소자가 제공된다. 반도체 소자는 기판 내에 형성되고 제1 도전형의 도펀트로 도핑된 보디(body) 영역, 및 보디 영역 상에 배치된 게이트 패턴을 포함한다. 게이트 패턴은 제1 방향으로 연장하고 균일한 폭을 갖는 라인부(line portion) 및 라인부의 일단에서 연장하는 벤딩부(bending portion)를 포함하되, 라인부 아래의 채널 영역은 제1 방향에 수직한 제2 방향으로 제1 채널 길이를 갖고, 벤딩부 아래의 채널 영역은 제2 방향과 다른 방향으로 제1 채널 길이보다 긴 제2 채널 길이를 갖는 일부분을 포함한다.

Description

반도체 소자{Semiconductor Device}
본 발명은 반도체 소자에 관한 것이다.
다양한 전자 기기에는 물론, 자동차, 선박을 비롯한 거의 모든 산업 분야에서 반도체 소자를 이용하게 됨에 따라, 현대 산업 구조에서 반도체 산업이 갖는 위상은 날로 높아지고 있다. 반도체 소자가 이와 같이 다양한 산업 분야에서 활용되고, 전자 기기, 자동차 및 선박 등의 품질을 결정하는 중요한 요소가 됨에 따라, 고신뢰성을 갖는 반도체 소자에 대한 수요가 증가하게 되었다. 이러한 요구에 맞추어, 반도체 소자의 신뢰성을 향상시키기 위한 기술들이 개발되고 있다.
본 발명이 해결하고자하는 일 기술적 과제는 고신뢰성을 갖는 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자하는 다른 기술적 과제는 고집적화된 반도체 소자를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위핸 본 발명은 반도체 소자를 제공한다. 상기 반도체 소자는 기판 내에 형성되고, 제1 도전형의 도펀트로 도핑된 보디(body) 영역, 및 상기 보디 영역 상에 배치되고, 제1 방향으로 연장하고 균일한 폭을 갖는 라인부(line portion) 및 상기 라인부의 일단에서 연장하는 벤딩부(bending portion)를 포함하는 게이트 패턴을 포함하되, 상기 라인부 아래의 채널 영역은 상기 제1 방향에 수직한 제2 방향으로 제1 채널 길이를 갖고, 상기 벤딩부 아래의 채널 영역은 상기 제2 방향과 다른 방향으로 상기 제1 채널 길이보다 긴 제2 채널 길이를 갖는 일부분을 포함한다.
상기 라인부는 한 쌍으로 제공되고, 상기 벤딩부는 한 쌍으로 제공되되, 상기 게이트 패턴은 상기 한 쌍의 라인부들 및 상기 한 쌍의 벤딩부들을 포함하고, 상기 한 쌍의 라인부들은 상기 제2 방향으로 서로 이격되고, 상기 한 쌍의 벤딩부들 중에서, 어느 하나는 서로 인접한 상기 라인부들의 일단들을 연결하고, 다른 하나는 서로 인접한 상기 라인부들의 타단들을 서로 연결하여, 평면적 관점에서 상기 게이트 패턴은 폐루프의 형태로 형성될 수 있다.
상기 반도체 소자는 상기 게이트 패턴의 외측의 상기 보디 영역 내에 형성되고 제2 도전형의 도펀트로 도핑된 제1 소스/드레인 영역, 상기 보디 영역으로 둘러싸여 상기 기판 내에 정의되고 상기 제2 도전형의 도펀트로 도핑된 드리프트(drift) 영역, 및 상기 드리프트 영역 내에 형성되고 상기 제2 도전형의 도펀트로 도핑되되 상기 드리프트 영역보다 높은 상기 제2 도전형의 도펀트로 도핑된 제2 소스/드레인 영역을 더 포함하되, 평면적 관점에서, 상기 드리프트 영역 및 상기 제2 소스/드레인 영역은 상기 폐루프의 형태를 갖는 상기 게이트 패턴의 내측에 배치될 수 있다.
상기 벤딩부들의 각각은 상기 제2 방향으로 연장하는 제1 연장부, 및 상기 제1 및 제2 방향과 다른 제3 방향으로 연장하는 제2 연장부를 포함하되, 상기 각 벤딩부 내에서 상기 각 제2 연장부는 상기 각 제1 연장부와 상기 각 라인부를 연결할 수 있다.
상기 제1 소스/드레인 영역은 상기 제1 연장부에 인접한 제1 부분, 및 상기 라인부에 인접한 제2 부분을 포함하되, 상기 제1 소스/드레인 영역의 상기 제1 부분 및 상기 제1 소스/드레인 영역의 상기 제2 부분은 서로 이격될 수 있다.
평면적 관점에서, 상기 벤딩부는 곡선 형태를 가질 수 있다.
상기 기술적 과제를 해결하기 위해, 본 발명은 다른 실시 예에 따른 반도체 소자를 제공한다. 상기 반도체 소자는 기판 내에 형성되어 드리프트(drift) 영역을 정의하는 보디(body) 영역, 상기 보디 영역 내에 형성되고, 상기 제2 도전형의 도펀트로 도핑된 제1 소스/드레인 영역, 및 상기 드리프트 영역 및 상기 제1 소스/드레인 영역 사이의 상기 보디 영역 상에 배치된 게이트 패턴을 포함하되, 상기 보디 영역은 제1 도전형의 도펀트로 도핑되고, 상기 드리프트 영역은 제2 도전형의 도펀트로 도핑되고 상기 보디 영역으로 둘러싸인 상기 기판의 일부분이고, 상기 게이트 패턴은, 제1 방향으로 연장하고 균일한 폭을 갖는 라인부(line portion), 및 상기 라인부의 일단에서 상기 제1 방향과 다른 방향으로 연장하는 벤딩부(bending portion)를 포함하고, 상기 라인부에 인접한 상기 제1 소스/드레인 영역과 상기 드리프트 영역 사이의 최단 거리는, 상기 벤딩부에 인접한 상기 제1 소스/드레인 영역과 상기 드리프트 영역 사이의 최단 거리보다 짧을 수 있다.
상기 반도체 소자는, 상기 드리프트 영역 내에 형성되고 상기 드리프트 영역보다 높은 상기 제2 도전형의 도펀트로 도핑된 제2 소스/드레인 영역, 및 상기 드리프트 영역 내에 형성되고 상기 제2 소스/드레인 영역을 둘러싸는 소자 분리 패턴을 더 포함할 수 있다.
상기 반도체 소자의 동작시에, 상기 벤딩부에 인접한 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이를 이동하는 캐리어들(carriers)은 제1 거리를 이동하고, 상기 라인부에 인접한 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역을 사이를 이동하는 캐리어들은 제2 거리를 이동하되, 상기 제1 거리는 상기 제2 거리보다 길 수 있다.
상기 벤딩부의 폭은 상기 라인부의 폭보다 넓을 수 있다.
본 발명에 따르면, 기판 내에 제1 도전형의 도펀트로 도핑되어 형성된 보디 영역, 및 보디 영역 상의 게이트 패턴이 제공된다. 상기 게이트 패턴은 제1 방향으로 연장하는 라인부 및 상기 라인부의 일단에서 상기 제1 방향과 다른 방향으로 연장하는 벤딩부를 포함한다. 상기 라인부 아래의 채널 영역은 제1 채널 길이를 갖고, 상기 벤딩부 아래의 채널 영역은 상기 제1 채널 길이보다 긴 제2 채널 길이를 가질 수 있어, 고신뢰성의 반도체 소자가 제공될 수 있다.
도 1a 내지 도 1c 는 본 발명의 제1 실시 예에 따른 반도체 소자를 설명하기 위한 도면들이다.
도 2a 내지 도 2c, 도 3a 내지 도 3c, 도 4a 내지 도 4c, 및 도 5a 내지 도 5c 는 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 6a 내지 도 6c 는 본 발명의 제2 실시 예에 따른 반도체 소자를 설명하기 위한 도면들이다.
도 7a 내지 도 7c, 및 도 8a 내지 도 8c 는 본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 9a 내지 도 9c 는 본 발명의 제2 실시 예의 변형 예에 따른 반도체 소자를 설명하기 위한 도면들이다.
도 10a 내지 도 10c 는 본 발명의 제2 실시 예의 변형 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 발명의 제1 실시 예에 따른 반도체 소자가 설명된다. 도 1a 내지 도 1c 는 본 발명의 제1 실시 예에 따른 반도체 소자를 설명하기 위한 것으로, 도 1a 는 본 발명의 제1 실시 예에 따른 반도체 소자를 설명하기 위한 평면도이고, 도 1b 및 도 1c 는 도 1a 의 I-I' 및 Ⅱ-Ⅱ'을 따라 취한 단면도들이다.
도 1a 내지 도 1c 를 참조하면, 기판(100) 내에 보디 영역(112, body region)이 배치될 수 있다. 상기 보디 영역(112)은 제2 도전형의 도펀트로 도핑된 상기 기판(100)이 상기 제1 도전형의 도펀트로 카운터 도핑된 상기 기판(100)의 일부분일 수 있다. 상기 보디 영역(112)은 드리프트 영역(114, drift region)을 정의할 수 있다. 상기 드리프트 영역(114)은 상기 보디 영역(112)으로 둘러싸인 기판(100)의 일부분일 수 있다. 상기 드리프트 영역(114)은 상기 보디 영역(112)과 접촉하는 측벽(114a)을 포함할 수 있다. 상기 보디 영역(112)은 상기 제2 도전형의 도펀트로 도핑된 영역일 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 화합물 반도체 기판일 수 있다. 이와는 달리, 상기 기판(100)은 에피택시얼 성장된 반도체 물질로 형성될 수 있다.
상기 보디 영역(112) 내에 제1 소스/드레인 영역(132)이 배치될 수 있다. 상기 제1 소스/드레인 영역(132)은 상기 제1 도전형의 도펀트로 도핑된 상기 보디 영역(112)이 상기 제2 도전형의 도펀트로 카운터 도핑된 상기 보디 영역(112)의 일부분일 수 있다. 상기 제1 소스/드레인 영역(132)은 상기 드리프트 영역(114)과 옆으로 이격되어 배치될 수 있다. 평면적 관점에서, 상기 제1 소스/드레인 영역(132)은 폐루프의 형태로 제공될 수 있다. 상기 제1 소스/드레인 영역(132)은 상기 보디 영역(112) 내에 상기 드리프트 영역(114)과 옆으로 이격되어 배치되되, 상기 드리프트 영역(114)의 주위를 감싸도록 배치될 수 있다. 상기 제1 소스/드레인 영역(132)은 내측벽(132a) 및 상기 내측벽(132a)에 대향하는 외측벽(132b)을 포함할 수 있다. 상기 제1 소스/드레인 영역(132)의 내측벽(132)은 상기 드리프트 영역(114)에 인접할 수 있다. 상기 제1 소스/드레인 영역(132)의 상기 내측벽(132a) 및 상기 드리프트 영역(114) 사이에는 상기 제1 도전형의 도펀트로 도핑된 보디 영역(112)이 배치될 수 있다.
픽업 영역(136)은 상기 제1 소스/드레인 영역(132)의 상기 외측의 상기 보디 영역(112) 내에 배치될 수 있다. 상기 픽업 영역(136)은 상기 보디 영역(112)보다 높은 농도로 상기 제1 도전형의 도펀트로 도핑된 상기 보디 영역(112)의 일부분일 수 있다. 상기 픽업 영역(136)은 상기 제1 소스/드레인 영역(132)을 2차원적으로 둘러싸도록 배치될 수 있다. 상기 픽업 영역(136)은 상기 제1 소스/드레인 영역(132)의 외측벽(132b)와 접촉할 수 있다.
상기 드리프트 영역(114) 내에 제2 소스/드레인 영역(134)이 배치될 수 있다. 상기 제2 소스/드레인 영역(134)은 상기 드르프트 영역(104)보다 높은 농도로 상기 제2 도전형의 도펀트로 도핑된 상기 드리프트 영역(114)의 일부분일 수 있다. 상기 제2 소스/드레인 영역(134)은 상기 제1 방향으로 연장할 수 있다. 상기 제1 방향으로 상기 제2 소스/드레인 영역(134)의 길이는 상기 제1 방향과 수직한(perpendicular) 제2 방향으로 상기 제2 소스/드레인 영역(134)의 길이보다 길 수 있다. 도 1a 에서, 상기 제1 방향은 X 축 방향이고, 제2 방향은 Y 축 방향일 수있다. 상기 제2 소스/드레인 영역(134)은 메인부(main portion) 및 양단을 포함할 수 있다. 상기 제2 소스/드레인 영역(134)의 상기 메인부는 상기 제2 방향으로 균일한 폭을 가지고 상기 제1 방향으로 연장될 수 있다. 평면적 관점에서, 상기 제2 소스/드레인 영역(134)의 상기 양단은 상기 제2 소스/드레인 영역(134)의 외부를 향하여 볼록한 곡선모양으로 형성될 수 있다.
상기 드리프트 영역(114) 내에 상기 제2 소스/드레인 영역(134)을 감싸는 소자 분리 패턴(102)이 배치될 수 있다. 평면적 관점에서, 상기 소자 분리 패턴(102)은 상기 제2 소스/드레인 영역(134)을 감싸는 폐곡선의 형태로 제공될 수 있다. 상기 소자 분리 패턴(102)은 내측벽(102a) 및 외측벽(102b)을 포함할 수 있다. 상기 소자 분리 패턴(102)의 내측벽(102a)은 상기 제2 소스/드레인 영역(134)과 접촉할 수 있다. 상기 소자 분리 패턴(102)의 내측의 상기 드리프트 영역(114) 내에 상기 제2 소스/드레인 영역(134)이 배치될 수 있다. 상기 소자 분리 패턴(102)은 상기 보디 영역(112)과 옆으로 이격되어 상기 드리프트 영역(114) 내에 형성될 수 있다. 상기 소자 분리 패턴(102) 및 상기 보디 영역(112) 사이에 상기 드리프트 영역(114)의 일부분이 배치될 수 있다. 상기 소자 분리 패턴(102)의 상기 외측벽(102b)은 상기 보디 영역(112)고 접촉하지 않고, 상기 제2 도전형의 도펀트로 도핑된 상기 드리프트 영역(114)과 접촉할 수 있다. 상기 소자 분리 패턴(102)은 절연성 물질로 형성될 수 있다.
상기 소자 분리 패턴(102)은, 상기 제2 소스/드레인 영역(134)의 상기 메인부의 양측의 상기 보디 영역(112) 내에 각각 배치된 직선 세그먼트들(straight segments), 및 상기 제2 소스/드레인 영역들(134)의 상기 양단의 각 측의 상기 보디 영역(112) 내에 배치된 커브 세그머트들(curved segments)을 포함할 수 있다. 상기 직선 세그먼트들은 상기 제1 방향으로 연장할 수 있다. 평면적 관점에서, 상기 커브 세그먼트들은 상기 소자 분리 패턴(102)의 외측을 향하여 볼록한 곡선 모양으로 형성될 수 있다.
상기 보디 영역(112)을 덮는 게이트 패턴(122, 124)이 배치될 수 있다. 상기 게이트 패턴(122, 124)은 상기 보디 영역(112) 상의 게이트 절연막(122), 및 상기 게이트 절연막(122) 상의 게이트 전극(124)을 포함할 수 있다. 상기 게이트 절연막(122)은 산화물(ex, 열산화물 등), 질화물, 산화 질화물 및/또는 고유전물(ex, 산화알루미늄, 산화하프늄 등과 같은 금속 산화물 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 게이트 전극(124)은 도핑된 반도체(ex, 도핑된 실리콘, 도핑된 게르마늄 등), 금속(ex, 텅스텐, 티타늄, 탄탈늄 등), 도전성 금속 질화물(ex, 질화 티타늄, 질화 탄탈늄 등), 금속-반도체 화합물(ex, 텅스텐 실리사이드, 코발트 실리사이드 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
상기 게이트 패턴(122, 124)은 상기 제1 방향으로 연장하는 한 쌍의 라인부들(LP1, LP2, line portions), 및 상기 제1 방향과 다른 방향으로 연장하는 한 쌍의 벤딩부들(BP1, BP2, bending portions)을 포함할 수 있다. 각각의 상기 라인부들(LP1, LP2)은 상기 제2 방향으로 균일한 폭을 가질 수 있다. 상기 제2 방향으로, 상기 라인부들(LP1, LP2)의 폭들은 서로 동일할 수 있다.
상기 각 라인부들(LP1, LP2)은 상기 각 직선 세그먼트들의 상기 외측벽에 인접한 상기 각 직선 세그먼트들의 일부분을 덮으면서, 상기 직선 세그먼트들의 상기 외측들의 상기 보디 영역(112) 상에 각각 배치될 수 있고,다. 상기 각 벤딩부들(BP1, BP2)은 상기 각 커브 세그먼트들의 상기 외측벽에 인접한 상기 각 커브 세그먼트들의 일부분를 덮으면서, 상기 커브 세그먼트들의 상기 외측들의 상기 보디 영역(112) 상에 각각 배치에 배치될 수 있다. 평면적 관점에서, 상기 게이트 패턴(222, 224)은 상기 소자 분리 패턴(102)의 바깥쪽의 일부분을 덮고, 상기 소자 분리 패턴(102)을 둘러싸도록 배치될 수 있다. 상기 제2 소스/드레인 영역(134)은 상기 한 쌍의 라인부들(LP1, LP2) 사이에 배치되고, 상기 한 쌍의 라인부들(LP1, LP2)과 나란히 연장될 수 있다.
제1 벤딩부(BP1)는 서로 인접한 상기 한 쌍의 라인부들(LP1, LP2)의 일단들을 서로 연결하고, 제2 벤딩부(BP2)는 서로 인접한 상기 한 쌍의 라인부들(LP1, LP2)의 타단들을 서로 연결하여, 평면적 관점에서, 상기 게이트 패턴(122, 124)은 폐루프의 형태로 제공될 수 있다. 평면적 관점에서, 상기 벤딩부들(BP1, BP2)은 상기 게이트 패턴(122, 124)의 외측을 향하여 볼록한 곡선의 형태를 가질 수 있다.
상기 벤딩부들(BP1, BP2)이 연장하는 방향과 수직한 방향으로 상기 벤딩부들(BP1, BP1)의 폭은, 상기 제2 방향으로 상기 라인부들(LP1, LP2)의 폭보다 넓을 수 있다. 이 경우, 상기 벤딩부들(BP1, BP2)이 연장하는 방향과 수직한 방향은, 평면적 관점에서, 상기 벤딩부들(BP1, BP2)의 상기 외측벽의 접선에 대한 법선 방향일 수 있다.
상기 폐루프 형태를 갖는 상기 게이트 패턴(122, 124)은, 상기 제2 소스/드레인 영역(134)에 인접한 내측벽 및 상기 픽업 영역(136)에 인접한 외측벽을 포함할 수 있다. 상기 게이트 패턴(122, 124)의 상기 내측벽은 상기 소자 분리 패턴(102)과 중첩될 수 있다. 상기 게이트 패턴(122, 124)의 상기 외측벽은 상기 제1 소스/드레인 영역(132)과 중첩될 수 있다. 이와는 달리, 실질적으로, 상기 게이트 패턴(122, 124)의 상기 외측벽과 상기 제1 소스/드레인 영역(132)의 내측벽은 서로 공면을 이룰 수 있다. 상기 제1 소스/드레인 영역(132)은 상기 게이트 패턴(122, 124)의 상기 외측의 상기 보디 영역(112) 내에 배치될 수 있다.
상기 게이트 패턴(122, 124)은 상기 제1 소스/드레인 영역(132)과 상기 드리프트 영역(114) 사이의 상기 보디 영역(112), 상기 보디 영역(112)과 상기 소자 분리 패턴(102) 사이의 상기 드리프트 영역(114), 및 상기 소자 분리 패턴(102)을 덮을 수 있다. 상기 게이트 패턴(122, 124)과 중첩되는 상기 보디 영역(112) 내에 채널 영역이 정의될 수 있다. 반도체 소자의 동작 시에 상기 채널 영역 내에 채널이 형성될 수 있다. 상기 채널이 형성되는 경우, 상기 채널을 통해, 캐리어들(예를 들어, 전자 또는 홀)이 상기 드리프트 영역(114)을 경유하여 상기 제1 및 제2 소스/드레인 영역들(132, 134) 사이를 이동할 수 있다. 상기 캐리어들은 상기 드리프트 영역(114)과 상기 제1 소스/드레인 영역(132)을 연결하는 상기 채널을 최단 거리로 이동할 수 있다. 채널 길이는 상기 채널을 통해 상기 캐리어들이 이동하는 길이를 의미할 수 있다.
상기 라인부들(LP1, LP2) 아래의 상기 채널 영역들은 상기 제2 방향으로 제1 채널 길이(L1)를 각각 가질 수 있다. 상기 제1 채널 길이(L1)은 상기 라인부들(LP1, LP2)의 상기 외측들에 배치된 상기 제1 소스/드레인 영역(132)과 상기 드리프트 영역(114) 사이의 최단 거리일 수 있다. 상기 제1 채널 길이(L1)은 상기 라인부들(LP1, LP2)의 상기 외측들에 배치된 상기 제1 소스/드레인 영역(132)의 내측벽(132a)과 상기 드리프트 영역(114)의 측벽(114a) 사이의 최단 거리일 수 있다.
상기 벤딩부들(BP1, BP2) 아래의 상기 채널 영역들은 상기 제2 방향과 다른 방향으로 제2 채널 길이(L2) 및 제3 채널 길이(L3)를 가질 수 있다. 상기 제2 및 제3 채널 길이들(L2, L3)은 서로 동일할 수 있다. 이와는 달리, 상기 제2 및 제3 채널 길이들(L2, L3)은 서로 다를 수 있다. 상기 제2 방향과 다른 방향은, 상기 벤딩부들(BP1, BP2)이 연장하는 방향과 수직한 방향일 수 있다. 상기 제2 및 제3 채널 길이들(L2, L3)은 상기 제1 채널 길이(L1)보다 길 수 있다. 상기 제2 및 제3 채널 길이들(L2, L3)은 상기 벤딩부들(BP1, BP2)의 상기 외측들에 배치된 상기 제1 소스/드레인 영역(132)과 상기 드리프트 영역(114) 사이의 최단 거리일 수 있다. 상기 제2 및 제3 채널 길이들(L2, L3)은, 상기 각 벤딩부들(BP1, BP2)의 상기 외측들에 배치된 상기 제1 소스/드레인 영역(132)의 내측벽(132a)과 상기 드리프트 영역(114)의 측벽(114a) 사이의 최단 거리일 수 있다.
상기 제2 및 제3 채널 길이(L2, L3)가 상기 제1 채널 길이(L1)보다 긴 것으로 인해, 반도체 소자의 동작시에, 상기 벤딩부들(BP1, BP2)의 상기 외측들에 배치된 상기 제1 소스/드레인 영역(132) 및 상기 제2 소스/드레인 영역(134) 사이를 이동하는 캐리어들은, 상기 라인부들(LP1, LP2)의 상기 외측들에 배치된 상기 제1 소스/드레인 영역(132) 및 상기 제2 소스/드레인 영역(134) 사이를 이동하는 캐리어들보다 긴 거리를 이동할 수 있다.
상기 제1 소스/드레인 영역(132)이 소스의 기능을 수행하고, 상기 제2 소스/드레인 영역(134)이 드레인의 기능을 수행하는 경우, 상기 라인부들(LP1, LP2)의 상기 외측들에 인접한 상기 제1 소스/드레인 영역(132)에서 발생된 제1 캐리어들은 상기 라인부들(LP1, LP2)에 인접한 상기 제2 소스/드레인 영역(134)의 상기 메인부로 이동하고, 상기 벤딩부들(BP1, BP2)의 상기 외측들에 인접한 상기 제1 소스/드레인 영역(132)에서 발생된 제2 캐리어들은 상기 벤딩부들(BP1, BP2)과 인접한 상기 제2 소스/드레인 영역(134)의 상기 양단들로 이동할 수 있다. 상기 벤딩부들(BP1, BP2)의 내측들에 인접한 채널 영역의 폭은 상기 벤딩부들(BP1, BP2)의 상기 외측들에 인접한 채널 영역의 폭보다 좁을 수 있다. 이로 인해, 상기 벤딩부들(BP1, BP2)의 상기 내측에 인접한 채널 영역에 상기 캐리어들이 집중되어, 상기 제2 소스/드레인 영역(134)의 상기 양단으로 전류가 집중될 수 있다.
또한, 상기 제2 소스/드레인 영역(134)에 고전압이 가해지는 경우, 상기 제2 소스/드레인 영역(134)의 상기 양단에 인접한 보디 영역(112)에 가장자리 전계가 집중되어 트랜지스터의 문턱전압이 감소된 것과 같은 현상이 발생되어, 상기 제2 소스/드레인 영역(134)의 상기 양단에 인접한 상기 보디 영역(112)을 통하여 누설전류가 발생될 수 있다.
본 발명에 따르면, 상기 벤딩부들(BP1, BP2)의 아래의 채널 영역의 제2 및 제3 채널 길이(L2, L3)가 상기 직선부들(LP1, LP2)의 아래의 채널 영역의 상기 제1 채널 길이(L1)보다 긴것으로 인하여, 상기 벤딩부들(BP1, BP2)에 인접한 상기 제2 소스/드레인 영역(134)의 상기 양단들에 캐리어들이 집중되는 것이 완화되어 상기 제2 소스/드레인 영역(134)의 상기 양단에 전류가 집중되는 것이 완화될 수 있다. 또한, 상기 제2 소스/드레인 영역(134)의 상기 양단에 인접한 상기 보디 영역(112)을 통한 누설전류의 발생을 최소화할 수 있다. 이로 인해, 고신뢰성을 갖는 고전류의 트랜지스터가 제공될 수 있다.
만약, 상기 제2 및 제3 채널 길이들(L2, L3)이 상기 제1 채널 길이(L1)와 동일한 경우, 상기 벤딩부들(BP1, BP2)과 인접한 상기 제2 소스/드레인 영역(134)의 상기 양단에 전류가 집중되어 트랜지스터의 특성이 열화될 수 있다. 하지만, 상술된 바와 같이, 본 발명에 따르면, 상기 벤딩부들(BP1, BP2) 아래에 형성된 제2 및 제3 채널 길이들(L2, L3)이 상기 제1 채널 길이(L1)보다 길어, 고 신뢰성의 반도체 소자가 구현될 수 있다.
본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법이 설명된다. 도 2a 내지 도 2c, 도 3a 내지 도 3c, 도 4a 내지 도 4c, 및 도 5a 내지 도 5c 는 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 것으로, 도 2a 내지 도 5a 는 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 2b 내지 도 5b는 각각 도 2a 내지 도 5a 의 I-I'를 따라 취한 단면도들이고, 도 2c 내지 도 5c 는 각각 도 2a 내지 도 5a 의 Ⅱ-Ⅱ'를 따라 취한 단면도들이다.
도 2a 내지 도 2c 를 참조하면, 기판(100) 내에 소자 분리 패턴(102)이 형성될 수 있다. 상기 소자 분리 패턴(102)으로 2차원적으로 둘러싸인 상기 기판(100)의 고립 부분(104)가 정의될 수 있다. 평면적 관점에서, 상기 소자 분리 패턴(102)은 상기 고립 부분(104)을 둘러싸는 폐곡선의 형태로 형성될 수 있다. 상기 소자 분리 패턴(102)은 내측벽(102a) 및 외측벽(102b)을 포함할 수 있다.
상기 소자 분리 패턴(102)은 상기 고립 부분(104)이 상기 제1 방향으로 연장되도록 형성될 수 있다.상기 고립 부분(104)의 길이는 상기 제1 방향과 수직한(perpendicular) 제2 방향으로 상기 고립 부분(104)의 길이보다 길 수 있다. 도 2a 에서, 상기 제1 방향은 X 축 방향이고, 제2 방향은 Y 축 방향일 수 있다. 상기 고립 부분(104)은 메인부 및 양단을 포함할 수 있다. 상기 고립 부분(104)의 상기 메인부는 상기 제2 방향으로 균일한 폭을 가지고 상기 제1 방향으로 연장될 수 있다. 평면적 관점에서, 상기 고립 부분(104)의 상기 양단들은 상기 고립 부분(104)의 외부를 향하여 볼록한 모양으로 형성될 수 있다.
상기 소자 분리 패턴(102)은 제1 방향으로 연장하는 한 쌍의 직선 세그먼트들, 및 한 쌍의 커브 세그먼트들을 포함할 수 있다. 상기 직선 세그먼트들은 상기 고립 부분(104)의 메인부의 양측에 각각 형성되고, 상기 커브 세그먼트들은 상기 고립 부분(104)의 양단의 각 측에 형성될 수 있다. 어느 하나의 상기 커브 세그먼트는 서로 인접한 상기 직선 세그먼트들의 일단들을 서로 연결하고, 다른 하나의 상기 커브 세그먼트는 서로 인접한 상기 직선 세그먼트들의 타단들을 서로 연결하여, 평면적 관점에서, 상기 소자 분리 패턴(102)은 폐곡선의 형태로 형성될 수 있다. 평면적 관점에서, 상기 커브 세그먼트들은 상기 소자 분리 패턴(102)의 외측으로 볼록한 모양으로 형성될 수 있다. 예를 들어, 상기 소자 분리 패턴(102)은 상기 기판(100) 내에 트렌치를 형성하고, 상기 트렌치를 절연 물질로 채워 형성될 수 있다.
상기 기판(100)은, 제1 도전형의 도펀트로 도핑된 기저 기판으로부터 에피택시얼 성장되고 제2 도전형의 도펀트로 도핑된 반도체 물질을 포함할 수 있다.
도 3a 내지 도 3c 를 참조하면, 상기 기판(100) 상에 마스크 패턴(110)이 형성될 수 있다. 상기 마스크 패턴(110)은 상기 고립 부분(104), 및 상기 소자 분리 패턴(102)의 상기 외측에 인접한 상기 기판(100)의 일부분을 덮을 수 있다. 상기 마스크 패턴(110)은 상기 소자 분리 패턴(102)을 더 덮을 수 있다. 상기 마스크 패턴(110)은 감광성 물질로 형성될 수 있다.
상기 마스크 패턴(110)을 이온 주입 마스크로 사용하여, 상기 제1 도전형의 도펀트 이온이 주입될 수 있다. 상기 마스크 패턴(110)으로 덮이지 않은 상기 기판(100) 내에 상기 제1 도전형의 도펀트 이온이 주입되어, 보디 영역(112)이 형성될 수 있다. 상기 보디 영역(112)은 상기 기판(100)이 상기 제1 도전형의 도펀트로 카운터 도핑된 상기 기판(100)의 일부분일 수 있다. 상기 보디 영역(112)은 상기 소자 분리 패턴(102)과 서로 옆으로 이격되되, 상기 소자 분리 패턴(102)을 2차원적으로 감싸도록 형성될 수 있다.
상기 보디 영역(112)으로 둘러싸인 상기 드리프트 영역(114)이 정의될 수 있다. 상기 드리프트 영역(114)은 상기 보디 영역(112)과 접촉하는 측벽(114a)을 포함할 수 있다. 상기 드리프트 영역(114)은 상기 보디 영역(112)으로 둘러싸인 상기 기판(100)의 일부분일 수 있다. 상기 드리프트 영역(114)은 상기 제2 도전형의 도펀트로 도핑된 부분일 수 있다. 상기 보디 영역(112) 및 상기 소자 분리 패턴(102) 사이에 상기 드리프트 영역(114)의 일부분이 배치될 수 있다.
도 4a 내지 도 4c 를 참조하면, 상기 마스크 패턴(110)이 제거될 수 있다. 상기 보디 영역(112)을 갖는 상기 기판(100) 상에 게이트 패턴(122, 124)이 형성될 수 있다. 상기 게이트 패턴(122, 124)은 상기 기판(100) 상의 게이트 절연막(122), 및 상기 게이트 절연막(124) 상의 게이트 전극(124)을 포함할 수 있다. 상기 게이트 패턴(122, 124)은 상기 기판(100) 상에 절연막 및 게이트 전극막을 형성하고, 상기 절연막 및 상기 게이트 전극막을 패터닝하여 형성될 수 있다.
상기 게이트 패턴(122, 124)은 상기 드리프트 영역(114)과 인접한 상기 보디 영역(112)의 일부분, 상기 보디 영역(112)과 상기 소자 분리 패턴(102) 사이의 상기 드리프트 영역(114), 및 상기 소자 분리 패턴(102)을 덮도록 형성될 수 있다.
상기 게이트 패턴(122, 124)은 상기 제1 방향으로 연장하는 한 쌍의 라인부들(LP1, LP2, line portions), 및 상기 제1 방향과 다른 방향으로 연장하는 한 쌍의 벤딩부들(BP1, BP2, bending portions)을 포함할 수 있다. 상기 라인부들(LP1, LP2)은 상기 소자 분리 패턴(102)의 상기 직선 세그먼트들의 상기 외측에 형성될 수 있고, 상기 벤딩부들(BP1, BP2)은 상기 소자 분리 패턴(102)의 상기 곡선 세그먼트들의 상기 외측에 형성될 수 있다. 제1 벤딩부(BP1)는 서로 인접한 상기 한 쌍의 라인부들(LP1, LP2)의 일단들을 서로 연결하고, 제2 벤딩부(BP2)는 서로 인접한 상기 한 쌍의 라인부들(LP1, LP2)의 타단들을 서로 연결하여, 평면적 관점에서, 상기 게이트 패턴(122, 124)은 폐루프의 형태로 형성될 수 있다. 평면적 관점에서, 상기 벤딩부들(BP1, BP2)은 상기 게이트 패턴(122, 124)의 외측을 향하여 볼록한 곡선의 형태로 형성될 수 있다.
도 5a 내지 도 5c 를 참조하면, 상기 게이트 패턴(122, 124)이 형성된 후, 상기 기판(100) 상에 마스크 패턴(130)이 형성될 수 있다 상기 마스크 패턴(130)은 상기 게이트 패턴(122, 124)과 이격되어 상기 보디 영역(112)을 덮을 수 있다. 이로 인해, 상기 게이트 패턴(122, 124)의 상기 외측의 상기 보디 영역(112)의 일부분은 상기 마스크 패턴(130)으로 덮이지 않을 수 있다. 상기 마스크 패턴(130)으로 덮이지 않은 상기 보디 영역(112)의 상기 일부분은 상기 게이트 패턴(122, 124)의 외측을 따라서 연장될 수 있다. 상기 마스크 패턴(130)은 상기 고립 부분(104)을 덮지 않을 수 있다.
상기 마스크 패턴(130), 상기 게이트 패턴(122, 124), 및 상기 소자 분리 패턴(102)을 이온 주입 마스크로 사용하여, 상기 제2 도전형의 도펀트 이온이 주입될 수 있다. 이로 인해, 상기 마스크 패턴(130)으로 덮이지 않은 상기 게이트 패턴(122, 124)의 상기 외측의 상기 보디 영역(112)의 상기 일부분이 상기 제2 도전형의 도펀트로 카운터 도핑되어 제1 소스/드레인 영역(132)이 형성될 수 있다. 평면적 관점에서, 상기 제1 소스/드레인 영역(132)은 폐곡선의 형태로 형성될 수 있다. 상기 제1 소스/드레인 영역(132)은 상기 소자 분리 패턴(102)에 인접한 내측벽(132a) 및 상기 내측벽(132a)에 대향하는 외측벽(132b)을 포함할 수 있다. 상기 제1 소스/드레인 영역(132)의 내측벽(132a)은 상기 게이트 패턴(122, 124)의 외측벽과 자기 정렬될 수 있다. 이와는 달리, 상기 제2 도전형의 도펀트가 주입된 후, 활성화 공정이 진행되어, 상기 제1 소스/드레인 영역(132)의 상기 내측벽(132a)은 상기 게이트 패턴(122, 124)의 외측벽보다 상기 소자 분리 패턴(102)에 더 인접할 수 있다. 상기 활성화 공정은 열공정을 포함할 수 있다. 상기 고립 부분(104)이 상기 제2 도전형의 도펀트로 더 도핑되어 제2 소스/드레인 영역(134)이 형성될 수 있다. 상기 제2 소스/드레인 영역(134)은 상기 드리프트 영역(114)보다 높은 농도로 상기 제2 도전형의 도펀트 농도를 가질 수 있다.
계속해서, 도 1a 내지 도 1c 를 참조하면, 상기 마스크 패턴(130)을 제거하고, 상기 제1 및 제2 소스/드레인 영역들(132, 134)을 덮는 다른 마스크 패턴을 형성하고, 상기 다른 마스크 패턴을 이온 주입 마스크로 사용하여, 상기 제1 도전형의 도펀트 이온이 주입될 수 있다. 이 경우, 상기 다른 마스크 패턴은, 상기 제1 소스/드레인 영역(132)의 외측의 상기 보디 영역(112)을 덮지 않을 수 있다. 상기 제1 소스/드레인 영역 상기 다른 마스크 패턴으로 덮이지 않은 상기 보디 영역(112) 내에 상기 제1 도전형의 도펀트 이온이 주입되어, 픽업 영역(136)이 형성될 수 있다. 상기 픽업 영역(136)은 상기 보디 영역(112)보다 높은 상기 제1 도전형의 도펀트 농도를 가질 수 있다.
본 발명의 제2 실시 예에 따른 반도체 소자가 설명된다. 도 6a 내지 도 6c 는 본 발명의 제2 실시 예에 따른 반도체 소자를 설명하기 위한 것으로, 도 6a 는 본 발명의 제2 실시 예에 따른 반도체 소자를 설명하기 위한 평면도이고, 도 6b 내지 도 6c 는 각각 도 6a 의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'를 따라 취한 단면도들이다.
도 6a 내지 도 6c 를 참조하면, 기판(200)에 제1 도전형의 도펀트로 도핑된 보디 영역(212)이 배치될 수 있다. 상기 보디 영역(212)은 제2 도전형의 도펀트로 도핑된 상기 기판(200)이 상기 제1 도전형의 도펀트로 카운터 도핑된 상기 기판(200)의 일부분일 수 있다. 상기 보디 영역(212)은 드리프트 영역(214)을 정의할 수 있다. 상기 드리프트 영역(214)은 상기 보디 영역(212)과 접촉하는 측벽(214a)을 포함할 수 있다. 상기 드리프트 영역(214)은 상기 보디 영역(212)으로 둘러싸인 기판(200)의 일부분일 수 있다. 상기 기판(200)은 도 1a 내지 도 1c 를 참조하여 설명된 기판(100)과 동일한 물질로 형성될 수 있다.
상기 보디 영역(212) 내에 제1 소스/드레인 영역(232)이 배치될 수 있다. 상기 제1 소스/드레인 영역(232)은 상기 보디 영역(212)이 상기 제2 도전형의 도펀트로 카운터 도핑된 상기 보디 영역(212)의 일부분일 수 있다. 평면적 관점에서, 상기 제1 소스/드레인 영역(232)은 폐루프의 형태로 제공될 수 있다. 상기 제1 소스/드레인 영역(232)은 상기 보디 영역(212) 내에 상기 드리프트 영역(214)과 옆으로 이격되어 배치되되, 상기 드리프트 영역(214)의 주위를 감싸도록 배치될 수 있다. 상기 제1 소스/드레인 영역(232)은 내측벽(232a) 및 상기 내측벽(232a)에 대향하는 외측벽(232b)을 포함할 수 있다. 상기 제1 소스/드레인 영역(232)의 내측벽(232)은 상기 드리프트 영역(214)에 인접할 수 있다. 상기 제1 소스/드레인 영역(232)의 상기 내측벽(232a) 및 상기 드리프트 영역(214) 사이에는 상기 제1 도전형의 도펀트로 도핑된 보디 영역(212)이 배치될 수 있다.
픽업 영역(236)이 상기 제1 소스/드레인 영역(232)의 외측의 상기 보디 영역(212) 내에 배치될 수 있다. 상기 픽업 영역(236)은 상기 보디 영역(212)보다 높은 농도로 상기 제1 도전형의 도펀트로 도핑된 상기 보디 영역(212)의 일부분일 수 있다. 상기 픽업 영역(236)은 상기 제1 소스/드레인 영역(232)의 외측벽(232b)과 접촉하면서, 상기 제1 소스/드레인 영역(232)을 2차원적으로 둘러싸도록 배치될 수 있다.
상기 드리프트 영역(214) 내에 제2 소스/드레인 영역(234)이 배치될 수 있다. 상기 제2 소스/드레인 영역(234)은 상기 드르프트 영역(204)보다 높은 농도로 상기 제2 도전형의 도펀트로 도핑된 상기 드리프트 영역(214)의 일부분일 수 있다. 상기 제2 소스/드레인 영역(234)은 상기 제1 방향으로 연장할 수 있다. 상기 제1 방향으로 상기 제2 소스/드레인 영역(234)의 길이는 상기 제1 방향과 수직한(perpendicular) 제2 방향으로 상기 제2 소스/드레인 영역(234)의 길이보다 길 수 있다. 도 6a 에서, 상기 제1 방향은 X 축 방향이고, 제2 방향은 Y 축 방향일 수 있다. 상기 제2 소스/드레인 영역(234)은 메인부 및 양단을 포함할 수 있다. 상기 제2 소스/드레인 영역(234)의 상기 메인부는 상기 제2 방향으로 균일한 폭을 가지고 상기 제1 방향으로 연장될 수 있다. 평면적 관점에서, 상기 제2 소스/드레인 영역(234)의 상기 양단은 상기 제2 소스/드레인 영역(234)의 외부를 향하여 볼록한 모양을 갖는 복수의 직선들로 형성될 수 있다.
상기 드리프트 영역(214) 내에 상기 제2 소스/드레인 영역(234)을 감싸는 소자 분리 패턴(202)이 배치될 수 있다. 상기 제2 소스/드레인 영역(234)은 상기 소자 분리 패턴(202)과 접촉할 수 있다. 평면적 관점에서, 상기 소자 분리 패턴(202)은 상기 제2 소스/드레인 영역(234)을 감싸는 폐루프의 형태로 제공될 수 있다. 상기 소자 분리 패턴(202)은 내측벽(202a) 및 외측벽(202b)을 포함할 수 있다. 상기 소자 분리 패턴(202)은 상기 보디 영역(212)과 옆으로 이격되어 상기 드리프트 영역(214) 내에 형성될 수 있다. 상기 소자 분리 패턴(202)의 상기 외측벽(202b)은 상기 보디 영역(212)과 접촉하지 않고, 상기 드리프트 영역(214)과 접촉할 수 있다. 상기 소자 분리 패턴(202)은 절연성 물질로 형성될 수 있다.
상기 소자 분리 패턴(202)은 상기 제2 소스/드레인 영역(234)의 상기 메인부의 양측에 각각 배치된 직선 세그먼트들(straight segments), 및 상기 제2 소스/드레인 영역들(234)의 상기 양단을 둘러싸는 벤딩 세그먼트들(bending segments)을 포함할 수 있다. 상기 직선 세그먼트들은 상기 제1 방향으로 연장할 수 있다. 각각의 상기 벤딩 세그먼트들은 상기 제1 방향과 다른 방향으로 각각 연장하는 복수의 직선 섹션(section)들을 포함할 수 있다. 평면적 관점에서, 상기 각 벤딩 세그먼트들에 포함된 복수의 직선 섹션들은 상기 소자 분리 패턴(202)의 외측을 향하여 볼록한 모양으로 형성될 수 있다.
상기 보디 영역(212)을 덮는 게이트 패턴(222, 224)이 배치될 수 있다. 상기 게이트 패턴(222, 224)은 상기 보디 영역(212) 상의 게이트 절연막(222), 및 상기 게이트 절연막(222) 상의 게이트 전극(224)을 포함할 수 있다. 상기 게이트 절연막(222) 및 상기 게이트 전극(224)은 도 1a 내지 도 1c 를 참조하여 설명된 게이트 절연막(122) 및 게이트 전극(124)과 각각 동일한 물질을 포함할 수 있다.
상기 게이트 패턴(222, 224)은 상기 제1 방향으로 연장하는 한 쌍의 라인부들(LP3, LP4, line portions), 및 상기 제1 방향과 다른 방향으로 연장하는 한 쌍의 벤딩부들(BP3, BP3, bending portions)을 포함할 수 있다. 각각의 상기 라인부들(LP3, LP4)은 상기 제2 방향으로 균일한 폭을 가질 수 있다. 상기 제2 방향으로, 상기 라인부들(LP3, LP4)의 폭들은 서로 동일할 수 있다.
제1 벤딩부(BP3)는 서로 인접한 상기 한 쌍의 라인부들(LP3, LP4)의 일단들을 서로 연결하고, 제2 벤딩부(BP4)는 서로 인접한 상기 한 쌍의 라인부들(LP3, LP4)의 타단들을 서로 연결하여, 평면적 관점에서, 상기 게이트 패턴(222, 224)은 폐루프의 형태로 제공될 수 있다. 예를 들어, 상기 제1 벤딩부(BP3)는 상기 제1 방향과 수직한 제2 방향으로 연장하는 제1 연장부(EP1), 상기 제1 및 제2 방향과 다른 제3 방향으로 연장하는 제2 연장부(EP2), 및 상기 제1, 2 및 3 방향과 다른 제4 방향으로 연장하는 제3 연장부(EP3)를 포함할 수 있다. 상기 제2 연장부(EP2)는 서로 인접한 제1 라인부(LP3)의 일단과 상기 제1 연장부(EP1)의 일단을 연결할 수 있다. 상기 제3 연장부(EP3)는 서로 인접한 제2 라인부(LP3)의 일단과 상기 제1 연장부(EP1)의 타단을 연결할 수 있다. 상기 제2 벤딩부(BP4)는 상기 제2 방향으로 연장하는 제4 연장부(EP4), 상기 제4 방향으로 연장하는 제5 연장부(EP5), 및 상기 제3 방향으로 연장하는 제6 연장부(EP6)를 포함할 수 있다. 상기 제5 연장부(EP5)는 서로 인접한 상기 제1 라인부(LP3)의 타단과 상기 제4 연장부(EP4)의 일단을 연결하고, 상기 제6 연장부(EP6)는 서로 인접한 상기 제2 라인부(LP4)의 타단과 상기 제4 연장부(EP4)의 타단을 연결할 수 있다. 평면적 관점에서, 상기 각 벤딩부들(BP1, BP2)은 서로 다른 방향으로 연장하는 복수의 연장부들을 포함하고, 상기 복수의 연장부들은 상기 게이트 패턴(122, 124)의 상기 외측을 향하여 볼록한 형태를 가질 수 있다.
상기 각 라인부들(LP3, LP4)은 상기 각 직선 세그먼트들의 외측벽에 인접한 상기 각 직선 세그먼트들의 일부분을 덮으면서, 상기 직선 세그먼트들의 상기 외측들의 상기 보디 영역(212) 상에 각각 배치될 수 있다. 상기 각 벤딩부들(BP3, BP4)은 상기 각 벤딩 세그먼트들의 상기 외측벽에 인접한 상기 각 벤딩 세그먼트들의 일부분를 덮으면서, 상기 벤딩 세그먼트들의 상기 외측의 상기 보디 영역(212) 상에 각각 배치될 수 있다.
상기 벤딩부들(BP3, BP4)이 연장하는 방향과 수직한 방향으로 상기 벤딩부들(BP3, BP4)의 폭은, 상기 제2 방향으로 상기 라인부들(LP3, LP4)의 폭보다 넓을 수 있다. 예를 들어, 상기 제1 방향으로 상기 제1 및 제4 연장부(EP1, EP4)의 폭들은 상기 제2 방향으로 상기 라인부들(L3, L4)의 폭들보다 넓을 수 있다. 상기 제3 방향에 수직한 방향으로 상기 제2 및 제6 연장부(EP2, EP6)의 폭들은 상기 제2 방향으로 상기 라인부들(L3, L4)의 폭들보다 넓을 수 있다. 상기 제4 방향에 수직한 방향으로 상기 제3 및 제5 연장부들(EP3, EP5)의 폭들은 상기 제2 방향으로 상기 라인부들(L3, L4)의 폭들보다 넓을 수 있다.
상기 폐루프 형태를 갖는 상기 게이트 패턴(222, 224)은, 상기 제2 소스/드레인 영역(234)에 인접한 내측벽 및 상기 픽업 영역(236)에 인접한 외측벽을 포함할 수 있다. 상기 게이트 패턴(222, 224)의 상기 내측벽은 상기 소자 분리 패턴(202)과 중첩될 수 있다. 상기 게이트 패턴(222, 224)의 상기 외측벽은 상기 제1 소스/드레인 영역(232)과 중첩될 수 있다. 이와는 달리, 실질적으로, 상기 게이트 패턴(222, 224)의 상기 외측벽과 상기 제1 소스/드레인 영역(232)의 내측벽은 서로 공면을 이룰 수 있다. 상기 제1 소스/드레인 영역(232)은 상기 게이트 패턴(222, 224)의 상기 외측의 상기 보디 영역(212) 내에 배치될 수 있다.
상기 게이트 패턴(222, 224)은 상기 제1 소스/드레인 영역(232)과 상기 드리프트 영역(214) 사이의 상기 보디 영역(212), 상기 보디 영역(212)과 상기 소자 분리 패턴(202) 사이의 상기 드리프트 영역(214), 및 상기 소자 분리 패턴(202)을 덮을 수 있다. 상기 게이트 패턴(222, 224)과 중첩되는 상기 보디 영역(212) 내에 채널 영역이 정의되고, 반도체 소자의 동작 시에 상기 채널 영역 내에 채널이 형성될 수 있다.
상기 라인부들(LP3, LP4) 아래의 상기 채널 영역들은 상기 제2 방향으로 제1 채널 길이(L4)를 각각 가질 수 있다. 상기 라인부들(LP3, LP4) 아래에 정의되는 상기 채널 영역들의 일정한 제1 채널 길이(L4)를 가질 수 있다. 상기 제1 채널 길이(L4)은 상기 라인부들(LP3, LP4)의 상기 외측들에 배치된 상기 제1 소스/드레인 영역(232)과 상기 드리프트 영역(214) 사이의 최단 거리일 수 있다. 상기 제1 채널 길이(L4)는 상기 제1 소스/드레인 영역(232)의 내측벽(232a)과 상기 드리프트 영역(214)의 측벽(214a) 사이의 최단 거리일 수 있다.
상기 벤딩부들(BP3, BP4) 아래의 상기 채널 영역들은 상기 제1 채널 길이(L4) 보다 긴 채널 길이를 가질 수 있다. 예를 들어, 상기 제1 연장부(EP1) 아래의 채널 영역은 상기 제1 방향으로 상기 제1 채널 길이(L4)보다 긴 제2 채널 길이(L5)를 가질 수 있고, 상기 제2 연장부(EP2) 아래의 채널 영역은 상기 제3 방향에 수직한 방향으로 상기 제1 채널 길이(L4)보다 긴 제3 채널 길이(L6)를 가질 수 있고, 상기 제2 및 제3 채널 길이들(L5, L6)은 서로 동일할 수 있다. 이와는 달리, 상기 제2 및 제3 채널 길이들(L5, L6)은 서로 다를 수 있다. 상기 제2 채널 길이(L5)는 상기 제1 연장부(EP1)의 외측에 배치된 상기 제1 소스/드레인 영역(232)과 상기 드리프트 영역(214) 사이의 최단 거리이고, 상기 제3 채널 길이(L6)는 상기 제2 연장부(EP2)의 외측에 배치된 상기 제1 소스/드레인 영역(232)과 상기 드리프트 영역(214) 사이의 최단 거리일 수 있다. 상기 제2 채널 길이(L5)는 상기 제1 연장부(EP1)의 외측에 배치된 상기 제1 소스/드레인 영역(232)의 내측벽(232a)과 상기 드리프트 영역(214)의 측벽(214a) 사이의 최단 거리이고, 상기 제3 채널 길이(L6)는 상기 제2 연장부(EP2)의 외측에 배치된 상기 제1 소스/드레인 영역(232)의 내측벽(232a)과 상기 드리프트 영역(214)의 측벽(214a) 사이의 최단 거리일 수 있다.
본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법이 설명된다. 도 7a 내지 도 7c, 및 도 8a 내지 도 8c 는 본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 것으로, 도 7a 및 도 8a 는 본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 7b 및 8b 는 각각 도 7a 및 도 8a 의 Ⅲ-Ⅲ'을 따라 취한 단면도들이고, 도 7c 및 도 8c 는 각각 도 7a 및 도 8a 의 Ⅳ-Ⅳ'을 따라 취한 단면도들이다.
도 7a 내지 도 7c 를 참조하면, 기판(200) 내에 소자 분리 패턴(202)이 형성될 수 있다. 상기 소자 분리 패턴(202)으로 2차원적으로 둘러싸인 상기 기판(200)의 고립 부분(204)이 정의될 수 있다. 평면적 관점에서, 상기 소자 분리 패턴(202)은 상기 고립 부분(204)을 둘러싸는 폐루프의 형태로 형성될 수 있다.
상기 소자 분리 패턴(202)은, 상기 고립 부분(204)이 상기 제1 방향으로 연장되도록 형성될 수 있다. 상기 고립 부분(204)의 길이는 상기 제1 방향과 수직한(perpendicular) 제2 방향으로 상기 고립 부분(204)의 길이보다 길 수 있다. 도 7a 에서, 상기 제1 방향은 X 축 방향이고, 제2 방향은 Y 축 방향일 수 있다. 상기 고립 부분(204)은 메인부 및 양단을 포함할 수 있다. 상기 고립 부분(204)의 상기 메인부는 상기 제2 방향으로 균일한 폭을 가지고 상기 제1 방향으로 연장될 수 있다. 평면적 관점에서, 상기 고립 부분(204)의 상기 양단들은 상기 고립 부분(204)의 외부를 향하여 볼록한 모양 갖는 복수의 직선들로 형성될 수 있다.
상기 소자 분리 패턴(202)은 제1 방향으로 연장하는 한 쌍의 직선 세그먼트들, 및 한 쌍의 벤딩 세그먼트들을 포함할 수 있다. 상기 직선 세그먼트들은 상기 고립 부분(204)의 메인부의 양측에 각각 형성되고, 상기 벤딩 세그먼트들은 상기 고립 부분(204)의 양단의 외측에 형성될 수 있다. 어느 하나의 상기 벤딩 세그먼트는 서로 인접한 상기 직선 세그먼트들의 일단들을 서로 연결하고, 다른 하나의 상기 벤딩 세그먼트는 서로 인접한 상기 직선 세그먼트들의 타단들을 서로 연결하여, 평면적 관점에서, 상기 소자 분리 패턴(202)은 폐루프의 형태로 형성될 수 있다. 평면적 관점에서, 상기 벤딩 세그먼트들은 상기 소자 분리 패턴(202)의 외측을 향하여 볼록한 모양으로 형성될 수 있다. 예를 들어, 상기 소자 분리 패턴(202)은 도 2a 내지 도 2c 를 참조하여 설명된 소자 분리 패턴(102)과 동일한 방법으로 형성될 수 있다.
상기 기판(200)은, 제1 도전형의 도펀트로 도핑된 기저 기판으로부터 에피택시얼 성장되고 제2 도전형의 도펀트로 도핑된 반도체 물질을 포함할 수 있다.
상기 기판(200) 내에, 상기 소자 분리 패턴(202)과 옆으로 이격되되, 상기 소자 분리 패턴(202)을 2 차원적으로 둘러싸는 보디 영역(212)이 형성될 수 있다. 상기 보디 영역(212)은, 상기 기판(100) 상에 마스크 패턴을 형성하고, 상기 마스크 패턴 및/또는 상기 소자 분리 패턴(202)을 이온 주입 마스크로 사용하여, 상기 기판(200)을 상기 제1 도전형의 도펀트 이온으로 카운터 도핑하여 형성될 수 있다. 이 경우, 상기 마스크 패턴은 상기 고립 부분(204), 및 상기 소자 분리 패턴(202)의 상기 외측에 인접한 상기 기판(200)의 일부분을 덮을 수 있다. 상기 마스크 패턴은 상기 소자 분리 패턴(202)의 상부면을 더 덮을 수 있다. 상기 마스크 패턴은 감광성 물질로 형성될 수 있다.
상기 보디 영역(212)으로 둘러싸인 상기 드리프트 영역(214)이 정의될 수 있다. 상기 드리프트 영역(214)은 상기 보디 영역(212)과 접촉하는 측벽(214a)을 포함할 수 있다. 상기 드리프트 영역(214)은 상기 보디 영역(212)으로 둘러싸인 상기 기판(200)의 일부분일 수 있다. 상기 보디 영역(212) 및 상기 소자 분리 패턴(202) 사이에 상기 드리프트 영역(214)의 일부분이 배치될 수 있다.
도 8a 내지 도 8c 를 참조하면, 상기 기판(200) 상에 게이트 패턴(222, 224)이 형성될 수 있다. 상기 게이트 패턴(222, 224)은 상기 기판(200) 상의 게이트 절연막(222) 및 상기 게이트 절연막(222) 상의 게이트 전극(224)을 포함할 수 있다. 상기 게이트 패턴(222, 224)은 상기 기판(100) 상에 절연막 및 게이트 전극막을 차례로 형성하고, 상기 절연막 및 게이트 전극막을 패터닝하여 형성될 수 있다.
상기 게이트 패턴(222, 224)은 상기 제1 방향으로 연장하는 한 쌍의 라인부들(LP3, LP3, line portions), 및 상기 제1 방향과 다른 방향으로 연장하는 한 쌍의 벤딩부들(BP3, BP4, bending portions)을 포함하는 폐루프 형태로 형성될 수 있다. 상기 제1 벤딩부(BP3)는 서로 다른 방향으로 각각 연장하는 제1 내지 제3 연장부들(EP1, EP2, EP3)을 포함할 수 있다. 상기 제2 벤딩부(BP2)는 서로 다른 방향으로 각각 연장하는 제4 내지 제6 연장부들(EP4, EP5, EP6)을 포함할 수 있다.
상기 게이트 패턴(222, 224)은 상기 보디 영역(212), 상기 보디 영역(212)과 상기 소자 분리 패턴(202) 사이의 상기 드리프트 영역(214), 및 상기 소자 분리 패턴(202)의 상부면을 덮을 수 있다. 상기 게이트 패턴(222, 224)의 외측벽은 상기 보디 영역(212) 상에 배치되고, 상기 게이트 패턴(222, 224)의 내측벽은 상기 소자 분리 패턴(202) 상에 배치될 수 있다. 상기 드리프트 영역(214)에 인접한 상기 보디 영역(212)의 일부분은 상기 게이트 패턴(222, 224)으로 덮이고, 상기 드리프트 영역(214)에 인접하지 않은 상기 보디 영역(212)의 일부분은 상기 게이트 패턴(222, 224)으로 덮이지 않을 수 있다.
계속해서 도 6a 내지 도 6c 를 참조하면, 상기 게이트 패턴(222, 224)의 상기 외측의 상기 보디 영역(212) 내에 제1 소스/드레인 영역(232)이 형성되고, 상기 소자 분리 패턴(202)으로 둘러싸인 상기 고립 부분(204)이 제2 소스/드레인 영역(234)으로 형성될 수 있다. 상기 제1 및 제2 소스/드레인 영역들(232, 234)은 동시에 형성될 수 있다. 예를 들어, 상기 보디 영역(212) 상에 마스크 패턴을 형성하고, 상기 마스크 패턴, 상기 게이트 패턴(222, 224), 및 상기 소자 분리 패턴(202)을 이온 주입 마스크로 사용하여, 상기 제2 도전형의 도펀트 이온이 주입되어 상기 제1 및 제2 소스/드레인 영역들(232, 234)이 형성될 수 있다. 이 경우, 상기 게이트 패턴(222, 224)의 상기 외측벽에 인접한 상기 보디 영역(212)의 일부분은 상기 마스크 패턴으로 덮이지 않을 수 있다. 상기 마스크 패턴은 상기 고립 부분(204)을 덮지 않을 수 있다. 상기 게이트 패턴(222, 224)의 상기 외측벽에 인접하고, 상기 마스크 패턴으로 덮이지 않은 상기 보디 영역(212)의 상기 일부분이 상기 제2 도전형의 도펀트로 카운터 도핑되어 상기 제1 소스/드레인 영역(232)이 형성될 수 있다. 상기 고립 부분(204)에 상기 제2 도전형의 도펀트 이온이 더 주입되어, 상기 제2 소스/드레인 영역(234)이 형성될 수 있다. 상기 제1 소스/드레인 영역(232)은 상기 드리프트 영역(214)과 옆으로 이격되되, 상기 드리프트 영역(214)을 감싸는 폐루프의 형태로 형성될 수 있다. 상기 제1 소스/드레인 영역(232)은 내측벽(232a) 및 상기 내측벽(232a)에 대향하는 외측벽(232b)을 포함할 수 있다. 상기 제1 소스/드레인 영역(232)의 상기 내측벽(232a)은 상기 게이트 패턴(222, 224)의 외측벽과 자기 정렬될 수 있다 이와는 달리, 상기 제2 도전형의 도펀트 이온 주입 후, 활성화 공정에 진행되어, 상기 제1 소스/드레인 영역(232)의 상기 내측벽(232a)이 상기 게이트 패턴(222, 224)의 외측벽보다 상기 소자 분치 패턴(202)에 더 인접할 수 있다.
상기 마스크 패턴을 제거한 후, 상기 제1 소스/드레인 영역(232)의 외측의 상기 보디 영역(212) 내에 픽업 영역(236)이 형성될 수 있다. 상기 픽업 영역(236)은 상기 제1 및 제2 소스/드레인 영역들(232, 234) 덮는 다른 마스크 패턴을 형성하고, 상기 다른 마스크 패턴을 이온 주입 마스크로 사용하여, 상기 제1 도전형의 도펀트 이온을 상기 다른 마스크 패턴으로 덮이지 않은 상기 보디 영역(212) 내에 주입하여 형성될 수 있다. 이 경우, 상기 다른 마스크 패턴은 상기 제1 소스/드레인 영역(232)의 외측의 상기 보디 영역(212)을 덮지 않을 수 있다. 상기 픽업 영역(236)은 상기 보디 영역(212)보다 상기 제1 도전형의 도펀트 이온의 농도가 높을 수 있다. 상기 픽업 영역(236)은 상기 제1 소스/드레인 영역(232)과 접촉할 수 있다.
본 발명의 제2 실시 예의 변형 예가 설명된다. 도 9a 내지 도 9c 는 본 발명의 제2 실시 예의 변형 예에 따른 반도체 소자를 설명하기 위한 것으로, 도 9a 는 본 발명의 제2 실시 예의 변형 예에 따른 반도체 소자를 설명하기 위한 평면도이고, 도 9b 및 도 9c 는 도 9a 의 Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ'을 따라 취한 단면도들이다.
도 9a 내지 도 9c 를 참조하면, 도 6a 내지 도 6c 를 참조하여 설명된 기판(200), 소자 분리 패턴(202), 보디 영역(212), 드리프트 영역(214), 게이트 패턴(222, 224), 제2 소스/드레인 영역(234)이 제공될 수 있다.
상기 게이트 패턴(222, 224)의 외측의 상기 보디 영역(212) 내에 제2 도전형의 도펀트로 도핑된 제1 소스/드레인 영역(231, 233)이 배치될 수 있다. 상기 제1 소스/드레인 영역(231, 233)은 제1 부분(231) 및 제2 부분(233)을 포함할 수 있다. 상기 제1 부분(231)은 상기 게이트 패턴(222, 224)의 각 라인부들(L3, L4)의 외측의 상기 보디 영역(212) 내에 배치될 수 있다. 상기 제2 부분(233)은, 제1 벤딩부(BP3)의 제1 연장부(EP1)의 외측의 상기 보디 영역(212) 내 및 제2 벤딩부(BP4)의 제4 연장부(EP4)의 외측의 상기 보디 영역(212) 내에 형성될 수 있다. 상기 제1 벤딩부(BP3)의 상기 제2 및 제3 연장부들(EP2, EP3)의 외측들에는 상기 제1 도전형의 도펀트로 도핑된 상기 보디 영역(212)이 배치될 수 있다. 상기 제2 벤딩부(BP4)의 상기 제5 및 제6 연장부들(EP5, EP6)의 외측들에는 상기 제1 도전형의 도펀트로 도핑된 상기 보디 영역(212)이 배치될 수 있다. 이로 인해, 상기 제1 부분(231) 및 상기 제2 부분(233)은 서로 이격될 수 있다.
본 발명의 제2 실시 예의 변형 예에 따른 반도체 소자에 따르면, 상기 제1 소스/드레인 영역(231, 233)이, 상기 제2, 3, 5, 및 6 연장부들(EP2, EP3, EP5, EP6)의 외측들의 상기 보디 영역(212) 내에 형성되지 않고, 상기 제1 및 제4 연장부들(EP1, EP4)의 외측들의 상기 보디 영역(212) 내에 형성되어, 상기 제2 소스/드레인 영역(234)의 양단으로 전류가 집중되는 것이 완화될 수 있다.
본 발명의 제2 실시 예의 변형 예에 따른 반도체 소자의 제조 방법이 설명된다. 도 10a 내지 도 10c 는 본 발명의 제2 실시 예의 변형 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 것으로, 도 10a 는 본 발명의 제2 실시 예의 변형 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도이고, 도 10b 내지 도 10c 는 도 10a 의 Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ'을 따라 취한 단면도들이다.
도 10a 내지 도 10c 를 참조하면, 도 7a 내지 도 7c 및 도 8a 내지 도 8c 를 참조하여 설명된 반도체 소자의 제조 방법이 제공된다. 기판(200) 상에 마스크 패턴(240)이 형성될 수 있다. 상기 마스크 패턴(240)은 상기 보디 영역(212)을 덮되, 상기 라인부들(L3, L4)의 외측벽들에 인접한 상기 보디 영역(212)의 일부분들, 및 상기 제1 및 제4 연장부들(EP1, EP4)의 외측벽들에 인접한 상기 보디 영역(212)의 일부분들을 덮지 않을 수 있다. 상기 제2, 제3, 제5 및 제6 연장부들(EP2, EP3, EP5, EP6)의 외측벽들에 인접한 상기 보디 영역(212)은 상기 마스크 패턴(240)으로 덮일 수 있다. 상기 마스크 패턴(240)은 상기 고립 부분(204)을 덮지 않을 수 있다.
상기 마스크 패턴(240), 상기 게이트 패턴(222, 224) 및 소자 분리 패턴(202)을 이온 주입 마스크로 사용하여, 제2 도전형의 도펀트 이온이 주입될 수 있다. 상기 라인부들(L3, L4)의 상기 외측벽들에 인접한 상기 보디 영역(212)의 상기 일부분들, 상기 제1 및 제4 연장부들(EP1, EP4)의 외측벽들에 인접한 상기 보디 영역(212)의 상기 일부분들, 및 상기 고립 부분(204)에 상기 제2 도전형의 도펀트 이온이 주입되어, 제1 소스/드레인 영역(231, 233)의 제1 부분(231), 상기 제1 소스/드레인 영역(231, 233)의 제2 부분(233), 및 제2 소스/드레인 영역(234)이 각각 형성될 수 있다. 상기 제2, 제3, 제5 및 제6 연장부들(EP2, EP3, EP5, EP6)의 상기 외측벽들에 인접한 상기 보디 영역(212) 내에는 상기 제2 도전형의 도펀트 이온이 주입되지 않을 수 있다.
계속해서, 도 9a 내지 도 9c 를 참조하면, 상기 제1 소스/드레인 영역(231, 233)의 일측의 상기 보디 영역(212) 내에 픽업 영역(236)이 형성될 수 있다. 이 경우, 상기 제1 소스/드레인 영역(231, 233)의 상기 일측은 상기 게이트 패턴(222, 224)에 인접한 타측에 대향할 수 있다. 상기 픽업 영역(236)은 상기 제1 소스/드레인 영역(231, 233)과 접촉할 수 있다.
상기 픽업 영역(236)은 상기 제1 및 제2 소스/드레인 영역들(231, 233, 234) 덮는 다른 마스크 패턴을 형성하고, 상기 다른 마스크 패턴을 이온 주입 마스크로 사용하여, 상기 제1 도전형의 도펀트 이온을 상기 다른 마스크 패턴으로 덮이지 않은 상기 보디 영역(212) 내에 주입하여 형성될 수 있다. 이 경우, 상기 다른 마스크 패턴은 상기 제1 소스/드레인 영역(231, 233)의 상기 일측의 상기 보디 영역(212)을 덮지 않을 수 있다.
상술된 실시예들에서 개시된 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 일 실시예들에 따른 3차원 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
LP1, LP2: 라인부
BP1, BP2: 벤딩부
112: 보디 영역
114: 드리프트 영역
132: 제1 소스/드레인 영역
134: 제2 소스/드레인 영역

Claims (10)

  1. 기판 내에 형성되고, 제1 도전형의 도펀트로 도핑된 보디(body) 영역;
    상기 보디 영역 상에 배치되는 게이트 패턴,
    상기 게이트 패턴은,
    상기 기판의 상면에 평행한 제1 방향으로 연장하고, 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 수직한 제2 방향으로 일정한 폭을 갖되, 상기 제2 방향으로 서로 이격하는 한 쌍의 라인부들,
    상기 라인부들의 서로 인접하는 일단들을 연결하는 제1 벤딩부, 및
    상기 라인부들의 서로 인접하는 타단들을 연결하는 제2 벤딩부를 포함하여, 평면적 관점에서 상기 게이트 패턴은 폐루프의 형태를 갖는 것; 및
    상기 게이트 패턴의 외측의 상기 보디 영역 내에 형성되고, 제2 도전형의 도펀트로 도핑된 제1 소스/드레인 영역을 포함하되,
    상기 제1 소스/드레인 영역은:
    상기 제1 방향을 따라 상기 벤딩부들에 인접하는 제1 부분; 및
    상기 제2 방향을 따라 상기 라인부들에 인접하는 제2 부분을 포함하고,
    상기 라인부들 아래의 채널 영역은 상기 제2 방향으로 제1 채널 길이를 갖고,
    상기 벤딩부들 아래의 채널 영역은 상기 기판의 상면에 평행하고 상기 벤딩부들이 연장하는 방향에 수직한 방향으로 제2 채널 길이를 갖는 일부분을 포함하되, 상기 제2 채널 길이는 상기 제1 채널 길이보다 긴 반도체 소자.
  2. 삭제
  3. 제1 항에 있어서,
    상기 보디 영역으로 둘러싸여 상기 기판 내에 정의된 드리프트(drift) 영역, 상기 드리프트 영역은 상기 제2 도전형의 도펀트로 도핑되는 것; 및
    상기 드리프트 영역 내에 형성된 제2 소스/드레인 영역을 더 포함하되,
    상기 제2 소스/드레인 영역은 상기 제2 도전형의 도펀트로 도핑되되, 상기 드리프트 영역보다 상기 제2 도전형의 도펀트로 더 높은 농도로 도핑되고,
    평면적 관점에서, 상기 드리프트 영역 및 상기 제2 소스/드레인 영역은 상기 폐루프의 형태를 갖는 상기 게이트 패턴의 내측에 배치되는 반도체 소자.
  4. 제3 항에 있어서,
    상기 벤딩부들의 각각은 상기 제2 방향으로 연장하는 제1 연장부, 및 상기 제1 및 제2 방향들과 다른 제3 방향으로 연장하는 제2 연장부를 포함하되,
    상기 각 벤딩부 내에서 상기 각 제2 연장부는 상기 각 제1 연장부와 상기 각 라인부를 연결하는 반도체 소자.
  5. 제4 항에 있어서,
    상기 제1 소스/드레인 영역의 상기 제1 부분 및 상기 제1 소스/드레인 영역의 상기 제2 부분은 서로 이격된 반도체 소자.
  6. 제1 항에 있어서,
    평면적 관점에서, 상기 벤딩부들의 각각은 곡선 형태를 갖는 반도체 소자.
  7. 기판 내에 형성되어 드리프트(drift) 영역을 정의하는 보디(body) 영역, 상기 보디 영역은 제1 도전형의 도펀트로 도핑되고, 상기 드리프트 영역은 제2 도전형의 도펀트로 도핑되고 상기 보디 영역으로 둘러싸인 상기 기판의 일부분이고,;
    상기 보디 영역 내에 형성되고, 상기 제2 도전형의 도펀트로 도핑된 제1 소스/드레인 영역; 및
    상기 드리프트 영역 및 상기 제1 소스/드레인 영역 사이의 상기 보디 영역 상에 배치된 게이트 패턴을 포함하되,
    상기 게이트 패턴은, 상기 기판의 상면에 평행한 제1 방향으로 연장하고 균일한 폭을 갖는 라인부(line portion), 및 상기 라인부의 일단에서 상기 기판의 상기 상면에 평행하되 상기 제1 방향과는 다른 방향으로 연장하는 벤딩부(bending portion)를 포함하고,
    상기 제1 소스/드레인 영역은:
    상기 제1 방향을 따라 상기 벤딩부에 인접하는 제1 부분; 및
    상기 기판의 상기 상면에 평행하고 상기 제1 방향에 수직한 제2 방향을 따라 상기 라인부에 인접하는 제2 부분을 포함하며,
    상기 제1 소스/드레인 영역의 상기 제2 부분과 상기 드리프트 영역 사이의 최단 거리는, 상기 제1 소스/드레인 영역의 상기 제1 부분과 상기 드리프트 영역 사이의 최단 거리보다 짧은 반도체 소자.
  8. 제7 항에 있어서,
    상기 드리프트 영역 내에 형성되고, 상기 드리프트 영역보다 높은 농도의 상기 제2 도전형의 도펀트로 도핑된 제2 소스/드레인 영역; 및
    상기 드리프트 영역 내에 형성되고, 상기 제2 소스/드레인 영역을 둘러싸는 소자 분리 패턴을 더 포함하는 반도체 소자.
  9. 제8 항에 있어서,
    상기 반도체 소자의 동작 시에, 상기 제1 소스/드레인 영역의 상기 제1 부분과 상기 제2 소스/드레인 영역 사이를 이동하는 캐리어들(carriers)은 제1 거리를 이동하고,
    상기 제1 소스/드레인 영역의 상기 제2 부분과 상기 제2 소스/드레인 영역을 사이를 이동하는 캐리어들은 제2 거리를 이동하되,
    상기 제1 거리는 상기 제2 거리보다 긴 반도체 소자.
  10. 제7 항에 있어서,
    상기 벤딩부의 폭은 상기 라인부의 폭보다 넓은 반도체 소자.
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