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CN116632061A - 半导体装置及其制作方法 - Google Patents

半导体装置及其制作方法 Download PDF

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CN116632061A
CN116632061A CN202210124091.4A CN202210124091A CN116632061A CN 116632061 A CN116632061 A CN 116632061A CN 202210124091 A CN202210124091 A CN 202210124091A CN 116632061 A CN116632061 A CN 116632061A
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CN
China
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dielectric layer
gate
semiconductor device
gate electrode
layer
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Application number
CN202210124091.4A
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English (en)
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李信宏
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United Microelectronics Corp
Original Assignee
United Microelectronics Corp
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Publication date
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Priority to US17/688,821 priority patent/US12132106B2/en
Priority to TW111130540A priority patent/TW202333298A/zh
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Priority to US18/895,420 priority patent/US20250015183A1/en
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Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开一种半导体装置及其制作方法，半导体装置包括基底、第一晶体管以及第二晶体管。基底包括高压区以及低压区。第一晶体管设置在高压区内，包括设置在基底的第一平面上的第一栅极介电层，以及设置在第一栅极介电层上的第一栅极电极，其中，第一栅极介电层包括复合结构，其包括由下而上依序堆叠的第一介电层与第二介电层。第二晶体管设置在低压区内，包括突出于基底的第二平面的多个鳍状结构，以及跨设于鳍状结构的第二栅极电极，其中，第一介电层覆盖第二栅极电极的侧壁，且第一介电层的顶面与第二栅极电极齐平。

Description

半导体装置及其制作方法
技术领域
本发明涉及一种半导体装置及其制作方法，特别是涉及一种同时具有高压(high-voltage,HV)元件以及低压(low-voltage,LV)元件的半导体装置及其制作方法。
背景技术
以目前的半导体技术水准，业界已能将控制电路、存储器、低压操作电路以及高压操作电路及元件同时整合制作在单一芯片上，由此降低成本，同时提高操作效能，其中如垂直扩散金属氧化物半导体(vertical double-diffusion metal-oxide-semiconductor,VDMOS)、绝缘栅极双载流子晶体管(insulated gate bipolar transistor,IGBT)以及横向扩散金属氧化物半导体(lateral-diffusion metal-oxide-semiconductor,LDMOS)等制作在芯片内的高压元件，由于具有较佳的切换效率(power switching efficiency)，而广为应用。如熟悉该项技术的本领域技术人员所知，前述的高压元件往往被要求能够承受较高的击穿电压，并且能在较低的阻值下操作。
另外，随着半导体元件的尺寸越来越小，晶体管的制作工艺步骤也有许多的改进，以制造出体积小而高品质的晶体管。举例来说，非平面(non-planar)式场效晶体管元件，例如鳍状场效晶体管(fin field effect transistor,FinFET)元件俨然已取代平面式场效晶体管成为目前的主流发展趋势。然而，随着设备尺寸的不断减小，在同一半导体装置同时设置高压元件以及鳍状场效晶体管元件变得更加困难，并且其制作工艺也面临许多限制与挑战。
发明内容
本发明的一目的在于提供一种半导体装置，是将高压元件的主动(有源)区设置于低压元件(如鳍状场效晶体管元件)的周边区域，并且，将高压元件的栅极介电层部分寄生于该低压元件的层间介电层内。如此，该高压元件以及该低压元件可具有相近的高度，可避免产生显著的高度差，同时，设置于高压区以及低压区内的浅沟槽隔离也可具有相同的深度，可避免衍生严重的负载效应(loading effect)，故有利于提升半导体装置的整体效能。
本发明的一目的在于提供一种半导体装置的制作方法，是整合高压元件以及低压元件的制作工艺，在定义低压元件中的鳍状结构时一并定义高压元件的主动区，进而达到制作工艺简化的效果。
为达上述目的，本发明提供一种半导体装置，包括基底、第一晶体管以及第二晶体管。该基底包括高压区以及低压区。该第一晶体管设置在该高压区内，包括设置在该基底的第一平面上的第一栅极介电层，以及设置在该第一栅极介电层上的第一栅极电极，其中，该第一栅极介电层包括复合结构，该复合结构包括由下而上依序堆叠的第一介电层与第二介电层。该第二晶体管设置在该低压区内，包括突出于该基底的第二平面的多个鳍状结构，以及跨设于该些鳍状结构的第二栅极电极，其中，该第一介电层覆盖该第二栅极电极的侧壁，且该第一介电层的顶面与该第二栅极电极齐平。
为达上述目的，本发明提供一种半导体装置的制作方法，包括以下步骤。首先，提供基底，该基底包括高压区以及低压区，然后，在该高压区内形成第一晶体管，该第一晶体管包括设置在该基底的第一平面上的第一栅极介电层，以及设置在该第一栅极介电层上的第一栅极电极，其中，该第一栅极介电层包括复合结构，该复合结构包括由下而上依序堆叠的第一介电层与第二介电层。接着，在该低压区内形成第二晶体管，该第二晶体管包括突出于该基底的第二平面的多个鳍状结构，以及跨设于该些鳍状结构的第二栅极电极，其中，该第一介电层覆盖该第二栅极电极的侧壁，且该第一介电层的顶面与该第二栅极电极齐平。
附图说明
图1至图9为本发明第一实施例中半导体装置的制作方法的示意图，其中：
图1为一半导体装置于进行侧壁自对准双重图案化制作工艺的剖面示意图；
图2为一半导体装置于形成掩模层后的剖面示意图；
图3为一半导体装置于形成介电层后的剖面示意图；
图4为一半导体装置于形成接触蚀刻阻挡材料层后的剖面示意图；
图5为一半导体装置于进行蚀刻制作工艺后的剖面示意图；
图6为一半导体装置于形成层间介电层后的剖面示意图；
图7为一半导体装置于进行金属栅极置换制作工艺的剖面示意图；
图8为一半导体装置于形成栅极堆叠后的剖面示意图；以及
图9为一半导体装置于形成高压栅极后的剖面示意图；
图10为本发明第二实施例中半导体装置的制作方法的示意图。
主要元件符号说明
100 基底
100H 第一区
100L 第二区
101、103 主动(有源)区
101a、103a 平面
105 鳍状结构
105a 顶部
110 高压深阱区
115 掺杂区
160、161、162 浅沟槽隔离
170、180 栅极结构
171、181 栅极介电层
173、183 栅极电极层
190 接触蚀刻阻挡材料层
191 接触蚀刻阻挡层
210 掩模结构
211 第一掩模层
212 开口
213 第二掩模层
220 介电材料层
221 第一介电层
223、225 栅极沟槽
230、250 晶体管
231、251 栅极介电层
233、253 栅极电极
261、261a 第二介电层
263a 栅极电极
265a 盖层
270、370 晶体管
271、371 栅极介电层
300、500 半导体装置
D1 深度
具体实施方式
为使熟悉本发明所属技术领域的技术人员能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。并且，在不脱离本发明的精神下，下文所描述的不同实施例中的技术特征彼此间可以被置换、重组、混合，以构成其他的实施例。
本发明是涉及了一种半导体装置的制作方法，其整合高压(high voltage,HV)元件以及低压(low voltage,LV)元件的制作方法，其中该高压元件例如是指起始电压介于10伏特(V)至20伏特之间的半导体晶体管，而该低压元件例如是指起始电压介于0.5伏特至1伏特之间的半导体晶体管，但不以此为限。请参阅图1至图9，其为依据本发明第一实施例中半导体装置300的制作方法的示意图。
首先，请参照图1所示，提供基底100，其例如包括硅基底(silicon substrate)、外延硅(epitaxial silicon substrate)基底、含硅基底(silicon containing substrate)或硅覆绝缘(silicon-on-insulator,SOI)基底等，但不以此为限。基底100至少具有第一区100H以及第二区100L，其中，第一区100H例如是作为基底100的高压区(high-voltageregion,HV region)，用于形成各种高压元件如适用于高压操作的半导体晶体管，第二区100L则例如是作为基底100的低压区(low-voltage region,LV region)，用于形成各种低压元件如适用于低压操作的半导体晶体管。在本实施例中，第一区100H以及第二区100L之间还可进一步设置其他区域，如中压区(mediμm-voltage region,MV region)等，但不以此为限。
需注意的是，基底100的第一区100H内具有高压深阱区110，其形成方法包括但不限定为以下步骤。首先，在基底100上形成掩模结构(未绘示)，覆盖基底100的第二区100L并暴露出基底100的第一区100H，接着，对基底100的第一区100H进行离子注入制作工艺，例如是使用相对较高的掺杂能量进行离子掺杂，以在基底100的第一区100H内形成高压深阱区110，如此，高压深阱区110可自基底100于第一区100H内的最顶面向下延伸至基底100内，如图1所示，但不以此为限。在一实施例中，高压深阱区110具有一导电形式，例如为P型掺杂区，但不以此为限。
然后，再如图1所示，在基底100上进行侧壁自对准双重图案化(sidewall aligneddouble patterning,SADP)制作工艺，其包括但不限定为以下步骤。首先，在基底100上形成掩模结构120，包括由下而上依序堆叠的第一掩模层121(例如包含氧化硅层)、第二掩模层123(例如包含氮化硅层)以及第三掩模层125(例如包含氧化硅层)，并通过光刻及蚀刻制作工艺在掩模结构120上形成多个图案化牺牲层(mandrels)130。其中，为了利用该侧壁自对准双重图案化制作工艺于第二区100L(即该低压区)内形成高集成度的低压元件，图案化牺牲层130包括多个尺寸与设置间距都相对较小的第三图案化牺牲层132，设置于基底100的第二区100L内。接着，依序进行沉积及回蚀刻制作工艺，以于各图案化牺牲层130的侧壁形成一间隙壁140，如图1所示。此外，在第一区100H(即该高压区)内，同时形成的图案化牺牲层130还包括多个尺寸与设置间距(pitch)都相对较大的第一图案化牺牲层131以及第二图案化牺牲层133，第一图案化牺牲层131例如是形成在两个第二图案化牺牲层133之间，并且，与两侧相邻的第二图案化牺牲层133之间具有相同的间距，如图1所示。
如图2所示，在基底100上形成掩模层150(例如包含光致抗蚀剂材质)，覆盖基底100的第一区100H而暴露出基底100的第二区100L，并且，通过掩模层150进行蚀刻制作工艺，以去除设置于第二区100L内的第三图案化牺牲层132，留下间隙壁140来定义出所需鳍状结构的位置。接着，完全移除掩模层150，再通过设置于第一区100H内的第一图案化牺牲层131、第二图案化牺牲层133与间隙壁140，以及设置于第二区100L内的间隙壁140进行另一蚀刻制作工艺，将第一区100H内的第一图案化牺牲层131、第二图案化牺牲层133与间隙壁140的图案同时转移至下方的掩模结构120以及基底100，以在第一区100H的基底100内分别定义出主动区101、103以及位于主动区101、103之间较低的平面102，其中，主动区101位于两个主动区103之间；同时，将第二区100L内间隙壁140的图案转移至下方的掩模结构120以及基底100，以在第二区100L的基底100内分别蚀刻出多个鳍状结构105以及位于各鳍状结构105之间较低的平面104。换言之，形成于第二区100L内的鳍状结构105突出于基底100的平面104，并且，第二区100L内的平面104与第一区100H内的平面102相互齐高，而各主动区101、103顶部的平面101a、103a则与鳍状结构105的顶面齐高，如图3所示。
而后，再如图3所示，先进行一介电材料的沉积制作工艺，然后利用掩模结构120当作停止层来对该介电材料进行一平坦化制作工艺，接着再进行一回蚀刻制作工艺来部分移除该介电材料，以暴露出第一区100H内各主动区101、103的上半部以及第二区100L内鳍状结构105的上半部105a，进而使剩余的该介电材料在基底100内分别形成多个浅沟槽隔离160，并分别环绕第一区100H内的主动区101、103与第二区100L内的鳍状结构105。之后，完全移除掩模结构120。其中，值得注意的是，各主动区101、103顶部的平面101a、103a、各鳍状结构105的该顶面齐平，而位于基底100的第一区100H内的浅沟槽隔离161则与位于基底100的第二区100L内浅沟槽隔离162具有相同的深度D1。之后，还可通过另一掩模层(未绘示)于基底100的第一区100H内进行另一离子注入制作工艺，以在部分的主动区101与主动区103内形成高压掺杂区115。其中，高压掺杂区115完全位于高压深阱区110内，并具有相同的导电型式(如同为P型或同为N型)以及相对较高的掺杂浓度，如此，可在后续制作工艺中作为高压元件的源极/漏极区。
如图4所示，然后，在各主动区103暴露的该上半部以及鳍状结构105的上半部105a上分别形成栅极结构170、180。细部来说，栅极结构170设置于主动区103的上方，以部分覆盖主动区103的平面103a与一侧的侧壁，栅极结构180则设置于至少一鳍状结构105上，并跨设于相对应的鳍状结构105的上半部105a。在一实施例中，栅极结构170、180的制作工艺包括但不限于以下步骤。首先，在基底100上依序形成栅极介电材料层(未绘示，例如包括氧化硅等材质)以及栅极电极层(未绘示，例如包括多晶硅等材质)，然后，对该栅极介电材料层以及该栅极电极层进行图案化制作工艺，以同时形成栅极结构170、180。如此，栅极结构170、180可分别包括由下而上依序堆叠的栅极介电层171、181以及栅极电极层173、183，其中，栅极介电层181直接接触各鳍状结构105的上半部105a的表面上，而栅极电极183则形成在栅极介电层181上并跨设于各鳍状结构105的上半部105a，进而成为一多晶硅栅极(polygate)。此外，在形成多晶硅栅极之后，也可视需求来进行蚀刻鳍状结构(fin recess)、外延制作工艺以及形成低压晶体管的源极/漏极(source/drain,S/D)等制作工艺，在此不多加赘述。
然后，再如图4所示，在基底100上形成接触蚀刻阻挡材料层(contact etch stoplayer,CESL)190，其共型地覆盖于浅沟槽隔离160、各主动区101、103、鳍状结构105以及栅极结构170、180上。在一实施例中，接触蚀刻阻挡材料层190例如包括氮化硅、氮氧化硅或碳氮化硅等材质，但不以此为限。
如图5所示，进行接触蚀刻阻挡材料层190的图案化制作工艺。首先，在基底100上形成掩模结构210，其具有开口212，以暴露出第一区100H内的主动区101及其两侧一部分的浅沟槽隔离161。在一实施例中，掩模结构210例如包括由下而上依序堆叠的第一掩模层211(例如包括填洞能力较佳的有机介电材质等)以及第二掩模层213(例如包括氮化硅等材质)，但不以此为限。然后，通过掩模结构210进行蚀刻制作工艺，部分移除接触蚀刻阻挡材料层190，以暴露出主动区101顶部的平面101a及其两侧该部分的浅沟槽隔离161。其中，平面101a明显高于各主动区101、103之间的平面102，以及各鳍状结构105之间的平面104。此外，本领域者应可理解，在进行接触蚀刻阻挡材料层190的该图案化制作工艺时，还可一并于基底100的第二区100H内形成多个接触洞，举例来说，掩模结构210上还可进一步包括其他开口(未绘示)，以暴露出的鳍状结构105的一部分(未绘示)，如此，即可在后续制作工艺中，在鳍状结构105的该部分上进行金属硅化物制作工艺，并形成插塞(未绘示)。
如图6所示，在完全移除掩模结构210后，进行沉积制作工艺，例如一可流动式化学气相沉积(flowable chemical vapor deposition,FCVD)，以于基底100上形成一介电材料层(interlayer dielectric layer,ILD)220，使得介电材料层220可整体性地覆盖浅沟槽隔离160、各主动区101、103、鳍状结构105以及栅极结构170、180。在一实施例中，介电材料层220例如包括氧化硅等材质，但不以此为限。
如图7所示，进行金属栅极置换(replacement of metal gate,RMG)制作工艺，其包括但不限定为以下步骤。首先，进行平坦化制作工艺，例如是化学机械研磨制作工艺(chemical mechanical polishing/planarizing process,CMP)，部分移除介电材料层220至部分暴露出接触蚀刻阻挡材料层190，再进一步移除覆盖在栅极结构170、180顶面的接触蚀刻阻挡材料层190，如此，可依序形成第一介电层221与接触蚀刻阻挡层191，其中，第一介电层221覆盖在接触蚀刻阻挡层191上。需特别说明的是，第一介电层221作为半导体装置300的层间介电层(interlayer dielectric layer,ILD)，是以，其顶面与栅极结构170、180的该顶面齐平。然后，完全移除栅极结构170、180，以在第一介电层221内形成多个栅极沟槽，包括位于第一区100H内的两个栅极沟槽223，其分别暴露出主动区103顶部的平面103a，以及位于第二区100H内的栅极沟槽225，其暴露出鳍状结构105的顶部105a，如图7所示。其中，各栅极沟槽223、225两侧的侧壁均被接触蚀刻阻挡层191所覆盖，如图7所示。
然后，如图8所示，在各栅极沟槽223、225内依序形成栅极介电层231、251，例如包括一高介电常数介电(high dielectric constant,high-k)材质如氧化铪(hafniumoxide,HfO2)、硅酸铪氧化合物(hafnium silicon oxide,HfSiO4)或硅酸铪氮氧化合物(hafnium silicon oxynitride,HfSiON)等，以及栅极电极233、253，其例如包括一低阻值金属材质如铝(aluminum,Al)、钛(titanium,Ti)、钽(tantalum,Ta)或钨(tungsten,W)等，但不以此为限。如此，依序堆叠的栅极介电层231与栅极电极233可填满各栅极沟槽223，进而形成晶体管230，位于第一区100H内。另一方面，依序堆叠的栅极介电层251与栅极电极253则可填满栅极沟槽225，进而形成晶体管250，位于第二区100L内。在此设置下，晶体管230、250都可包括金属栅极(metal gate)，并且分别被部分的接触蚀刻阻挡层191以及第一介电层221所环绕，使得接触蚀刻阻挡层191可设置于栅极电极233、253与第一介电层221之间，如图8所示。其中，晶体管250的栅极电极253因是跨设于鳍状结构105的顶部105a而可成为鳍状场效晶体管，其可作为低压晶体管而适用于低压操作；而晶体管230则可作为虚置栅极或是适用于其他电压范围，但不以此为限。
而后，再如图8所示，在基底100上形成栅极堆叠260，其包括由下而上依序堆叠的第二介电层261、导电层(例如包括多晶硅、氮化钛等材质)263、以及盖层(例如包括氮化硅等材质)265，以整体性地覆盖下方的第一介电层221以及各晶体管230、250。需注意的是，第二介电层261例如包括四乙氧基硅烷(tetraethoxysilane,TEOS)等低介电材质，其直接覆盖于第一介电层221以及各晶体管230、250的上方，以保护下方的各晶体管230、250(特别是其栅极电极233、253)免于受到后续制作工艺的影响，但不以此为限。
如图9所示，对栅极堆叠260进行图案化制作工艺，以在主动区101上方形成晶体管270。晶体管270包括依序堆叠的第二介电层261a、栅极电极263a以及盖层265a，其中，第二介电层261a、栅极电极263a以及盖层265a可具有垂直切齐的侧壁，并且，在垂直于基底100的垂直方向(未绘示)上可完全覆盖于下方的主动区101。需说明的是，部分的第一介电层221(第一介电层221介于两个晶体管230之间的部分)形成在主动区101最顶部的平面101a上，是以，该部分的第一介电层221以及第二介电层261a可共同形成晶体管270的栅极介电层271，栅极电极263a设置于栅极介电层271上，而两侧的主动区103则可作为晶体管270的源极/漏极区，该些源极/漏极区的上方分别设置晶体管230，并通过浅沟槽隔离161与主动区101相互隔离，如图9所示。换言之，本实施例的晶体管270的栅极介电层271具有复合结构，其包括依序堆叠于平面101a上的第一介电层221以及第二介电层261a。需注意的是，第一介电层221以及第二介电层261a在平行于基底100的水平方向(未绘示)上分别具有不同的长度，使得第一介电层221以及第二介电层261a两侧的侧壁并未垂直切齐，此外，第一介电层221以及第二介电层261a分别具有不同的厚度，其中，第一介电层221的厚度T1例如是约为第二介电层261a的厚度T2的4倍至2倍左右，使得第一介电层221与第二介电层261a的厚度比例可约为4:1至4:2，但不以此为限。
此外，需额外说明的是，本实施例的高压元件还可进一步包括一电阻结构(未绘示)，例如是高阻质的电阻元件(high resistant resistor,HiR)，其包括由下依序堆叠的导电层以及盖层。本领域者应可轻易理解，该电阻结构的制作可整合于晶体管270的制作，举例来说，可在图案化栅极堆叠260时，一并在第一区100H内形成栅极电极263a以及基底100的一电阻区(未绘示)内形成一电阻结构，使得该电阻结构的该导电层与晶体管270的栅极电极263a可具有相同的材质(例如包括多晶硅、氮化钛等材质)与厚度，但不以此为限。在另一实施例中，也可选择于晶体管270形成前或形成后，额外进行光刻及蚀刻制作工艺，形成该电阻结构，如此，该电阻结构的该导电层与晶体管270的栅极电极263a可分别具有不同的材质与厚度。
由此，即完成本发明第一实施例中的半导体装置300的制作。在本实施例的形成方法是于定义鳍状结构105时，将原本用于形成调整标记(alignment mark)的周边区一并定义为高压元件的主动区101、103，由此，可在制作工艺简化的前提下整合鳍状场效晶体管(即晶体管250)的制作工艺以及高压元件(即晶体管270)的制作工艺。并且，在本实施例中，高压元件(即晶体管270)具有复合结构的栅极介电层271，其中，部分的栅极介电层(即第一介电层221设置在平面101a上的部分)寄生于半导体装置300的层间介电层(即第一介电层221)内。在此设置下，即使高压元件的栅极介电层具有相对较大的厚度，仍可有效地整合于鳍状场效晶体管的结构中，使得鳍状场效晶体管的栅极顶面可齐平于该部分的栅极介电层的顶面，避免高压元件(即晶体管270)与低压元件(即晶体管250)之间形成过大的高度落差，避免衍生严重的负载效应，故有利于提升半导体装置300的整体效能。
本领域者应可轻易了解，为能满足实际产品需求的前提下，本发明的半导体装置也可能有其它态样，而不限于前述实施例所述。举例来说，在另一实施例中，也可在进行图7所示的金属栅极置换(RMG)制作工艺时，选择仅曝露栅极结构180，进而将栅极沟槽225内的栅极介电层181及栅极电极层183分别置换成栅极介电层251与栅极电极253。然后，再在后续制作工艺中完全移除栅极结构170，用以将栅极沟槽223内的栅极介电层171及栅极电极层173置换成一导电材料，进而形成一直接接触主动区103内的高压掺杂区115的源极/漏极插塞(S/D contact,未绘示)。下文将进一步针对本发明半导体装置的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
请参照图10所示，其绘示本发明第二实施例中半导体装置500的制作方法的示意图。本实施例的形成方法大体上与前述实施例的形成方法相同，如图1至图8所示，相同之处于此不再赘述。本实施例与前述实施例主要差异在于，第二介电层261直接覆盖在晶体管250的栅极电极253的顶面。
细部来说，在图案化本实施例的栅极堆叠260时，是利用第二介电层261作为蚀刻阻挡层，如此，本实施例的第二介电层261于该图案化制作工艺进行后，仍可完整的覆盖于下方的第一介电层221以及晶体管230、250的顶面，保护下方元件，特别是晶体管230、250的栅极电极233、253。如此，本实施例的晶体管370仍包括依序堆叠的第二介电层261、栅极电极263a以及盖层265a，其中，栅极电极263a以及盖层265a具有垂直切齐的侧壁，而第二介电层261的侧壁则为垂直切齐于栅极电极263a、盖层265a的侧壁。此外，在本实施例中，形成在平面101a上的第一介电层221以及第二介电层261同样可共同形成晶体管370的栅极介电层371，栅极电极263a设置于栅极介电层371上，而两侧的主动区103则可作为晶体管270的源极/漏极区，该些源极/漏极区的上方分别设置晶体管230，并通过浅沟槽隔离161与主动区101相互隔离，如图10所示。在此设置下，第一介电层221以及第二介电层261两侧的侧壁可垂直切齐并分别具有不同的厚度，其中，第一介电层221的厚度T1例如是约为第二介电层261的厚度T2的4倍至2倍左右，使得第一介电层221与第二介电层261的厚度比例可约为4:1至4:2，但不以此为限。
由此，即完成本发明第二实施例中的半导体装置500的制作。在本实施例中，晶体管370的栅极介电层371同样是部分寄生于层间介电层中，使得高压元件的栅极介电层的一部分整合于鳍状场效晶体管的层间介电层中，使得鳍状场效晶体管的栅极顶面可齐平于该部分的栅极介电层的顶面，避免高压元件(即晶体管370)与低压元件(即晶体管250)之间形成过大的高度落差，避免衍生严重的负载效应，故有利于提升半导体装置500的整体效能。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体装置，其特征在于，包括：
基底，包括高压区以及低压区；
第一晶体管，设置在该高压区内，该第一晶体管包括：
第一栅极介电层，设置在该基底的第一平面上，其中，该第一栅极介电层包括复合结构，该复合结构包括由下而上依序堆叠的第一介电层与第二介电层；以及
第一栅极电极，设置在该第一栅极介电层上；以及
第二晶体管，设置在该低压区内，该第二晶体管包括：
多个鳍状结构，突出于该基底的第二平面；以及
第二栅极电极，跨设于该些鳍状结构上，其中，该第一介电层覆盖该第二栅极电极的侧壁，且该第一介电层的顶面与第二栅极电极的顶面齐平。
2.依据权利要求1所述的半导体装置，其特征在于，该第二介电层覆盖该第二栅极电极的该顶面。
3.依据权利要求1所述的半导体装置，其特征在于，该第二介电层的侧壁与该第一栅极电极垂直切齐。
4.依据权利要求1所述的半导体装置，其特征在于，该第二栅极电极包括金属栅极。
5.依据权利要求1所述的半导体装置，其特征在于，还包括：
接触蚀刻阻挡层，设置于该第二栅极电极与该第一介电层之间，该第一介电层覆盖该接触蚀刻阻挡层。
6.依据权利要求1所述的半导体装置，其特征在于，该第一平面高于该第二平面，且该第一平面与该鳍状结构的顶面齐高。
7.依据权利要求1所述的半导体装置，其特征在于，还包括：
多个浅沟槽隔离，设置于该基底内并分别为在该低压区与该高压区内，其中，位于该低压区内的该浅沟槽隔离与位于该高压区内的该浅沟槽隔离具有相同的深度，且该些鳍状结构的顶部突出于该低压区内的该浅沟槽隔离的顶面。
8.依据权利要求7所述的半导体装置，其特征在于，该第一晶体管还包括：
两源极/漏极区设置于该基底内，该高压区内的该浅沟槽隔离设置于该第一栅极电极与该些源极/漏极区之间。
9.依据权利要求8所述的半导体装置，其特征在于，还包括：
两虚置栅极分别设置在该些源极/漏极区上，其中，该些虚置栅极的顶面与该第一介电层的顶面齐平。
10.依据权利要求1所述的半导体装置，其特征在于，该第一介电层与该第二介电层的厚度比例为4:1至4:2。
11.一种半导体装置的制作方法，其特征在于，包括：
提供基底，该基底包括高压区以及低压区；
在该高压区内形成第一晶体管，该第一晶体管包括：
第一栅极介电层，设置在该基底的第一平面上，其中，该第一栅极介电层包括复合结构，该复合结构包括由下而上依序堆叠的第一介电层与第二介电层；以及
第一栅极电极，设置在该第一栅极介电层上；以及
在该低压区内形成第二晶体管，该第二晶体管包括：
多个鳍状结构，突出于该基底的第二平面；以及
第二栅极电极，跨设于该些鳍状结构上，其中，该第一介电层覆盖该第二栅极电极的侧壁，且该第一介电层的顶面与该第二栅极电极齐平。
12.依据权利要求11所述的半导体装置的制作方法，其特征在于，还包括：
进行侧壁自对准双重图案化制作工艺，以在该低压区的该第二表面上形成该些鳍状结构，并在该高压区内形成该第一表面；以及
分别于该低压区与该高压区内形成多个浅沟槽隔离，其中，位于该低压区内的该浅沟槽隔离与位于该高压区内的该浅沟槽隔离具有齐平的底面，该些鳍状结构的顶部突出于位于该低压区内的该浅沟槽隔离的顶面。
13.依据权利要求12所述的半导体装置的制作方法，其特征在于，还包括：
形成多晶硅栅极横跨该些鳍状结构的该顶部；
在该些浅沟槽隔离、该基底与该多晶硅栅极上形成接触蚀刻阻挡材料层；
部分移除位于该高压区内的该接触蚀刻阻挡材料层；
在该接触蚀刻阻挡材料层上形成第一介电材料层；以及
进行平坦化制作工艺，形成接触蚀刻阻挡层与该第一介电层，其中，该第一介电层覆盖该接触蚀刻阻挡层，该多晶硅栅极埋设在该第一介电层内并仅暴露出该多晶硅栅极的表面。
14.依据权利要求13所述的半导体装置的制作方法，其特征在于，还包括：
在该接触蚀刻阻挡材料层形成之前，在该基底内形成两源极/漏极，该些源极/漏极被该高压区内的该浅沟槽隔离环绕；以及
在该些源极/漏极上分别形成两虚置栅极，其中，该些虚置栅极的顶面与该第一介电层的该顶面齐平。
15.依据权利要求13所述的半导体装置的制作方法，其特征在于，还包括：
进行金属栅极置换制作工艺，移除该多晶硅栅极并形成该第二栅极电极，其中，该第二栅极包括金属栅极。
16.依据权利要求15所述的半导体装置的制作方法，其特征在于，在该金属栅极置换制作工艺进行后，形成该第二介电层覆盖该第二栅极电极的该顶面，并且，形成该第一栅极电极，其中，该第二介电层的侧壁与该第一栅极电极的侧壁并未垂直切齐。
17.依据权利要求15所述的半导体装置的制作方法，其特征在于，在该金属栅极置换制作工艺进行后，还包括：
形成第二介电材料层覆盖该第二栅极电极的该顶面；
在该第二介电材料层上形成一导电材料层；以及
图案化该第二介电材料层以及该导电材料层，形成该第一栅极电极与该第二介电层，其中，该第二介电层的侧壁与该第一栅极电极的侧壁垂直切齐。
18.依据权利要求16所述的半导体装置的制作方法，其特征在于，还包括：
在该第二介电层上形成电阻结构。
19.依据权利要求18所述的半导体装置的制作方法，其特征在于，在该第一栅极电极形成时，形成该电阻结构。
20.依据权利要求18所述的半导体装置的制作方法，其特征在于，还包括：
在该自对准双重图案化制作工艺进行前，在该基底内形成高压深阱区。
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