[go: up one dir, main page]

CN112466956B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN112466956B
CN112466956B CN202011479016.7A CN202011479016A CN112466956B CN 112466956 B CN112466956 B CN 112466956B CN 202011479016 A CN202011479016 A CN 202011479016A CN 112466956 B CN112466956 B CN 112466956B
Authority
CN
China
Prior art keywords
region
active
drift
active region
drift region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011479016.7A
Other languages
English (en)
Other versions
CN112466956A (zh
Inventor
程亚杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuhan Xinxin Integrated Circuit Co ltd
Original Assignee
Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuhan Xinxin Semiconductor Manufacturing Co Ltd filed Critical Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority to CN202011479016.7A priority Critical patent/CN112466956B/zh
Publication of CN112466956A publication Critical patent/CN112466956A/zh
Application granted granted Critical
Publication of CN112466956B publication Critical patent/CN112466956B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供了一种半导体器件及其制造方法，所述半导体器件包括：衬底，具有体区和漂移区，体区环绕形成于漂移区的外围；场氧层，形成于漂移区中，且场氧层在衬底中分隔出两个第一有源区和一第二有源区，第二有源区位于两个第一有源区之间；以及，环形栅极层，形成于衬底上且环绕第二有源区，所述环形栅极层跨接覆盖所述漂移区的一部分和所述体区的一部分。本发明的技术方案可以利用单一的工艺，透过光掩膜图案的改变，不增加额外的步骤，兼容性较高，使得能够在不增加体区到漏极区之间的距离的同时，还能提高击穿电压。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件及其制造方法。
背景技术
横向双扩散金属氧化物(LDMOS，lateral double-diffused MOS)是半导体工艺中广为使用的一种半导体器件，可提供较高的击穿电压，并且在操作时具有低的导通电阻。相比于互补金属氧化物半导体(CMOS)，LDMOS要承受更高的工作电压，因此，LDMOS中的隔离结构相比CMOS要求更高，不仅要考虑漏极区到源极区的击穿电压，也要考虑漏极区到体区的击穿电压，那么，就非常考验LDMOS的工艺制程和版图的优化。
其中，为了保证漏极区到体区的击穿电压大于漏极区到源极区的击穿电压，需要将体区到漏极区之间的距离增加到足够大，即增大体区和漏极区之间的浅沟槽隔离结构的宽度，但是，这样会浪费器件的面积，导致整个器件的尺寸增大或者器件中的其它功能区的尺寸减小，从而影响器件的性能。
因此，如何在不增加体区到漏极区之间的距离的同时，还能提高击穿电压是目前亟需解决的问题。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，能够在不增加体区到漏极区之间的距离的同时，还能提高击穿电压。
为实现上述目的，本发明提供了一种半导体器件，包括：
衬底，具有体区和漂移区，所述体区环绕形成于所述漂移区的外围；
场氧层，形成于所述漂移区中，且所述场氧层在所述衬底中分隔出两个第一有源区和一第二有源区，所述第二有源区位于两个所述第一有源区之间；以及，
环形栅极层，形成于所述衬底上且环绕所述第二有源区，所述环形栅极层跨接覆盖所述漂移区的一部分和所述体区的一部分。
可选地，每个所述第一有源区跨接所述体区和所述漂移区，所述第二有源区位于两个所述第一有源区之间的漂移区中，所述漂移区包围所述第一有源区和所述第二有源区之间的场氧层。
可选地，在所述第一有源区中形成有源极区，且所述源极区位于所述体区中；在所述第二有源区中形成有漏极区。
可选地，所述体区中形成有环绕所述漂移区的体接触区，且所述体接触区与所述第一有源区和所述第二有源区之间通过所述衬底中的浅沟槽隔离结构隔离，所述场氧层在垂直于所述第二有源区至所述第一有源区的方向上的两端与所述浅沟槽隔离结构接触。
可选地，所述体区和所述体接触区为第一导电类型，所述漂移区、所述源极区和所述漏极区为第二导电类型；所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一导电类型为P型，所述第二导电类型为N型。
可选地，所述体区和所述漂移区之间接触或不接触。
可选地，所述场氧层为LOCOS、浅沟槽隔离结构或高温氧化层。
可选地，还包括CMOS元件或双极型元件。
进一步地，本发明还提供了一种半导体器件的制造方法，包括：
提供一衬底，具有体区和漂移区，所述体区环绕形成于所述漂移区的外围；
形成场氧层于所述漂移区中，且所述场氧层在所述衬底中分隔出两个第一有源区和一第二有源区，所述第二有源区位于两个所述第一有源区之间；以及，
形成环形栅极层于所述衬底上，所述环形栅极层环绕所述第二有源区，所述环形栅极层跨接覆盖所述漂移区的一部分和所述体区的一部分。
可选地，每个所述第一有源区跨接所述体区和所述漂移区，所述第二有源区位于两个所述第一有源区之间的漂移区中，所述漂移区包围所述第一有源区和所述第二有源区之间的场氧层。
可选地，所述半导体器件的制造方法还包括：在所述第一有源区中形成源极区以及在所述第二有源区中形成漏极区，所述源极区位于所述体区中。
可选地，所述场氧层为LOCOS、浅沟槽隔离结构或高温氧化层。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的半导体器件，由于包括形成于漂移区中的场氧层，且所述场氧层在所述衬底中分隔出两个第一有源区和一第二有源区，所述第二有源区位于两个所述第一有源区之间；以及，形成于所述衬底上且环绕所述第二有源区的环形栅极层，所述环形栅极层跨接覆盖漂移区的一部分和体区的一部分。本发明的技术方案可以利用单一的工艺，透过光掩膜图案的改变，不增加额外的步骤，使得能够在不增加体区到漏极区之间的距离的同时，还能提高击穿电压。
2、本发明的半导体器件的制造方法，通过形成场氧层于衬底中的漂移区中，且所述场氧层在所述衬底中分隔出两个第一有源区和一第二有源区，所述第二有源区位于两个所述第一有源区之间；以及，形成环形栅极层于所述衬底上，所述环形栅极层环绕所述第二有源区，所述环形栅极层跨接覆盖漂移区的一部分和体区的一部分。本发明的技术方案可以利用单一的工艺，透过光掩膜图案的改变，不增加额外的步骤，使得能够在不增加体区到漏极区之间的距离的同时，还能提高击穿电压。
附图说明
图1是现有的一种LDMOS的版图；
图2是图1所示的LDMOS沿AA’方向的剖面示意图；
图3是图1所示的LDMOS沿BB’方向的剖面示意图；
图4是本发明一实施例的半导体器件的版图；
图5是图4所示的半导体器件沿CC’方向的剖面示意图；
图6是图4所示的半导体器件沿DD’方向的剖面示意图；
图7a～图7d是本发明一实施例的半导体器件相比现有的一种LDMOS提高击穿电压的原理示意图；
图8是本发明一实施例的半导体器件的制造方法的流程图。
其中，图1～图8的附图标记说明如下：
10-衬底；11-体区；12-漂移区；13-浅沟槽隔离结构；14-栅极层；15-体接触区；16-源极区；17-漏极区；20-衬底；21-体区；22-漂移区；23-场氧层；231-浅沟槽隔离结构；24-环形栅极层；25-体接触区；26-源极区；27-漏极区；28-导电插塞；A1-第一有源区，A2-第二有源区。
具体实施方式
以图1至图3所示的现有的LDMOS的结构为例，衬底10中形成有漂移区12和环绕漂移区12的体区11，漂移区12和体区11中均形成有浅沟槽隔离结构13，浅沟槽隔离结构13围成有源区(未图示)；衬底10上形成有两个长方形的栅极层14，有源区中具有两个源极区16和一个共用的漏极区17，漏极区17形成于两个栅极层14之间的漂移区12中，且漏极区17被浅沟槽隔离结构13环绕，两个源极区16分别形成于栅极层14的背向漏极区17的体区11中，位于源极区16和漏极区17之间的体区11构成沟道区，每个栅极层14在沟道区的长度方向(即从源极区16至漏极区17的方向)上从体区11上经漂移区12延伸至源极区16和漏极区17之间的浅沟槽隔离结构13上，每个栅极层14在沟道区的宽度方向上的两端从有源区上延伸至浅沟槽隔离结构13上，体区11中形成有环形的体接触区15，且体接触区15与源极区16和漏极区17之间通过浅沟槽隔离结构13隔离开。其中，为了保证漏极区17到体区11的击穿电压大于漏极区17到源极区16的击穿电压，需要将体区11到漏极区17之间的距离增加到足够大，即增大体区11和漏极区17之间的浅沟槽隔离结构13的宽度，但是，这样会浪费器件的面积，导致整个器件的尺寸增大或者器件中的其它功能区的尺寸减小，从而影响器件的性能。因此，本发明提出了一种半导体器件及其制造方法，使得在不增加体区到漏极区之间的距离的同时，还能提高击穿电压。
为使本发明的目的、优点和特征更加清楚，以下结合附图对本发明提出的半导体器件及其制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明一实施例提供了一种半导体器件，参阅图4～图6，所述半导体器件包括衬底20、场氧层23和环形栅极层24，所述衬底20具有体区21和漂移区22，所述体区21环绕形成于所述漂移区22的外围；所述场氧层23形成于所述漂移区22中，且所述场氧层23在所述衬底20中分隔出两个第一有源区A1和一第二有源区A2，所述第二有源区A2位于两个所述第一有源区A1之间；以及，所述环形栅极层24形成于所述衬底20上且环绕所述第二有源区A2，所述环形栅极层24跨接覆盖所述漂移区22的一部分和所述体区21的一部分。
下面参阅图4～图7b详细描述本实施例提供的半导体器件。
所述衬底20具有体区21和漂移区22，所述体区21环绕形成于所述漂移区22的外围。所述衬底20的材质可以为本领域技术人员熟知的任意合适的底材。
其中，所述体区21和所述漂移区22之间可以接触或不接触。图4～图6所示的实施例中，所述体区21和所述漂移区22之间接触；在其他实施例中，为了提高击穿电压，也可以调整所述体区21和所述漂移区22的范围，使得所述体区21和所述漂移区22之间不接触。
所述场氧层23形成于所述衬底20中的漂移区22中，且所述场氧层23在所述衬底20中分隔出两个第一有源区A1和一第二有源区A2，所述第二有源区A2位于两个所述第一有源区A1之间。所述场氧层23的底面高于所述体区21和所述漂移区22的底面。
所述场氧层23可以为LOCOS、浅沟槽隔离结构或高温氧化层，三者形成方式和厚度不同，可根据器件要求选择。若所述场氧层23为LOCOS，采用局部氧化的方式形成所述LOCOS，LOCOS为硅局部氧化隔离结构(Local Oxidation of Silicon)，所述LOCOS形成于所述衬底20中的漂移区22中，且所述LOCOS的顶面高于所述衬底20的顶面；若所述场氧层23为浅沟槽隔离结构，采用刻蚀出沟槽并进行填充的方式形成所述浅沟槽隔离结构，所述浅沟槽隔离结构形成于所述衬底20中的漂移区22中，且所述浅沟槽隔离结构的顶面高于所述衬底20的顶面或与所述衬底20的顶面齐平；若所述场氧层23为高温氧化层，采用高温沉积的方式形成所述高温氧化层，所述高温氧化层形成于所述衬底20中的漂移区22中。其中，图4～图7b所示的实施例中，所述场氧层23为浅沟槽隔离结构。
每个所述第一有源区A1跨接所述体区21和所述漂移区22，即所述体区21和所述漂移区22的交界处位于所述第一有源区A1中；所述第二有源区A2位于两个所述第一有源区A1之间的漂移区22中，所述漂移区22包围所述第一有源区A1和所述第二有源区A2之间的场氧层23。
在从所述第二有源区A2至所述第一有源区A1的方向上，所述第一有源区A1的长度可以大于所述第二有源区A2的长度；在垂直于从所述第二有源区A2至所述第一有源区A1的方向上，所述第一有源区A1的长度等于所述第二有源区A2的长度。
所述体区21中形成有环绕所述漂移区22的体接触区25，且所述体接触区25与所述第一有源区A1和所述第二有源区A2之间通过所述衬底20中的浅沟槽隔离结构231隔离，所述场氧层23在垂直于所述第二有源区A2至所述第一有源区A1的方向上的两端与所述浅沟槽隔离结构231接触，即所述场氧层23和所述浅沟槽隔离结构231围成了所述第一有源区A1和所述第二有源区A2。且一部分的所述浅沟槽隔离结构231位于所述体区21中，另一部分的所述浅沟槽隔离结构231位于所述漂移区22中。
所述环形栅极层24形成于所述衬底20上且环绕所述第二有源区A2，所述环形栅极层24跨接覆盖所述漂移区22的一部分和所述体区21的一部分。所述环形栅极层24为一方形的环，所述环形栅极层24在从所述第二有源区A2至所述第一有源区A1的方向上的两侧从所述体区21经所述漂移区22延伸至所述第一有源区A1和所述第二有源区A2之间的场氧层23上，且环形栅极层24的所述两侧在垂直于从所述第二有源区A2至所述第一有源区A1的方向上从所述第一有源区A1上延伸至所述浅沟槽隔离结构231上，且所述环形栅极层24在垂直于从所述第二有源区A2至所述第一有源区A1的方向上的另两侧位于所述浅沟槽隔离结构231上且跨接所述体区21和所述漂移区22，所述环形栅极层24未覆盖所述第二有源区A2。其中，所述环形栅极层24的延伸至所述第一有源区A1和所述第二有源区A2之间的场氧层23上的部分可以作为LDMOS器件的场板。
所述环形栅极层24与所述第一有源区A1的衬底20之间还形成有栅极介电层(未图示)，即所述环形栅极层24一部分覆盖在栅极介电层上，一部分覆盖在所述第一有源区A1与所述第二有源区A2之间的场氧层23上，另一部分还位于所述浅沟槽隔离结构231上，共同组成环形结构。具体如图4～图5所示。
在从所述第二有源区A2至所述第一有源区A1的方向上以及在垂直于从所述第二有源区A2至所述第一有源区A1的方向上，所述体区21和所述漂移区22的交界处可以位于所述环形栅极层24的下方。由于所述体区21和所述漂移区22可以接触或不接触，那么，所述环形栅极层24所覆盖的所述体区21和所述漂移区22的面积可以进行调整，例如可以根据离子注入形成所述体区21和所述漂移区22的条件并结合仿真得到的半导体器件的击穿电压的情况进行调整，即根据离子注入的能量和剂量调整所述体区21和所述漂移区22的深度和浓度，进而根据所述体区21和所述漂移区22的深度和浓度对应的击穿电压的情况调整所述环形栅极层24所覆盖的所述体区21和所述漂移区22的面积。
在所述环形栅极层24的所述两侧的背向所述第二有源区A2的第一有源区A1中形成有源极区26，且所述源极区26位于所述体区21中；在所述第二有源区A2中形成有漏极区27，即所述漏极区27形成于所述漂移区22中，两个所述源极区26共用所述漏极区27。那么，位于所述环形栅极层24下方的所述源极区26和所述漏极区27之间的区域即为沟道区(未图示)，从所述第二有源区A2至所述第一有源区A1的方向即为沟道区的长度方向，垂直于从所述第二有源区A2至所述第一有源区A1的方向即为沟道区的宽度方向。
所述体接触区25与所述源极区26和所述漏极区27之间通过所述浅沟槽隔离结构231隔离。由于所述环形栅极层24为环形结构，那么，所述漏极区27的在所述沟道区的宽度方向上的两端的浅沟槽隔离结构231上形成有环形栅极层24。
所述源极区26、所述漏极区27、所述体接触区25和所述环形栅极层24上形成有导电插塞28，且所述环形栅极层24上的导电插塞28位于所述浅沟槽隔离结构231的上方。
所述体区21和所述体接触区25为第一导电类型，所述漂移区22、所述源极区26和所述漏极区27为第二导电类型；所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一导电类型为P型，所述第二导电类型为N型。N型的离子种类可以包括磷、砷等，P型的离子种类可以包括硼、镓等。
在实际应用时，上述半导体器件还可以包括其他的元件，例如是CMOS元件或双极型元件。
由上述内容可知，由于所述环形栅极层24在垂直于从所述第二有源区A2至所述第一有源区A1的方向(即所述沟道区的宽度方向)上的另两侧位于所述浅沟槽隔离结构231上且跨接所述体区21和所述漂移区22，使得所述漂移区22上的电场可以一部分终止到所述环形栅极层24上，进而使得电场峰值降低，经仿真，相同的器件尺寸下，本发明的半导体器件(例如图4～图6所示的实施例)相比现有的图1～图3所示的LDMOS的结构，击穿电压可以提高10％～50％。
以所述体区的导电类型为P型，所述漂移区的导电类型为N型，在所述体区上施加0V的电压以及在漂移区上施加最大工作电压为例，参阅图7a～图7d对本发明一实施例的半导体器件相比现有的一种LDMOS提高击穿电压的原理进行说明，其中，图7a和图7b所示的为以电场高斯定理进行说明，图7c和图7d所示的为以电场曲率半径的原理进行说明，图7a和图7c即为图3所示的结构，图7b和图7d即为图6所示的结构。从图7a～图7d中可以看出，在体区(即体区11和体区21)和漂移区(即漂移区12和漂移区22)的交界处的两侧，体区中具有固定负电荷(-)，漂移区中具有固定正电荷(+)，电场线由漂移区的固定正电荷终止到体区的固定负电荷，交界处的PN结两侧的电荷数量相等，PN结处的电场强度最强(即图7a和图7b中的峰值电场E)。
其中，与图7a相比，图7b中由于所述环形栅极层24在所述沟道区的宽度方向上的所述另两侧位于所述浅沟槽隔离结构231上且跨接所述体区21和所述漂移区22，使得所述漂移区22中的一部分的固定正电荷的电场线终止于所述环形栅极层24上，对于与图7a中的相同的峰值电场E，由于所述体区21相比所述体区11的固定负电荷的数量没有变，即所述体区21与所述体区11的耗尽区的宽度均为X1，积分得到的电场强度均为S1，那么，所述漂移区22相比所述漂移区12需要展宽耗尽区，即所述漂移区22的耗尽区的宽度X2’大于所述漂移区12的耗尽区的宽度X2，宽度X2’积分后的电场强度S2’大于宽度X2积分后的电场强度S2，以弥补由于所述环形栅极层24的存在而终止于所述环形栅极层24的固定正电荷。由于峰值电场E没有变化，而所述漂移区22的耗尽区展宽了，那么，根据电压和电场强度及耗尽区宽度的积分可以得到击穿电压提高了。
另外，在图7c中，漂移区12的一侧的电场的曲率(即线L1所示的)为180°；而在图7d中，由于所述环形栅极层24在所述沟道区的宽度方向上的所述另两侧位于所述浅沟槽隔离结构231上且跨接所述体区21和所述漂移区22，所述漂移区22的一侧的电场的曲率(即线L2所示的)增加到了270°，电场线更加稀疏，在施加相同的电压的情况下，电场峰值降低，从而使得击穿电压得到提高。
综上所述，本发明提供的半导体器件，包括：衬底，具有体区和漂移区，所述体区环绕形成于所述漂移区的外围；场氧层，形成于所述漂移区中，且所述场氧层在所述衬底中分隔出两个第一有源区和一第二有源区，所述第二有源区位于两个所述第一有源区之间；以及，环形栅极层，形成于所述衬底上且环绕所述第二有源区，所述环形栅极层跨接覆盖所述漂移区的一部分和所述体区的一部分。本发明的技术方案可以利用单一的工艺，透过光掩膜图案的改变，不增加额外的步骤，兼容性较高，使得能够在不增加体区到漏极区之间的距离的同时，还能提高击穿电压。
本发明一实施例提供一种半导体器件的制造方法，参阅图8，图8是本发明一实施例的半导体器件的制造方法的流程图，所述半导体器件的制造方法包括：
步骤S1、提供一衬底，具有体区和漂移区，所述体区环绕形成于所述漂移区的外围；
步骤S2、形成场氧层于所述漂移区中，且所述场氧层在所述衬底中分隔出两个第一有源区和一第二有源区，所述第二有源区位于两个所述第一有源区之间；
步骤S3、形成环形栅极层于所述衬底上，所述环形栅极层环绕所述第二有源区，所述环形栅极层跨接覆盖所述漂移区的一部分和所述体区的一部分。
下面以制造图4～图6所示的半导体器件为例，对本实施例提供的半导体器件的制造方法进行详细介绍。
按照步骤S1，提供一衬底20，具有体区21和漂移区22，所述体区21环绕形成于所述漂移区22的外围。可以根据版图的设计，对所述衬底20进行离子注入，以在所述衬底20中形成所述体区21和所述漂移区22。
所述衬底20的材质可以为本领域技术人员熟知的任意合适的底材。
其中，所述体区21和所述漂移区22之间可以接触或不接触。图4～图6所示的实施例中，所述体区21和所述漂移区22之间接触；在其他实施例中，为了提高击穿电压，也可以调整所述体区21和所述漂移区22的范围，使得所述体区21和所述漂移区22之间不接触。
按照步骤S2，形成场氧层23于所述衬底20中的漂移区中，且所述场氧层23在所述衬底20中分隔出两个第一有源区A1和一第二有源区A2，所述第二有源区A2位于两个所述第一有源区A1之间。所述场氧层23的底面高于所述体区21和所述漂移区22的底面。
所述场氧层23可以为LOCOS、浅沟槽隔离结构或高温氧化层，三者形成方式和厚度不同，可根据器件要求选择。若所述场氧层23为浅沟槽隔离结构，形成所述场氧层23于所述衬底20中的步骤可以包括：首先，对所述衬底20进行刻蚀，以在所述衬底20中形成沟槽(未图示)；然后，填充隔离材料(例如为氧化硅、氮化硅、氮氧硅等中的至少一种)于所述沟槽中，以形成所述场氧层23。所述浅沟槽隔离结构的顶面高于所述衬底20的顶面或与所述衬底20的顶面齐平。
若所述场氧层23为LOCOS，采用局部氧化的方式形成所述LOCOS，LOCOS为硅局部氧化隔离结构(Local Oxidation of Silicon)，所述LOCOS形成于所述衬底20中的漂移区22中，且所述LOCOS的顶面高于所述衬底20的顶面；若所述场氧层23为高温氧化层，采用高温沉积的方式形成所述高温氧化层，所述高温氧化层形成于所述衬底20中的漂移区22中。其中，图4～图6所示的实施例中，所述场氧层23为浅沟槽隔离结构。
所述第一有源区A1和所述第二有源区A2的整体的外围还形成有浅沟槽隔离结构231，所述场氧层23在垂直于所述第二有源区A2至所述第一有源区A1的方向上的两端与所述浅沟槽隔离结构231接触，因此，所述场氧层23和所述浅沟槽隔离结构231配合围成了所述第一有源区A1和所述第二有源区A2。且一部分的所述浅沟槽隔离结构231位于所述体区21中，另一部分的所述浅沟槽隔离结构231位于所述漂移区22中。
若所述场氧层23为浅沟槽隔离结构，则所述场氧层23和所述浅沟槽隔离结构231可同时形成；若所述场氧层23为LOCOS或高温氧化层，则可先形成所述浅沟槽隔离结构231，再形成所述LOCOS或高温氧化层。
需要说明的是，所述体区21和所述漂移区22可以在所述浅沟槽隔离结构231和所述场氧层23形成之前或之后形成。
每个所述第一有源区A1跨接所述体区21和所述漂移区22，即所述体区21和所述漂移区22的交界处位于所述第一有源区A1中；所述第二有源区A2位于两个所述第一有源区A1之间的漂移区22中，所述漂移区22包围所述第一有源区A1和所述第二有源区A2之间的场氧层23。
在从所述第二有源区A2至所述第一有源区A1的方向上，所述第一有源区A1的长度可以大于所述第二有源区A2的长度；在垂直于从所述第二有源区A2至所述第一有源区A1的方向上，所述第一有源区A1的长度等于所述第二有源区A2的长度。
按照步骤S3，形成环形栅极层24于所述衬底20上，所述环形栅极层24环绕所述第二有源区A2，所述环形栅极层24跨接覆盖所述漂移区22的一部分和所述体区21的一部分。
且在形成所述环形栅极层24于所述衬底20上之前，可以先在所述第一有源区A1衬底20上形成栅极介电层(未图示)，所述栅极介电层与所述场氧层23、所述浅沟槽隔离结构231接触，所述环形栅极层24一部分覆盖在栅极介电层上，一部分覆盖在所述第一有源区A1与所述第二有源区A2之间的场氧层23上，另一部分还位于所述浅沟槽隔离结构231上，共同组成环形结构。具体如图4～图5所示。
所述环形栅极层24为一方形的环，所述环形栅极层24在从所述第二有源区A2至所述第一有源区A1的方向上的两侧从所述体区21经所述漂移区22延伸至所述第一有源区A1和所述第二有源区A2之间的场氧层23上，且环形栅极层24的所述两侧在垂直于从所述第二有源区A2至所述第一有源区A1的方向上从所述第一有源区A1上延伸至所述浅沟槽隔离结构231上，且所述环形栅极层24在垂直于从所述第二有源区A2至所述第一有源区A1的方向上的另两侧位于所述浅沟槽隔离结构231上且跨接所述体区21和所述漂移区22，所述环形栅极层24未覆盖所述第二有源区A2。其中，所述环形栅极层24的延伸至所述第一有源区A1和所述第二有源区A2之间的场氧层23上的部分可以作为LDMOS器件的场板。
形成所述环形栅极层24于所述衬底20上的步骤可以包括：首先，覆盖环形栅极层24的材料于所述衬底20上，然后，对环形栅极层24的材料进行刻蚀，以形成所述环形栅极层24。其中，与制造图1～图3所示的LDMOS器件相比，本发明的实施例无需增加额外的步骤，仅需调整用于制造栅极层14的掩模版的覆盖面积，使得形成的所述环形栅极层24为环形的结构。
在从所述第二有源区A2至所述第一有源区A1的方向上以及在垂直于从所述第二有源区A2至所述第一有源区A1的方向上，所述体区21和所述漂移区22的交界处可以位于所述环形栅极层24的下方。由于所述体区21和所述漂移区22可以接触或不接触，那么，所述环形栅极层24所覆盖的所述体区21和所述漂移区22的面积可以进行调整，例如可以根据离子注入形成所述体区21和所述漂移区22的条件并结合仿真得到的半导体器件的击穿电压的情况进行调整，即根据离子注入的能量和剂量调整所述体区21和所述漂移区22的深度和浓度，进而根据所述体区21和所述漂移区22的深度和浓度对应的击穿电压的情况调整所述环形栅极层24所覆盖的所述体区21和所述漂移区22的面积。
所述半导体器件的制造方法还包括：在所述环形栅极层24的背向所述第二有源区A2的第一有源区A1中形成源极区26以及在所述第二有源区A2中形成漏极区27，所述源极区26位于所述体区21中，所述漏极区27形成于所述漂移区22中，两个所述源极区26共用所述漏极区27。那么，位于所述环形栅极层24下方的所述源极区26和所述漏极区27之间的区域即为沟道区(未图示)，从所述第二有源区A2至所述第一有源区A1的方向即为沟道区的长度方向，垂直于从所述第二有源区A2至所述第一有源区A1的方向即为沟道区的宽度方向。由于所述环形栅极层24为环形结构，那么，所述漏极区27的在所述沟道区的宽度方向上的两端的浅沟槽隔离结构231上形成有环形栅极层24。
所述半导体器件的制造方法还包括：在所述体区21中形成环绕所述漂移区22的体接触区25，且所述体接触区25与所述第一有源区A1和所述第二有源区A2之间通过所述浅沟槽隔离结构231隔离，即所述体接触区25与所述源极区26和所述漏极区27之间通过所述浅沟槽隔离结构231隔离。
所述半导体器件的制造方法还包括：在所述源极区26、所述漏极区27、所述体接触区25和所述环形栅极层24上形成导电插塞28，且所述环形栅极层24上的导电插塞28位于所述浅沟槽隔离结构231的上方。
所述体区21和所述体接触区25为第一导电类型，所述漂移区22、所述源极区26和所述漏极区27为第二导电类型；所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一导电类型为P型，所述第二导电类型为N型。N型的离子种类可以包括磷、砷等，P型的离子种类可以包括硼、镓等。
由上述步骤可知，由于所述环形栅极层24在垂直于从所述第二有源区A2至所述第一有源区A1的方向(即所述沟道区的宽度方向)上的另两侧位于所述浅沟槽隔离结构231上且跨接所述体区21和所述漂移区22，使得所述漂移区22上的电场可以一部分终止到所述环形栅极层24上，进而使得电场峰值降低，经仿真，相同的器件尺寸下，本发明的半导体器件(例如图4～图6所示的实施例)相比现有的图1～图3所示的LDMOS的结构，击穿电压可以提高10％～50％。具体的说明参阅上述的所述半导体器件中对图7a～图7d所示的实施例进行的说明，在此不再赘述。
另外，上述的半导体器件的制造方法中的各个步骤不仅限于上述的形成顺序，各个步骤的先后顺序可适应性的进行调整。
综上所述，本发明提供的半导体器件的制造方法，包括：提供一衬底，具有体区和漂移区，所述体区环绕形成于所述漂移区的外围；形成场氧层于所述衬底中的漂移区中，且所述场氧层在所述衬底中分隔出两个第一有源区和一第二有源区，所述第二有源区位于两个所述第一有源区之间；以及，形成环形栅极层于所述衬底上，所述环形栅极层环绕所述第二有源区，所述环形栅极层跨接覆盖所述漂移区的一部分和所述体区的一部分。本发明的技术方案可以利用单一的工艺，透过光掩膜图案的改变，不增加额外的步骤，兼容性较高，使得能够在不增加体区到漏极区之间的距离的同时，还能提高击穿电压。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (11)

1.一种半导体器件，其特征在于，包括：
衬底，具有体区和漂移区，所述体区环绕形成于所述漂移区的外围，所述体区中形成有环绕所述漂移区的体接触区；
场氧层，形成于所述漂移区中，且所述场氧层在所述衬底中分隔出两个第一有源区和一第二有源区，所述第二有源区位于两个所述第一有源区之间；所述体接触区与所述第一有源区和所述第二有源区之间通过所述衬底中的浅沟槽隔离结构隔离，所述场氧层在垂直于所述第二有源区至所述第一有源区的方向上的两端与所述浅沟槽隔离结构接触；以及，
环形栅极层，形成于所述衬底上且环绕所述第二有源区，所述环形栅极层在所述第二有源区至所述第一有源区的方向上的两侧从所述体区经所述漂移区延伸至所述场氧层上，所述环形栅极层在垂直于所述第二有源区至所述第一有源区的方向上的两端位于所述浅沟槽隔离结构上且跨接所述体区和所述漂移区，以使得所述漂移区上的电场一部分终止到所述环形栅极层上。
2.如权利要求1所述的半导体器件，其特征在于，每个所述第一有源区跨接所述体区和所述漂移区，所述第二有源区位于两个所述第一有源区之间的漂移区中，所述漂移区包围所述第一有源区和所述第二有源区之间的场氧层。
3.如权利要求1所述的半导体器件，其特征在于，在所述第一有源区中形成有源极区，且所述源极区位于所述体区中；在所述第二有源区中形成有漏极区。
4.如权利要求3所述的半导体器件，其特征在于，所述体区和所述体接触区为第一导电类型，所述漂移区、所述源极区和所述漏极区为第二导电类型；所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一导电类型为P型，所述第二导电类型为N型。
5.如权利要求1所述的半导体器件，其特征在于，所述体区和所述漂移区之间接触或不接触。
6.如权利要求1-5任一项所述的半导体器件，其特征在于，所述场氧层为LOCOS、浅沟槽隔离结构或高温氧化层。
7.如权利要求1所述的半导体器件，其特征在于，还包括CMOS元件或双极型元件。
8.一种半导体器件的制造方法，其特征在于，包括：
提供一衬底，具有体区和漂移区，所述体区环绕形成于所述漂移区的外围；
形成场氧层于所述漂移区中以及形成浅沟槽隔离结构于所述衬底中，且所述场氧层在所述衬底中分隔出两个第一有源区和一第二有源区，所述第二有源区位于两个所述第一有源区之间；以及，
形成环形栅极层于所述衬底上，所述环形栅极层环绕所述第二有源区；
于所述体区中形成环绕所述漂移区的体接触区，所述体接触区与所述第一有源区和所述第二有源区之间通过所述浅沟槽隔离结构隔离，所述场氧层在垂直于所述第二有源区至所述第一有源区的方向上的两端与所述浅沟槽隔离结构接触；所述环形栅极层在所述第二有源区至所述第一有源区的方向上的两侧从所述体区经所述漂移区延伸至所述场氧层上，所述环形栅极层在垂直于所述第二有源区至所述第一有源区的方向上的两端位于所述浅沟槽隔离结构上且跨接所述体区和所述漂移区，以使得所述漂移区上的电场一部分终止到所述环形栅极层上。
9.如权利要求8所述的半导体器件的制造方法，其特征在于，每个所述第一有源区跨接所述体区和所述漂移区，所述第二有源区位于两个所述第一有源区之间的漂移区中，所述漂移区包围所述第一有源区和所述第二有源区之间的场氧层。
10.如权利要求8所述的半导体器件的制造方法，其特征在于，还包括：在所述第一有源区中形成源极区以及在所述第二有源区中形成漏极区，所述源极区位于所述体区中。
11.如权利要求8-10任一项所述的半导体器件的制造方法，其特征在于，所述场氧层为LOCOS、浅沟槽隔离结构或高温氧化层。
CN202011479016.7A 2020-12-15 2020-12-15 半导体器件及其制造方法 Active CN112466956B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011479016.7A CN112466956B (zh) 2020-12-15 2020-12-15 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011479016.7A CN112466956B (zh) 2020-12-15 2020-12-15 半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN112466956A CN112466956A (zh) 2021-03-09
CN112466956B true CN112466956B (zh) 2023-03-24

Family

ID=74804391

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011479016.7A Active CN112466956B (zh) 2020-12-15 2020-12-15 半导体器件及其制造方法

Country Status (1)

Country Link
CN (1) CN112466956B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114068534B (zh) * 2021-11-15 2024-11-29 武汉新芯集成电路股份有限公司 半导体器件及其制造方法
CN114335153B (zh) * 2022-03-08 2022-05-20 北京芯可鉴科技有限公司 Ldmosfet器件、制备方法以及芯片
CN115101477B (zh) * 2022-08-24 2022-11-11 合肥晶合集成电路股份有限公司 一种半导体结构及其制造方法
CN117810266B (zh) * 2024-02-29 2024-05-03 电子科技大学 一种基于标准工艺的抗辐射横向扩散金属氧化半导体

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100111906A (ko) * 2009-04-08 2010-10-18 삼성전자주식회사 반도체 장치
TWI451572B (zh) * 2011-01-26 2014-09-01 Richtek Technology Corp 雙擴散金屬氧化物半導體元件及其製造方法
US9490322B2 (en) * 2013-01-23 2016-11-08 Freescale Semiconductor, Inc. Semiconductor device with enhanced 3D resurf
US20150162439A1 (en) * 2013-12-06 2015-06-11 Global Foundries Inc. Semiconductor device including a transistor having a low doped drift region and method for the formation thereof
US9245952B2 (en) * 2014-05-12 2016-01-26 Semiconductor Components Industries, Llc Method of forming a semiconductor device and structure therefor
US9905687B1 (en) * 2017-02-17 2018-02-27 Nxp Usa, Inc. Semiconductor device and method of making
CN110021663B (zh) * 2018-01-09 2023-08-15 联华电子股份有限公司 半导体元件

Also Published As

Publication number Publication date
CN112466956A (zh) 2021-03-09

Similar Documents

Publication Publication Date Title
CN112466956B (zh) 半导体器件及其制造方法
JP6416142B2 (ja) 半導体装置
US8399921B2 (en) Metal oxide semiconductor (MOS) structure and manufacturing method thereof
CN108682689B (zh) 横向扩散金属氧化物半导体结构和其形成方法
JP5136578B2 (ja) 半導体装置
CN108091573B (zh) 屏蔽栅沟槽mosfet esd结构的制造方法
CN107799601A (zh) 屏蔽栅沟槽功率mostet器件及其制造方法
CN110400846B (zh) 具有阶梯深槽屏蔽栅mos结构和制作方法
CN113130633B (zh) 沟槽型场效应晶体管结构及其制备方法
JP2017079308A (ja) 半導体装置およびその製造方法
US11114572B2 (en) Semiconductor device and method for manufacturing semiconductor device
CN111509044B (zh) 半导体结构及其形成方法
JP2000260990A (ja) 高電圧素子及びその製造方法
CN103855140B (zh) 用于击穿电压改进的功率器件上部分soi
CN116544267A (zh) 电平位移器、半导体器件及其制备方法
CN106469755A (zh) 横向双扩散金属氧化物半导体元件及其制造方法
CN112599602B (zh) 半导体器件及其制造方法
TWM628743U (zh) 溝渠式功率半導體裝置
CN114823532A (zh) 超级结器件的制造方法、超级结器件、芯片和电路
TWI548090B (zh) 半導體裝置及其製作方法
CN102903752B (zh) 高压元件及其制造方法
CN114068534B (zh) 半导体器件及其制造方法
CN117790536B (zh) 一种结终端结构及其制备方法、半导体器件
CN118969836B (zh) 具有条状电极结构的半导体器件及其制作方法
CN111463258A (zh) 晶体管元件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP03 Change of name, title or address
CP03 Change of name, title or address

Address after: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province

Patentee after: Wuhan Xinxin Integrated Circuit Co.,Ltd.

Country or region after: China

Address before: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province

Patentee before: Wuhan Xinxin Semiconductor Manufacturing Co.,Ltd.

Country or region before: China