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JP2023087803A - 半導体装置 - Google Patents

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JP2023087803A
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semiconductor device
wiring
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将晴 山路
Masaharu Yamaji
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Fuji Electric Co Ltd
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Abstract

Figure 2023087803000001
【課題】ＪＦＥＴと渦巻状の抵抗素子とを同一半導体チップに配置した構造において、抵抗素子の抵抗値バラツキを抑制することができる半導体装置を提供する。
【解決手段】ｐ型半導体基体１の上部のｎ＋型ドレイン領域５と、ｎ＋型ドレイン領域５に接するｎ型ドリフト領域３と、ｎ型ドリフト領域３を挟んでｎ＋型ドレイン領域５と対向するｎ＋型ソース領域４と、ｎ型ドリフト領域３に接するｐ型ゲート領域２と、ｎ型ドリフト領域３を覆う層間絶縁膜９と、層間絶縁膜９の内部に設けられ、螺旋状の平面形状を有する抵抗素子２０と、ｎ＋型ドレイン領域５及び抵抗素子２０の一端に接続されたドレイン電極配線１１と、ｎ＋型ソース領域４に接続されたソース電極配線１２と、ｐ型ゲート領域２に接続されたゲート電極配線１０と、抵抗素子２０に接続された分圧端子配線２１を備え、ソース電極配線１２が抵抗素子２０の最外周との間隔ｄ１が一定である部分を有する。
【選択図】図１

Description

本発明は半導体装置に関する。
従来のスイッチング電源装置に用いられる起動回路の高耐圧デバイスである起動素子として、円形状の平面形状の入力パッドの周囲に沿って円周上の平面レイアウトに複数のソース領域を配置した高耐圧の接合型電界効果トランジスタ（ＪＦＥＴ）が知られている（特許文献１参照）。特許文献１では、ＪＦＥＴと、ＪＦＥＴに並列接続され、ＪＦＥＴへの入力電圧を監視（電圧センス）するための抵抗素子とが同一半導体チップに配置されている。
抵抗素子は、ＪＦＥＴの入力パッドとゲート電極配線との間に接続されている。抵抗素子は、ＪＦＥＴの耐圧構造上に、渦巻き状の平面形状をなすように配置されたポリシリコン（Ｐｏｌｙ－Ｓｉ）等の薄膜抵抗によって形成されている。抵抗素子は、その内周端部において、抵抗素子上の層間絶縁膜を貫通するドレインコンタクト部を介して高電圧入力ラインであるＶＨ端子配線に接続されている。また、抵抗素子は、その外周端部において、層間絶縁膜を貫通する接地コンタクト部を介して接地端子配線に接続されている。抵抗素子は、接地コンタクト部よりも内周側の分圧点コンタクト部を介して分圧端子配線に接続されている。
抵抗素子の分圧抵抗は、分圧端子配線の先が制御回路部のコンパレータの非反転入力端子に接続され、ＶＨ端子への高い入力電圧を例えば１００：１等に抵抗分圧することで、低い電圧で検出することができる。この高電圧センス機能の応用例としてブラウンアウト機能がある。スイッチング電源装置のプラグがコンセントから抜かれ、ＡＣ入力からの電圧供給がなくなると、一次側の入力電圧が低下する。この状態でスイッチング電源装置が動作し続けると、制御回路内のＭＯＳスイッチのオン時間が長くなり、発熱、最悪の場合は破壊が生じる。この問題を防ぐため、スイッチング電源装置には、入力電圧低下時に電源のスイッチング動作を停止するブラウンアウト機能が設けられている。例えば、一次側の入力電圧が低下すると、上述した分圧抵抗の分圧点に接続したコンパレータの非反転入力端子電圧が基準電源に接続した反転入力端子電圧よりも小さくなる。そうすると、制御回路部のドライバ出力信号が反転してロー（Ｌｏｗ）状態となり、スイッチング動作が停止する。
特許文献２では、抵抗素子の最外周よりも内周側に接地端子配線や分圧端子配線を接続し、抵抗として機能する分圧抵抗部上にソース電極配線を被覆しない構成にすることで、ソース電極配線に使用するバリアメタルであるチタン（Ｔｉ）の水素吸蔵効果による抵抗値バラツキを抑制し、分圧点の変動による誤検出防止を図っている。
特開２００８－１５３６３６号公報 特許第６６５７９８２号明細書
近年、通信機器、家電製品等の超低待機電力化の要求が増してきており、スイッチング電源装置にも待機時や動作時の消費電力を極限にまで減らす技術が求められている。その実現の一つとして、起動素子のＶＨ端子と接地端子に接続されている抵抗素子であるポリシリコン抵抗の不純物濃度を薄くすることでシート抵抗を高くし、更にポリシリコン抵抗の周回数をできるだけ増やすことで数百ＭΩオーダーの高抵抗素子を形成する試みがなされている。
しかし、ポリシリコン抵抗のシート抵抗を例えば１０ｋΩ／□程度まで高くした場合、不純物濃度の低いポリシリコンは、ソース電極配線等のメタル配線が近接配置されただけでチタン（Ｔｉ）の水素吸蔵効果による抵抗値シフトが生じて分圧点バラツキを誘発する。また、ソース電極配線は平面から見て円形のドレイン領域の同心円状に配置されるのに対し、ポリシリコン抵抗は渦巻き状のため、最外周の分圧抵抗部からソース電極配線までの距離が一定ではなく、外周側（接地電位側）になるほどソース電極配線に近接し、抵抗値バラツキに影響する。これを回避するため、ソース電極配線を一律に外周側に後退させるとソース電極配線の幅が局所的に狭くなり、許容電流密度を超えて配線焼損に至る問題が生じる。
上記課題に鑑み、本発明は、ＪＦＥＴと渦巻状の抵抗素子とを同一半導体チップに配置した構造において、抵抗素子の抵抗値バラツキを抑制することができる半導体装置を提供することを目的とする。
本発明の一態様は、（ａ）第１導電型の半導体基体の上部に設けられた第２導電型の第１領域と、（ｂ）半導体基体の上部に設けられ、第１領域に接する第２導電型の第２領域と、（ｃ）半導体基体の上部に設けられ、第２領域を挟んで第１領域と対向し、第２領域に接する第２導電型の第３領域と、（ｄ）半導体基体の上部に設けられ、第２領域に接する第１導電型の第４領域と、（ｅ）第２領域を覆う層間絶縁膜と、（ｆ）層間絶縁膜の内部に設けられ、螺旋状の平面形状を有する抵抗素子と、（ｇ）第１領域及び抵抗素子の一端に電気的に接続された第１電極配線と、（ｈ）第３領域に電気的に接続され、抵抗素子の周囲に設けられた第２電極配線と、（ｉ）第４領域に電気的に接続され、抵抗素子の周囲に設けられた第３電極配線と、（ｊ）抵抗素子に電気的に接続された分圧端子配線と、を備え、抵抗素子の抵抗として機能する最外周に対向するメタル配線が、そのメタル配線と最外周との間隔が一定である部分を有する半導体装置であることを要旨とする。
本発明によれば、ＪＦＥＴと渦巻状の抵抗素子とを同一半導体チップに配置した構造において、抵抗素子の抵抗値バラツキを抑制することができる半導体装置を提供することができる。
本発明の第１実施形態に係る半導体装置を示す平面図である。 図１の切断線Ａ－Ａ’における断面図である。 図１の切断線Ｂ－Ｂ’における断面図である。 図１の領域Ｃを拡大した平面図である。 第１比較例に係る半導体装置を示す平面図である。 ポリシリコン抵抗とメタル配線との距離と、ポリシリコン抵抗の抵抗値の変化率との関係を示すグラフである。 第２比較例に係る半導体装置を示す平面図である。 第１実施形態の変形例に係る半導体装置を示す断面図である。 第１実施形態の変形例に係る半導体装置を示す平面図である。 第２実施形態に係る半導体装置を示す平面図である。 第３実施形態に係る半導体装置を示す平面図である。 第４実施形態に係る半導体装置を示す平面図である。
以下、図面を参照して、本発明の第１～第４実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す第１～第４実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
また、以下の説明における上下や左右等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
また、以下の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。また「ｎ」や「ｐ」に付す「＋」や「－」は、「＋」及び「－」が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。更に、以下の説明で「第１導電型」及び「第２導電型」の限定を加えた部材や領域は、特に明示の限定がなくても半導体材料からなる部材や領域を意味する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置の平面図である。図２は、図１の切断線Ａ－Ａ’における断面図である。図３は、図１の切断線Ｂ－Ｂ’における断面図である。第１実施形態に係る半導体装置は、図１～図３に示すように、高耐圧のＪＦＥＴ３０と、渦巻状（螺旋状）の平面形状の抵抗素子２０とを、同一の半導体チップ（ｐ型半導体基体）１に集積した集積回路（ＩＣ）である。ＪＦＥＴ３０は、スイッチング電源装置（不図示）に用いる起動回路の起動素子である。抵抗素子２０は、ＪＦＥＴ３０への入力電圧を監視（電圧センス）することにより、ブラウンアウト機能等を実現することができる。
ＪＦＥＴ３０は、図２及び図３に示すように、ｐ型半導体基体１に設けられている。ｐ型半導体基体１は、例えばシリコン（Ｓｉ）基板で構成されている。なお、ｐ型半導体基体１は、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ガリウムヒ素（ＧａＡｓ）、ダイヤモンド等の半導体基板で構成されていてもよい。また、ｐ型半導体基体１は、半導体基板上に設けられたｐ型エピタキシャル層で構成されていてもよい。
ｐ型半導体基体１の上部には、ｎ＋型ドレイン領域（第１領域）５が選択的に設けられている。ｐ型半導体基体１の上部には、ｎ＋型ドレイン領域５に接して、ｎ＋型ドレイン領域５よりも低不純物濃度のｎ型ドリフト領域（第２領域）３が選択的に設けられている。ｐ型半導体基体１の上部には、ｎ＋型ドレイン領域５から離間して、ｎ型ドリフト領域３よりも高不純物濃度のｎ＋型ソース領域（第３領域）４が選択的に設けられている。ｎ＋型ソース領域４は、ｎ型ドリフト領域３に接し、ｎ型ドリフト領域３を挟んでｎ＋型ドレイン領域５と対向する。ｎ＋型ソース領域４およびｎ＋型ドレイン領域５は、ｎ型ドリフト領域３より深さが深く形成されているが、これに限られず、ｎ型ドリフト領域３より深さが浅く形成されてもよく、或いはｎ型ドリフト領域３と深さが同一であってもよい。
図２に示すように、ｐ型半導体基体１の上部には、ｎ＋型ソース領域４に接してｐ型ゲート領域（第４領域）２が選択的に設けられている。図３に示すように、ｐ型ゲート領域２は、ｎ型ドリフト領域３に接する。ｐ型ゲート領域２の上部には、ｐ型ゲート領域２に接してｐ型ゲート領域２よりも高不純物濃度のｐ＋型コンタクト領域６が選択的に設けられている。ｐ型ゲート領域２は、ｎ型ドリフト領域３より深さが深く形成されているが、これに限られず、ｎ型ドリフト領域３より深さが浅く形成されてもよく、或いはｎ型ドリフト領域３と深さが同一であってもよい。
図１に示すように、ｎ＋型ドレイン領域５は、略円形状の平面形状を有する。ｎ型ドリフト領域３は、ｎ＋型ドレイン領域５の周囲を囲むように設けられている。ｎ型ドリフト領域３は、例えば歯車状の平面形状を有し、ｐ型ゲート領域２の一部（例えば２０箇所）に所定の幅で入り込んでいる。ｎ＋型ソース領域４は、ｎ＋型ドレイン領域５から等間隔となる円周上に複数設けられており、ｎ型ドリフト領域３の入り込んだ箇所にそれぞれ設けられている。よって、ｐ型ゲート領域２は、ｎ＋型ソース領域４とｎ＋型ドレイン領域５とを結ぶ方向と垂直方向において、ｎ＋型ソース領域４を挟み込む平面形状を有する。ｐ型ゲート領域２は、ｎ＋型ソース領域４を挟み込む部分において、ｎ＋型ソース領域４より外側からｎ＋型ソース領域４よりｎ＋型ドレイン領域５側まで延在するよう設けられる。
図２及び図３に示すように、ｎ型ドリフト領域３上には、局部絶縁膜（ＬＯＣＯＳ膜）等の素子分離絶縁膜８が設けられている。素子分離絶縁膜８上には、ゲートポリシリコン電極７が設けられている。図１に示すように、ゲートポリシリコン電極７は、ｎ型ドリフト領域３及びｐ型ゲート領域２が互いに接する位置に跨がるように、リング状の平面形状を有する。ゲートポリシリコン電極７は、後述するゲート電極配線１０にゲートポリシリコンコンタクト部２５を介して電気的に接続されている。ゲートポリシリコン電極７は、後述するソース電極配線１２の電位を上昇させてｐ型ゲート領域２とｎ＋型ソース領域４との間のｐｎ接合を逆バイアスさせたときに、ｐｎ接合から広がる空乏層の伸びを広げる機能を有する。これによって、ソース電極配線１２の電位上昇が抑制される。
図２及び図３に示すように、素子分離絶縁膜８、ゲートポリシリコン電極７、ｐ＋型コンタクト領域６、ｎ＋型ソース領域４及びｎ＋型ドレイン領域５の上を被覆するように、層間絶縁膜９が設けられている。層間絶縁膜９上には、ドレイン電極配線（第１電極配線）１１、ソース電極配線１２（第２電極配線）及びゲート電極配線（第３電極配線）１０の各メタル配線が設けられている。図１では、ドレイン電極配線１１、ソース電極配線１２及びゲート電極配線１０を点線で模式的に示している。
図１に示すように、ドレイン電極配線１１は、ｎ＋型ドレイン領域５と同心円状である略円形の平面形状を有する。図２及び図３に示すように、ドレイン電極配線１１は、層間絶縁膜９を挟んで深さ方向にｎ＋型ドレイン領域５に対向する。ドレイン電極配線１１は、層間絶縁膜９を貫通するドレインコンタクト部１４及びコンタクトプラグ１８を介してｎ＋型ドレイン領域５に電気的に接続されている。ドレイン電極配線１１は、層間絶縁膜９上を外側へ張り出すように延在し、層間絶縁膜９を挟んで深さ方向に後述する抵抗素子２０の最内周の部分に対向する。図２に示すように、ドレイン電極配線１１は、層間絶縁膜９を貫通する抵抗素子コンタクト部１６を介して、抵抗素子２０の最内周の部分に電気的に接続されている。
図１に示すように、ゲート電極配線１０は、略リング状の平面形状を有する。ゲート電極配線１０のリング状の外周側は、ｎ＋型ドレイン領域５と同心円状の略円形となる。ゲート電極配線１０のリング状の内周側は、歯車状のｎ型ドリフト領域３及びｎ＋型ソース領域４に沿って所定の幅で内側（ｎ＋型ドレイン領域５側）に入り込んでいる。図２及び図３に示すように、ゲート電極配線１０は、層間絶縁膜９を挟んで深さ方向にｐ型ゲート領域２に対向する。図３に示すように、ゲート電極配線１０は、層間絶縁膜９を貫通するゲートコンタクト部１３及びコンタクトプラグ１７を介してｐ＋型コンタクト領域６に電気的に接続されている。ゲート電極配線１０は常に接地される。
図１に示すように、ソース電極配線１２は、略リング状の平面形状を有し、抵抗素子２０の外周端部の位置付近でリング状をなす平面形状が切り離されている。ソース電極配線１２の略リング形状の外周側は、ゲート電極配線１０と離間して、歯車状のｎ型ドリフト領域３及びｎ＋型ソース領域４に沿って所定の幅で外側に入り込んでいる。ソース電極配線１２には、外部と電気的に接続するための引き出し線１２ａが接続されている。図１では、引き出し線１２ａが図１の右側に設けられた場合を例示するが、引き出し線１２ａの位置は特に限定されない。また、ソース電極配線１２に接続される引き出し線の数も限定されない。
図２に示すように、ソース電極配線１２は、層間絶縁膜９を挟んで深さ方向にｎ＋型ソース領域４に対向する。ソース電極配線１２は、層間絶縁膜９を貫通するソースコンタクト部１５及びコンタクトプラグ１９を介してｎ＋型ソース領域４に電気的に接続されている。ソース電極配線１２は、層間絶縁膜９上を内側へ張り出すように延在し、層間絶縁膜９を挟んで深さ方向にゲートポリシリコン電極７に対向する。
ゲート電極配線１０、ドレイン電極配線１１及びソース電極配線１２の各メタル配線は、例えば、バリアメタル、アルミニウム（Ａｌ）金属膜及び反射防止膜を順に積層した金属積層膜である。金属積層膜のコンタクトホールに埋め込まれた部分がゲートコンタクト部１３、ドレインコンタクト部１４、ソースコンタクト部１５及び抵抗素子コンタクト部１６となる。コンタクトプラグ１７、コンタクトプラグ１８及びコンタクトプラグ１９は、バリアメタル及びタングステン（Ｗ）膜を順に積層した金属積層膜である。アルミニウム金属膜とは、アルミニウムを含む金属膜であり、例えばアルミニウム－銅（Ａｌ－Ｃｕ）膜や、アルミニウム－シリコン－銅（Ａｌ－Ｓｉ－Ｃｕ）膜であってもよい。
ゲート電極配線１０、ドレイン電極配線１１及びソース電極配線１２等のバリアメタルは、ｐ型半導体基体１側への金属原子の拡散や、ｐ型半導体基体１と金属膜との相互反応を防止する機能を有する。バリアメタルは、例えば、チタン（Ｔｉ）膜及び窒化チタン（ＴｉＮ）膜を順に積層した積層膜であってもよい。コンタクトプラグ１７、コンタクトプラグ１８及びコンタクトプラグ１９のバリアメタルは、半導体部との反応によりシリサイド化（低抵抗化）されている。反射防止膜は、チタン膜及び窒化チタン膜を順に積層した積層膜であってもよい。反射防止膜は、アルミニウム金属膜のパターニング用レジストマスクを露光する際にアルミニウム金属膜での光の乱反射を防止する機能を有する。
ゲート電極配線１０、ドレイン電極配線１１及びソース電極配線１２の各メタル配線はそれぞれ多層配線であってもよい。図２には、ドレイン電極配線１１，３２を多層配線とした場合を示す。層間絶縁膜９、ゲート電極配線１０、１層目のドレイン電極配線１１及びソース電極配線１２上には、層間絶縁膜３１が設けられている。層間絶縁膜３１上には、層間絶縁膜３１を挟んで深さ方向に１層目のドレイン電極配線１１と対向する２層目のドレイン電極配線３２が配置されている。２層目のドレイン電極配線３２は、層間絶縁膜３１を貫通するドレインコンタクト部３３を介して１層目のドレイン電極配線１１に電気的に接続されている。
図１に示すように、抵抗素子２０は、ｎ＋型ドレイン領域５の周囲を囲んで、渦巻き状（螺旋状）の平面形状をなすように設けられている。なお、図１では、抵抗素子２０が外周に向かって時計回りとなる右巻きである場合を例示するが、抵抗素子２０は、外周に向かって反時計回りとなる左巻きであってもよい。
図２及び図３に示すように、抵抗素子２０は、層間絶縁膜９の内部に、素子分離絶縁膜８を挟んで深さ方向にｎ型ドリフト領域３と対向する部分に設けられている。抵抗素子２０は、ゲートポリシリコン電極７よりも内側に、ゲートポリシリコン電極７から離間して設けられている。図２に示すように、抵抗素子２０の最内周の部分は、上述したように抵抗素子コンタクト部１６を介してドレイン電極配線１１に電気的に接続されている。
抵抗素子２０の内径は、ドレイン電極配線１１との抵抗素子コンタクト部１６を形成可能な程度にドレイン電極配線１１の直径よりも狭い。抵抗素子２０の外径は、抵抗素子２０がソース電極配線１２と重複しないように、ソース電極配線１２の内径よりも狭い。抵抗素子２０の最内周の部分とは、抵抗素子２０の渦巻き線の最も内周側に位置し、その内周側に他の渦巻き線と隣り合わない渦巻き線である。抵抗素子２０の最外周の部分とは、抵抗素子２０の渦巻き線の最も外周側に位置し、その外周側に他の渦巻き線と隣り合わない渦巻き線である。
図４は、図１の抵抗素子２０の外周側の端部を含む領域Ｃを拡大した平面図である。図４に示すように、ゲート電極配線１０の略リング状の平面形状は、抵抗素子２０の外周側の端部の位置付近で切り離されている。図３及び図４に示すように、抵抗素子２０の外周側の端部は、層間絶縁膜９を貫通する接地コンタクト部２３を介して、ゲート電極配線１０に接続されている。なお、接地コンタクト部２３が、ゲート電極配線１０とは異なる接地端子配線に接続され、接地端子配線が外部に引き出されて接地されていてもよい。
図４に示すように、抵抗素子２０は、接地コンタクト部２３に接続された位置よりも内周側の位置において、層間絶縁膜９を貫通する分圧点コンタクト部２４を介して、分圧端子配線２１に接続されている。分圧端子配線２１は、ＪＦＥＴ３０の入力パッドへの入力電圧をセンスするための端子であり、入力電圧を分圧して電圧センス回路に出力する。抵抗素子２０の分圧端子配線２１に接続される位置が内周側であるほど、電圧センス回路に出力される分圧端子配線２１の電位が高くなる。このため、分圧端子配線２１は、ＪＦＥＴ３０の入力パッドへの入力電圧を、電圧センス回路の耐圧未満で分圧可能な位置に接続される。例えば、分圧端子配線２１は、ＪＦＥＴ３０の入力パッドへの入力電圧の１／１００の電位を取り出す位置に接続される。
分圧端子配線２１は、ソース電極配線１２及びゲート電極配線１０と同一の階層に配置されており、ソース電極配線１２及びゲート電極配線１０と同一の材料で構成されている。分圧端子配線２１は、抵抗素子２０の最外周の一部と対向するように延伸し、ソース電極配線１２及びゲート電極配線１０のそれぞれの略リング状が切り離された位置において、外部に引き出されている。分圧端子配線２１は、抵抗素子２０の最外周の一部と対向するように延伸する箇所においては、ソース電極配線１２が外側に後退し、分圧端子配線２１のためのスペースを形成している。なお、分圧端子配線２１は、ソース電極配線１２及びゲート電極配線１０と異なる階層に配置されていてもよい。例えば、ソース電極配線１２及びゲート電極配線１０を多層配線の１層目とし、分圧端子配線２１を多層配線の２層目としてもよい。
このようなＪＦＥＴ３０においては、分圧端子配線２１の電位に基づいてＪＦＥＴ３０をオフするか否かを決定する。例えば、分圧端子配線２１の電位に基づいて、ソース電極配線１２に電気的に接続された図示省略する電圧センス回路によりソース電極配線１２の電位を上昇させて、ｎ＋型ソース領域４とｐ型ゲート領域２との間のｐｎ接合を逆バイアスする。これによって、ｎ＋型ソース領域４の両サイドのｐ型ゲート領域２から伸びる空乏層を、ｎ＋型ソース領域４とｎ型ドリフト領域３との間口（ｎ＋型ソース領域４の、ｎ型ドリフト領域３との界面部分）でつなぐことでＪＦＥＴ３０の電流が遮断され、ＪＦＥＴ３０がオフされる。
第１実施形態に係る半導体装置では、図１に示すように、メタル配線であるソース電極配線１２が、抵抗素子２０の抵抗として機能する最外周に対向する。そして、ソース電極配線１２は、ソース電極配線１２と、抵抗素子２０の抵抗として機能する最外周との間隔ｄ１が一定である部分を有する。なお、本明細書において「間隔が一定」とは、間隔が必完全に一定である場合の他、必ずしも厳密に一定でなく、部材間が略平行である場合も含む。
ソース電極配線１２は、抵抗素子２０の最外周の半周以上、およそ１周において、抵抗素子２０の最外周と対向している。そして、抵抗素子２０の最外周の半周以上、およそ１周において、ソース電極配線１２の内周側と、抵抗素子２０の最外周との間隔ｄ１が一定である。即ち、ソース電極配線１２の略リング状の内周側を、ｎ＋型ドレイン領域５と同心円状に設けずに、渦巻き状の平面形状の抵抗素子２０の最外周に平行に沿うように設けている。間隔ｄ１は、例えば１μｍ～２μｍ程度であり、適宜調整可能である。
ソース電極配線１２は、ソース電極配線１２と抵抗素子２０の間隔ｄ１が一定である部分の端部にスロープ部１２ｂを有する。スロープ部１２ｂでは、ソース電極配線１２の略リング状が切り離された位置へ向かうにつれて、ソース電極配線１２の幅ｗ１が徐々に狭くなり、ソース電極配線１２と抵抗素子２０との間隔ｄ１が徐々に広くなる。スロープ部１２ｂの長さが長いほど、ソース電極配線１２と抵抗素子２０の間隔ｄ１が一定である部分の長さは短くなる。スロープ部１２ｂの長さ、及びソース電極配線１２と抵抗素子２０の間隔ｄ１が一定である部分の長さは適宜調整可能である。
また、図４に示すように、メタル配線である分圧端子配線２１は、抵抗素子２０の最外周に対向し、分圧端子配線２１と、抵抗素子２０の最外周との間隔ｄ３が一定である部分を有する。即ち、分圧端子配線２１が抵抗素子２０の最外周に対向する位置では、分圧端子配線２１は、渦巻状の抵抗素子２０に平行に曲線状で設けられている。分圧端子配線２１と抵抗素子２０の最外周との間隔ｄ３は、ソース電極配線１２と抵抗素子２０の最外周との間隔ｄ１と等しい。
分圧端子配線２１が抵抗素子２０の最外周に沿って設けられている位置では、ソース電極配線１２を外側へ後退させるため、ソース電極配線１２と抵抗素子２０の最外周との間隔ｄ２が間隔ｄ１よりも広くなる。よって、ソース電極配線１２と抵抗素子２０の間隔ｄ１が一定である範囲は、分圧点コンタクト部２４の位置付近からスロープ部１２ｂまでとなる。
＜比較例＞
次に、第１及び第２比較例に係る半導体装置を説明する。第１比較例に係る半導体装置は、図５に示すように、接地コンタクト部２３及び分圧点コンタクト部２４が、抵抗素子２０の最外周よりも１周回分だけ内周側に設けられ、抵抗素子２０の接地コンタクト部２３と接続された位置よりも内周側が実効的な抵抗として機能する点が、図１に示した第１実施形態に係る半導体装置と異なる。また、第１比較例に係る半導体装置は、ソース電極配線１２のリング形状の内周側が、ｎ＋型ドレイン領域５に対して同心円状に配置されている点が、第１実施形態に係る半導体装置と異なる。
第１比較例に係る半導体装置において、抵抗素子２０のポリシリコン抵抗のシート抵抗を例えば１０ｋΩ／□程度まで高くした場合、不純物濃度の低いポリシリコンは、ソース電極配線１２等のメタル配線が近接して配置されただけで、チタン（Ｔｉ）の水素吸蔵効果による抵抗値シフトが生じて分圧点バラツキを誘発する。即ち、抵抗素子２０の表面のダングリングボンドを水素原子で終端するための水素ガス雰囲気での熱処理である水素アニールを行う際に、抵抗素子２０にソース電極配線１２等のメタル配線が近接して配置されていると、メタル配線の最下層のバリアメタルに含まれるＴｉが水素原子を吸蔵するため、抵抗素子２０の表面のダングリングボンドを水素原子で終端させることができず、抵抗値がばらつく。
図６は、ポリシリコン抵抗とメタル配線との距離と、ポリシリコン抵抗の抵抗値の変化率との関係を示す。図６に示すように、ポリシリコン抵抗とメタル配線との距離が小さくなるほど、ポリシリコン抵抗の抵抗値の変化率が大きくなる。
第１比較例に係る半導体装置では、ソース電極配線１２の内周側は、ｎ＋型ドレイン領域５に対して同心円状に配置されているのに対して、抵抗素子２０は渦巻き状のため、抵抗素子２０の抵抗として機能する最外周の部分（抵抗素子２０の最外周よりも１周内周側の部分）からソース電極配線１２の内周までの距離ｄ１１が一定ではなく、抵抗素子２０は外周側になるほどソース電極配線１２に近接するため、分圧点バラツキに影響する。
この分圧点バラツキを回避するため、第２比較例に係る半導体装置は、図７に示すように、ソース電極配線１２を一律に外側に後退させた点が、図５に示した第１比較例に係る半導体装置と異なる。また、第２比較例に係る半導体装置では、接地コンタクト部２３及び分圧点コンタクト部２４が、抵抗素子２０の最外周に設けられている点が、第１比較例に係る半導体装置と異なる。
第２比較例に係る半導体装置では、ソース電極配線１２を一律に外側に後退させたため、ソース電極配線１２の幅ｗ１１が局所的に狭くなり、ソース電極配線１２の引き出し線１２ａに接続される位置Ｐ１１，Ｐ１２において、許容電流密度を超えて配線焼損に至る問題が生じる。また、第２比較例に係る半導体装置では、第１比較例に係る半導体装置でも同様であるが、抵抗素子２０の抵抗として機能する最外周とソース電極配線１２との距離ｄ１２が変化しているため、加工バラツキで抵抗素子２０の線幅が太くなった場合、抵抗素子２０の抵抗値の変動が大きくなり、分圧比が大きくばらつく。
＜効果＞
これらの第１及び第２比較例に係る半導体装置に対して、第１実施形態に係る半導体装置によれば、図１～図４に示すように、ソース電極配線１２の平面形状を、ｎ＋型ドレイン領域５に対して同心円状ではなく、螺旋状の抵抗素子２０の最外周に沿って配置すると共に、更に分圧端子配線２１を抵抗素子２０の最外周に沿って配置する。これにより、分圧抵抗部における分圧点のバラツキ感度の高い外周側の抵抗素子２０での抵抗値の変化率が均一化するため、分圧比のバラツキを低減することができる。
更に、第１実施形態に係る半導体装置によれば、抵抗素子２０の抵抗として機能する最外周とソース電極配線１２との距離ｄ１、及び抵抗素子２０の抵抗として機能する最外周と分圧端子配線２１との距離ｄ３を一定とすることにより、加工バラツキで抵抗素子２０の線幅が太くなった場合でも、抵抗素子２０の抵抗値の変動が小さいため、分圧比に与えるずれの影響を抑制することができる。
更に、第２比較例に係る半導体装置に対して、第１実施形態に係る半導体装置によれば、ソース電極配線１２の幅ｗ１が時計回りに広くなっていくため、局所的な配線幅の縮小を回避できる。このため、ソース電極配線１２の引き出し線１２ａに接続されている位置Ｐ１，Ｐ２において、ソース電極配線１２の幅ｗ１を確保することができるので、ソース電極配線１２の電流密度を緩和でき、起動電流によるソース電極配線１２の焼損を防止することができる。よって、ソース電極配線１２の層数を増やすことなく、安価で高品質かつバラツキの少ない高抵抗ポリシリコンの分圧抵抗を実現することができる。
更に、ソース電極配線１２を螺旋状の抵抗素子２０に沿って配置することにより、ソース電極配線１２の略リング状の切り離し部分において、内側への張り出し長のギャップが生じるが、このギャップ部分をスロープ部１２ｂとすることで、ｎ＋型ドレイン領域５に高電圧が印加された際のソース電極配線１２の端部における局所的な電界集中を回避することができ、耐圧低下を防止することができる。
（第１実施形態の変形例）
第１実施形態の変形例に係る半導体装置は、図８及び図９に示すように、ｎ＋型ドレイン領域５及びｎ＋型ソース領域４の構成が、第１実施形態に係る半導体装置と異なる。図８は、第１実施形態に係る半導体装置の図２に対応する断面図である。図８に示すように、ｎ＋型ドレイン領域５及びｎ＋型ソース領域４は、ｎ型ドリフト領域３の上部に選択的に設けられている。図９は、第１実施形態に係る半導体装置の図４に対応する平面図である。図９に示すように、ｎ＋型ソース領域４はｐ型ゲート領域２と接しておらず、ｎ型ドリフト領域３がｎ＋型ソース領域４とｐ型ゲート領域２との間に介在している。第１実施形態の変形例に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。第１実施形態の変形例に係る半導体装置によれば、図８及び図９に示した構成でも、第１実施形態に係る半導体装置とと同様の効果を得ることができる。
（第２実施形態）
第２実施形態に係る半導体装置は、図１０に示すように、ゲート電極配線１０がソース電極配線１２よりも内側に設けられている点が、図１に示した第１実施形態に係る半導体装置と異なる。第２実施形態に係る半導体装置では、ゲート電極配線１０の外周側が歯車状の平面形状をなし、ソース電極配線１２の内周側が歯車状の平面形状をなす。
第２実施形態に係る半導体装置では、ゲート電極配線１０が、螺旋状の抵抗素子２０の最外周と対向し、ゲート電極配線１０と抵抗素子２０の最外周の距離ｄ４が略一定となる部分を有する。図１０は、第２実施形態に係る半導体装置の一部の平面図を示しているが、抵抗素子２０の最外周の半周以上において、ゲート電極配線１０が抵抗素子２０の最外周に対向し、ゲート電極配線１０と抵抗素子２０の最外周との距離ｄ４が略一定であってもよい。
第２実施形態に係る半導体装置によれば、ゲート電極配線１０が抵抗素子２０の最外周と対向する構造である場合には、ゲート電極配線１０を、抵抗素子２０の最外周に沿って平行に、ゲート電極配線１０と抵抗素子２０の最外周との距離ｄ４が略一定となるように配置することにより、第１実施形態と同様の効果を奏する。
（第３実施形態）
第３実施形態に係る半導体装置は、図１１に示すように、渦巻き状の抵抗素子２０の外周側の端部よりも内周側に接地コンタクト部２３が設けられている点が、図１に示した第１実施形態に係る半導体装置と異なる。図１１では、接地コンタクト部２３が、最外周よりも１周回分だけ内周側に設けられている。分圧点コンタクト部２４は、接地コンタクト部２３よりも内周側に設けられている。
抵抗素子２０の接地コンタクト部２３との接続位置よりも外周側は実効的な抵抗としては機能せず、ダミー領域となる。この場合には、抵抗素子２０の接地コンタクト部２３よりも内周側の１周回分が、実効的に抵抗として機能する最外周として定義される。ソース電極配線１２の略リング状の内周側は、抵抗素子２０の抵抗として機能しない最外周よりも内側に設けられている。ソース電極配線１２の略リング状の内周側は、抵抗素子２０の抵抗として実効的に機能する最外周に沿って一定の距離ｄ５となるように設けられている。
第３実施形態に係る半導体装置によれば、ソース電極配線１２を、抵抗素子２０の抵抗として機能する最外周に沿って配置することにより、第１実施形態と同様の効果を奏する。なお、第１実施形態に係る半導体装置では、接地コンタクト部２３が、抵抗素子２０の外周の端部に設けられているため、抵抗素子２０の最外周がそのまま、抵抗素子２０の抵抗として機能する最外周となる。
（第４実施形態）
第４実施形態に係る半導体装置は、図１２に示すように、ドレインコンタクト部１４及び渦巻き状の抵抗素子２０の外形が、略レーストラック形状である点が、図１に示した第１実施形態に係る半導体装置の抵抗素子２０の外形が略円形である場合と異なる。図１２では、第４実施形態に係る半導体装置の構成要素の一部であるドレインコンタクト部１４、抵抗素子２０及びソース電極配線１２の平面形状を模式的に示している。
抵抗素子２０は、互いに平行に延伸する直線部２０ａと、直線部２０ａを接続するＵ字型の曲線部２０ｂを有する。ソース電極配線１２は、略リング状であり、抵抗素子２０の最外周の直線部２０ａ及び曲線部２０ｂと対向する。ソース電極配線１２の略リング状の内周側の形状は、ドレインコンタクト部１４と相似形ではなく、ソース電極配線１２の略リング状の内周側と、抵抗素子２０の最外周の直線部２０ａ及び曲線部２０ｂとの距離ｄ６が略一定となるように設けられている。
なお、図示を省略するが、抵抗素子２０の外形が略楕円形であってもよい。この場合も同様に、ソース電極配線１２等のメタル配線を、メタル配線と抵抗素子２０の最外周との距離が略一定となる部分を有するように設ければよい。
（その他の実施形態）
上記のように、本発明は第１～第４実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
例えば、第１～第４実施形態に係る半導体装置では、抵抗素子２０を、起動回路の起動素子の電圧センスのための素子として例示したが、渦巻き状の平面形状を有するポリシリコン抵抗を抵抗素子として用いるすべての回路に適用可能である。
また、第１～第４実施形態に係る半導体装置では、ＪＦＥＴを用いた半導体装置を例示したが、ＪＦＥＴに代えて、ＭＯＳＦＥＴ等の絶縁ゲート型電界効果トランジスタにも適用可能である。
また、第１～第４実施形態に係る半導体装置では、ソース電極配線１２、分圧端子配線２１及びゲート電極配線１０のそれぞれが、抵抗素子２０の抵抗として機能する最外周との距離ｄ１，ｄ３，ｄ４が略一定となるように配置された場合を例示したが、ソース電極配線１２、分圧端子配線２１及びゲート電極配線１０の他にも、抵抗素子２０の抵抗として機能する最外周と対向し、チタン（Ｔｉ）を含むバリアメタルを有するメタル配線がある場合には、そのメタル配線を、抵抗素子２０の抵抗として機能する最外周との距離が略一定となるように配置すればよい。
また、第１～第４実施形態がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１…ｐ型半導体基体（半導体チップ）
２…ｐ型ゲート領域
３…ｎ型ドリフト領域
４…ｎ＋型ソース領域
５…ｎ＋型ドレイン領域
６…ｐ＋型コンタクト領域
７…ゲートポリシリコン電極
８…素子分離絶縁膜
９，３１…層間絶縁膜
１０…ゲート電極配線
１１，３２…ドレイン電極配線
１２…ソース電極配線
１２ａ…引き出し線
１２ｂ…スロープ部
１３…ゲートコンタクト部
１４，３３…ドレインコンタクト部
１５…ソースコンタクト部
１６…抵抗素子コンタクト部
１７～１９…コンタクトプラグ
２０…抵抗素子
２０ａ…直線部
２０ｂ…曲線部
２１…分圧端子配線
２３…接地コンタクト部
２４…分圧点コンタクト部
２５…ゲートポリシリコンコンタクト部

Claims (11)

  1. 第１導電型の半導体基体の上部に設けられた第２導電型の第１領域と、
    前記半導体基体の上部に設けられ、前記第１領域に接する第２導電型の第２領域と、
    前記半導体基体の上部に設けられ、前記第２領域を挟んで前記第１領域と対向し、前記第２領域に接する第２導電型の第３領域と、
    前記半導体基体の上部に設けられ、前記第２領域に接する第１導電型の第４領域と、
    前記第２領域を覆う層間絶縁膜と、
    前記層間絶縁膜の内部に設けられ、螺旋状の平面形状を有する抵抗素子と、
    前記第１領域及び前記抵抗素子の一端に電気的に接続された第１電極配線と、
    前記第３領域に電気的に接続され、前記抵抗素子の周囲に設けられた第２電極配線と、
    前記第４領域に電気的に接続され、前記抵抗素子の周囲に設けられた第３電極配線と、
    前記抵抗素子に電気的に接続された分圧端子配線と、
    を備え、
    前記抵抗素子の抵抗として機能する最外周に対向するメタル配線が、該メタル配線と前記最外周との間隔が一定である部分を有することを特徴とする半導体装置。
  2. 前記メタル配線が、前記第２電極配線、前記第３電極配線及び前記分圧端子配線の少なくともいずれかであることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２電極配線が、前記最外周の半周以上において前記最外周と対向し、且つ前記第２電極配線と前記最外周との間隔が一定である部分を有することを特徴とする請求項２に記載の半導体装置。
  4. 前記分圧端子配線が、前記最外周と対向し、且つ前記分圧端子配線と前記最外周との間隔が一定である部分を有し、
    前記分圧端子配線と前記最外周との前記間隔が、前記第２電極配線と前記最外周との前記間隔と等しいことを特徴とする請求項３に記載の半導体装置。
  5. 前記第２電極配線が、前記第２電極配線と前記最外周との間隔が一定である部分の端部にスロープ部を有することを特徴とする請求項３に記載の半導体装置。
  6. 前記抵抗素子の平面形状の外形が、円形、楕円形、又はレーストラック形状であることを特徴とする請求項１～５のいずれか１項に記載の半導体装置。
  7. 前記抵抗素子のシート抵抗が１ｋΩ／□以上であることを特徴とする請求項１～６のいずれか１項に記載の半導体装置。
  8. 前記抵抗素子がポリシリコン抵抗であることを特徴とする請求項１～７のいずれか１項に記載の半導体装置。
  9. 前記抵抗素子の前記分圧端子配線が電気的に接続される位置よりも外周側の位置において、前記抵抗素子が前記第３電極配線に電気的に接続されることを特徴とする請求項１～８のいずれか１項に記載の半導体装置。
  10. 前記第４領域は、前記第３領域より外側から前記第３領域より前記第１領域側まで延在するよう設けられる
    ことを特徴とする請求項１～９のいずれか１項に記載の半導体装置。
  11. 前記第４領域の平面形状は、前記第１領域と前記第３領域とを結ぶ方向と垂直方向で前記第３領域を挟み込むことを特徴とする請求項１０に記載の半導体装置。
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