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KR20210111983A - Esd 보호소자 및 제조방법 - Google Patents

Esd 보호소자 및 제조방법 Download PDF

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KR20210111983A
KR20210111983A KR1020200026952A KR20200026952A KR20210111983A KR 20210111983 A KR20210111983 A KR 20210111983A KR 1020200026952 A KR1020200026952 A KR 1020200026952A KR 20200026952 A KR20200026952 A KR 20200026952A KR 20210111983 A KR20210111983 A KR 20210111983A
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esd protection
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주식회사 디비하이텍
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Abstract

본 발명은 ESD 보호소자(100)에 관한 것으로, 더욱 상세하게는 게이트 전극(140)의 상면 측이, 드레인 영역(162)과 전기적으로 연결되는 연장영역(170)의 일 측과 소정 거리 이격되어 일부 또는 전부 중첩됨으로써 게이트-드레인 간 커패시턴스(Cgd) 크기를 증가시키는 것이 가능하도록 구성되는 소자에 관한 것이다.

Description

ESD 보호소자 및 제조방법{ESD PROTECTION DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 ESD 보호소자(100)에 관한 것으로, 더욱 상세하게는 게이트 전극(140)의 상면 측이, 드레인 영역(162)과 전기적으로 연결되는 연장영역(170)의 일 측과 소정 거리 이격되어 일부 또는 전부 중첩됨으로써 게이트-드레인 간 커패시턴스(Cgd) 크기를 증가시키는 것이 가능하도록 구성되는 소자에 관한 것이다.
일반적으로, 정전기 방전 (Electro-Static Discharge : ESD) 보호 회로는 대전 된 인체나 기계로부터 반도체 소자 내부로 유입되는 정전기 스트레스 전류에 의한 내부 회로의 손상을 방지하기 위해, 반도체 소자 내의 입출력 패드 및 전원/접지 패드와 내부 회로 사이에 설치된다. 시스템 온 칩(system on chip)에 따라 집적도가 높아질수록 ESD 보호 소자가 차지하는 면적은 반도체 칩의 전체 크기를 결정함에 있어 큰 비중을 차지한다. 또한, ESD 보로 회로는 칩의 성능을 결정하는 중요한 요인으로 작용한다는 점에서, ESD 보호 소자의 중요성은 점점 높아지고 있다.
도 1은 종래의 ESD 보호회로의 전류, 전압 특성을 나타내는 그래프이고, 도 1은 종래의 ESD 보호소자의 개략적인 회로도이다.
도 1을 참고하면, 일반적으로 MOS 소자를 ESD 보호소자롤 사용할 때 동작의 안정성을 확보하기 위해 Triggering 전압(Vt1)을 낮추는 조치를 취한다. 도 1의 제1 라인(ℓ1)을 참고하면, Vt1은 MOS 소자에 기생적으로 존재하는 바이폴라 트랜지스터 동작을 개시하기 위한 Triggering 전압이고, Vt2는 ESD 전류 방전 시 파워에 의한 국부적인 실리콘의 온도 상승으로 접합이 파괴되는 Fail 문턱 전압이다. ESD 특성을 개선하기 위해서는 Vt1＜Vt2가 성립되어야 하며 이 때 MOS 소자 내부에서 균일하게 스냅백(Snapback) 동작을 할 수 있도록 한다. Triggering 후 급격히 패드 전압이 감소하는데 이를 스냅백(Snapback) 현상이라 하고 이는 낮은 전압에서 많은 전류를 방전할 수 있어 파워 측면에서 유리하다.
도 2를 참고하면, Triggering 전압(Vt1)을 낮추는 방법으로, 게이트 전극 및 소스 영역 사이에 저항(R)을 추가하고, 게이트 전극 및 드레인 영역 사이에 외부 커패시터(C)를 추가한다. 이와 같은 경우 정상 동작 하에서는 VDD 전압이 정상상태(Steady State)를 유지하여 노드(N1)은 0V이고, 따라서 ESD 보호소자는 Off 상태를 유지한다. 이후 VDD에 ESD pulse가 인가되면 저항(R) 및 커패시터(C)의 시상수 응답 특성에 의해 노드(N1)의 전압이 증가한다, 이는 MOS 소자를 Turn-On 시키고 채널로 전류가 흐름에 따라 벌크 전류를 발생시킨다. 상기 벌크 전류는 MOS 소자에 기생적으로 존재하는 BJT가 Turn-On 되도록 하며 snapback regime에서 동작하도록 한다. 여기에서 시상수(RC) 값의 증가는 Triggering 전압(Vt1)의 값을 낮춘다.
다만, 외부 커패시터를 도입하는 경우 해당 커패시터의 면적으로 인해 소자의 집적도가 떨어지게 되는 문제가 발생할 수밖에 없다.
국내공개특허 제10-2018-0031175호 'esd 보호용 소자'
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출된 것으로,
본 발명은 일 측이 드레인 메탈과 연결되며 게이트 전극과 이격된 채 상기 게이트 전극의 상면과 중첩되는 연장 영역을 구비함으로써, 게이트-드레인 간 커패시턴스 값을 증가시켜 Triggering 전압값을 낮추도록 하는 ESD 보호소자 및 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 해당 연장 영역을 구비하여 게이트-드레인 간 커패시턴스 값을 증가시킴으로써, ESD 보호소자용 외부 커패시터를 도입하지 않으므로 소자의 전체 면적이 커져 집적도가 저해되는 것을 방지 가능하도록 하는 ESD 보호소자 및 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 연장 영역의 제2 영역이 드레인 영역 상에 형성되지 않도록 함으로써 드레인 동작 전압 증가를 방지 가능하도록 하는 ESD 보호소자 및 제조방법을 제공하는데 그 목적이 있다.
본 발명은 앞서 상술한 목적을 달성하기 위하여 다음과 같은 구성을 가진 실시예에 의하여 구현될 수 있다.
본 발명의 일 실시예에 의하면, 본 발명에 따른 ESD 보호소자는 기판; 상기 기판 상의 반도체 층; 상기 반도체 층 상의 게이트 절연막; 상기 게이트 절연막 상의 게이트 전극; 상기 반도체 층 내에서 상기 게이트 전극과 일 측과 인접하는 또는 부분 중첩되는 소스 영역; 상기 반도체 층 내에서 상기 게이트 전극의 타 측과 인접하는 또는 부분 중첩되는 드레인 영역; 상기 반도체층 상에서 순차적으로 위치하는 하부 절연층 및 상부 절연층; 상기 하부 절연층을 관통하여 소스 영역까지 연장되는 제1 메탈 컨택; 상기 하부 절연층을 관통하여 드레인 영역까지 연장되는 제2 메탈 컨택; 상기 하부 절연층 상에서 상기 제2 메탈 컨택과 연결되는 드레인 메탈; 및 상기 드레인 메탈의 일 측과 전기적으로 연결되며, 일 측이 상기 게이트 전극의 상 측과 중첩되도록 연장되는 연장 영역;을 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 의하면, 본 발명에 따른 ESD 보호소자에서, 상기 연장 영역은 상기 드레인 메탈의 일 측과 연결되며, 상기 드레인 영역과 인접한 측까지 하방 연장되는 제1 영역; 및 상기 제1 영역의 저면과 연결되어 상기 드레인 영역과 인접한 측으로부터 상기 게이트 전극의 상면을 가로지르도록 연장되어 상기 게이트 전극의 상면과 부분 또는 전부 중첩되는 제2 영역;을 포함하는 것을 특징으로 한다.
본 발명의 또다른 실시예에 의하면, 본 발명에 따른 ESD 보호소자에서, 상기 제2 영역은 상기 게이트 전극의 상면과 상방으로 소정 거리 이격되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 ESD 보호소자에서, 상기 제2 영역은 상기 게이트 전극과 중첩되는 측이 상기 게이트 전극의 상면과 실질적으로 평행하게 연장되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 ESD 보호소자에서, 상기 드레인 메탈은 일 단부가 상기 게이트 전극과 중첩되는 위치까지 연장되며, 상기 연장 영역은 상기 드레인 메탈의 일 단부 측 저부와 연결되어 하방 연장하는 제1 영역; 및 상기 제1 영역의 저면과 연결되어 상기 게이트 전극의 상면을 가로지르도록 연장되어 상기 게이트 전극의 상면과 상방 이격되어 부분 또는 전부 중첩되되 상기 드레인 영역과는 중첩되지 않도록 연장되는 제2 영역;을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 ESD 보호소자는 기판; 상기 기판 상의 반도체 층; 상기 반도체 층 상의 게이트 절연막; 상기 게이트 절연막 상의 게이트 전극; 상기 반도체 층 내에서 상기 게이트 전극과 일 측과 인접하는 또는 부분 중첩되는 소스 영역; 상기 반도체 층 내에서 상기 게이트 전극의 타 측과 인접하는 또는 부분 중첩되는 드레인 영역; 상기 반도체층 상의 하부 절연층; 상기 하부 절연층을 관통하여 드레인 영역까지 연장되는 메탈 컨택; 상기 하부 절연층 상에서 상기 메탈 컨택과 연결되는 드레인 메탈; 및 상기 드레인 메탈의 일 측과 전기적으로 연결되며, 일 측이 상기 게이트 전극의 상 측과 중첩되도록 연장되는 연장 영역;을 포함하며, 상기 연장 영역은 상기 드레인 메탈의 일 측과 연결되어 하방 연장하는 제1 영역; 및 상기 제1 영역의 저면과 연결되어 측방 연장됨으로써 상기 게이트 전극의 상면으로부터 이격된 위치에서 상기 게이트 전극의 상면과 중첩되는 측을 가지는 제2 영역;을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 ESD 보호소자에서, 상기 제1 연장 영역은 상기 드레인 영역과 중첩되는 위치에서 하방 연장되며, 상기 제2 연장 영역은 상기 드레인 영역 상에서 상기 소스 영역 측으로 연장되어 상기 게이트 전극의 상면과 중첩되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 ESD 보호소자에서, 상기 게이트 전극과 제2 영역 간 이격 거리는 항복전압/임계전계 값 미만인 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 ESD 보호소자에서, 상기 드레인 메탈은 일 단부가 상기 게이트 전극과 중첩되는 위치까지 연장되며, 상기 제1 영역은 상기 드레인 메탈의 일 단부 측 저부와 연결되어 하방 연장되며, 상기 제2 영역은 상기 제1 영역의 저면과 연결되어 상기 게이트 전극의 상면 상에서 상기 게이트 전극과 실질적으로 평행하게 연장되는 것을 특징하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 ESD 보호소자는 기판; 상기 기판 상의 반도체 층; 상기 반도체 층 상의 게이트 절연막; 상기 게이트 절연막 상의 게이트 전극; 상기 반도체 층 내의 소스 영역; 상기 반도체 층 내 그리고 상기 소스 영역과 이격되는 드레인 영역; 상기 반도체층 상의 하부 절연층; 상기 하부 절연층을 관통하여 드레인 영역까지 연장되는 메탈 컨택; 상기 하부 절연층 상에서 상기 메탈 컨택과 연결되는 드레인 메탈; 상기 드레인 영역과 인접한 측 게이트 전극과 부분 중첩되되, 하측에 증착된 절연부에 의하여 상기 게이트 전극과 전기적으로 분리되는 필드 플레이트; 및 상기 드레인 메탈의 일 측과 전기적으로 연결되며, 일 측이 상기 게이트 전극의 상 측과 부분 중첩되되 상기 필드 플레이트와 이격되는 연장 영역;을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 ESD 보호소자에서, 상기 절연부는 상기 드레인 영역 측 반도체 층 표면으로부터 상기 게이트 전극의 측면 및 상기 게이트 전극의 상면 상에서 계단형 구조로 형성되고; 상기 필드 플레이트는 상기 절연부의 상면을 따라 상기 절연부와 실질적으로 상보적인 형상으로 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 ESD 보호소자에서, 상기 연장 영역은 상기 드레인 메탈의 저면으로부터 하방 연장되는 제1 영역; 및 상기 제1 영역의 저면과 연결되고, 상기 소스 영역과 인접한 측 게이트 영역의 말단부로부터 인접한 필드 플레이트와 인접한 위치까지 연장되는 제2 영역;을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 ESD 보호소자에서, 상기 연장 영역은 상기 필드 플레이트와 동일 재질로 이루어지는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 ESD 보호소자에서, 상기 제2 영역은 상기 게이트 전극과 대략 평행하게 연장되되 상기 필드 플레이트의 대향면과 이격되도록 배치되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 ESD 보호소자 제조방법은 기판 상에 게이트 절연막을 증착시키는 단계; 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 상기 기판의 반도체 층 내에 소스 영역 및 드레인 영역을 형성하는 단계; 상기 게이트 전극 상에 살리사이드 억체층을 형성하는 단계; 상기 살리사이드 억제층 상에 도전성 막을 증착한 이후 식각하여, 상기 게이드 전극의 상면과 상방 이격된 위치에서 상기 게이트 전극의 상면과 중첩되는 일 영역을 가지는 연장 영역을 형성하는 단계; 상기 일 영역 및 살리사이드 억제층 상에 하부 절연층을 형성하는 단계; 상기 하부 절연층 상에 드레인 메탈 컨택홀 및 상기 일 영역의 상면 일 측까지 하방 연장하는 컨택홀을 형성하는 단계; 상기 드레인 메탈 컨택홀 및 하방 연장하는 컨택홀을 따라 각각 드레인 메탈 컨택 및 연장 영역의 타 영역을 형성하는 단계; 및 상기 하부 절연층 상에 드레인 메탈 컨택 및 연장 영역의 타 영역과 연결되는 드레인 메탈을 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 의하면, 본 발명에 따른 ESD 보호소자 제조방법에서, 상기 타 영역은 상기 드레인 메탈의 저면으로부터 상기 드레인 영역과 인접한 위치까지 하방 연장 형성되고, 상기 일 영역은 상기 타 영역의 저면으로부터 상기 소스 영역과 인접한 측 게이트 전극의 측벽까지 또는 상기 측벽을 가로질러 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 ESD 보호소자에서, 상기 타 영역은 상기 드레인 메탈의 저면으로부터 상기 게이트 전극의 상면과 인접한 위치까지 하방 연장 형성되고, 상기 일 영역은 상기 타 영역의 저면으로부터 상기 게이트 전극의 상면과 중첩되도록 연장되되, 상기 드레인 영역과 인접한 측 게이트 전극의 측벽과 인접한 위치까지 연장 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 ESD 보호소자에서, 상기 드레인 메탈은 상기 하부 절연층 상에 희생층을 증착한 후 상기 희생층을 패터닝 및 식각하여 일부 영역을 개방한 이후 금속물질로 채워 형성되고, 상기 희생층을 제거한 이후 상기 하부 절연층 상에 상부 절연층을 형성하는 단계;를 추가로 포함하는 것을 특징으로 한다.
본 발명은 앞서 본 구성에 의하여 다음과 같은 효과를 가진다.
본 발명은 일 측이 드레인 메탈과 연결되며 게이트 전극과 이격된 채 상기 게이트 전극의 상면과 중첩되는 연장 영역을 구비함으로써, 게이트-드레인 간 커패시턴스 값을 증가시켜 Triggering 전압값을 낮추도록 하는 효과가 있다.
또한, 본 발명은 해당 연장 영역을 구비하여 게이트-드레인 간 커패시턴스 값을 증가시킴으로써, ESD 보호소자용 외부 커패시터를 도입하지 않으므로 소자의 전체 면적이 커져 집적도가 저해되는 것을 방지 가능하도록 하는 효과가 도출될 수 있다.
또한, 본 발명은 연장 영역의 제2 영역이 드레인 영역 상에 형성되지 않도록 함으로써 드레인 동작 전압 증가를 방지 가능하도록 하는 효과를 보인다.
한편, 여기에서 명시적으로 언급되지 않은 효과라 하더라도, 본 발명의 기술적 특징에 의해 기대되는 이하의 명세서에서 기재된 효과 및 그 잠정적인 효과는 본 발명의 명세서에 기재된 것과 같이 취급됨을 첨언한다.
도 1은 종래의 ESD 보호소자의 개략적인 회로도이고;
도 2는 종래의 ESD 보호회로 및 본 발명의 일 실시예에 따른 ESD 보호회로의 전류, 전압 특성을 나타내는 그래프이고;
도 3은 본 발명의 일 실시예에 따른 ESD 보호소자의 단면도이고;
도 4는 본 발명의 다른 실시예에 따른 ESD 보호소자의 단면도이고;
도 5는 본 발명의 또 다른 실시예에 따른 ESD 보호소자의 단면도이고;
도 6은 본 발명에 따른 연장영역을 구비하는 ESD 보호소자와 일반적인 5V NMOS 소자에서의 게이트-드레인 커패시턴스의 대비 결과를 나타내는 그래프이고;
도 7은 본 발명의 일 실시예에 따른 ESD 보호소자의 전류, 전압 특성을 나타내는 그래프이고;
도 8 내지 도 11은 본 발명의 일 실시예에 따른 ESD 보호소자 제조방법에 대한 단면도이다.
발명의 실시예는 다양한 형태로 변형할 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것으로 해석되어서는 안 되며 청구범위에 기재된 사항을 기준으로 해석되어야 한다. 또한, 본 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 참고적으로 제공되는 것일 뿐이다.
이하 명세서 내용에 있어서, 일 구성요소가 타 구성요소의 "위(On)", "상", "상측" 또는 "상부"에 배치 또는 위치한다고 지칭하는 것은, 일 구성요소가 타 구성요소의 상부 표면에 접촉되어 위치하는 것과 아울러, 타 구성요소 층과 일정 거리 이격되어 배치되는 것을 모두 포함하는 개념이다. 그리고 일 구성요소가 타 구성요소와 이격되어 배치되는 경우에는 양 구성요소들 사이에 또 다른 구성요소가 더 배치될 수 있다. 또한, 일 구성요소가 "타 구성요소 상에 직접" 배치되는 경우 또는 "바로 위"에 배치되는 경우에는 양 구성요소들 사이에 또 다른 구성요소가 배치될 수 없다.
그리고 다양한 요소들, 영역들 및/또는 부분들과 같은 다양한 항목을 설명하기 위하여 제1, 제2 등의 용어가 사용될 수 있으나, 상기 항목들은 이들 용어에 의하여 한정되는 것은 아니며, 제2의 구성이 제1의 구성을 전제로 하는 것이 아님에 유의하여야 한다.
도 1은 종래의 ESD 보호회로 및 본 발명의 일 실시예에 따른 ESD 보호회로의 전류, 전압 특성을 나타내는 그래프이다.
도 1의 제1 라인(l1)을 참고하면, Vt1은 MOS 소자에 기생적으로 존재하는 바이폴라 트랜지스터 동작을 개시하기 위한 Triggering 전압이고, Vt2는 ESD 전류 방전 시 파워에 의한 국부적인 실리콘의 온도 상승으로 접합이 파괴되는 Fail 문턱 전압이다. ESD 특성을 개선하기 위해서는 Vt1＜Vt2가 성립되어야 하며 이 때 MOS 소자 내부에서 균일하게 스냅백(Snapback) 동작을 할 수 있도록 한다. Triggering 후 급격히 패드 전압이 감소하는데 이를 스냅백(Snapback) 현상이라 하고 이는 낮은 전압에서 많은 전류를 방전할 수 있어 파워 측면에서 유리하다. 도 1의 제2 라인(l2)는 본 발명의 일 실시예에 따른 ESD 보호소자 적용 시 전류, 전압 특성을 나타내는 그래프이고, 도시된 바와 같이 Triggering 전압값이 제1 라인(l1) 대비 낮아진 것을 알 수 있다. 이에 대한 설명은 하기에서 상세히 하도록 한다.
도 3은 본 발명의 일 실시예에 따른 ESD 보호소자의 단면도이고; 도 4는 본 발명의 다른 실시예에 따른 ESD 보호소자의 단면도이고; 도 5는 본 발명의 또 다른 실시예에 따른 ESD 보호소자의 단면도이다.
이하에서는 첨부된 도면들을 참고하여 본 발명의 일 실시예에 따른 ESD 보호소자에 대하여 상세히 설명하도록 한다.
도 3을 참고하면, 본 발명은 ESD 보호소자(100)에 관한 것으로, 더욱 상세하게는 게이트 전극(140)의 상면 측이, 드레인 영역(162)과 전기적으로 연결되는 연장영역(170)의 일 측과 소정 거리 이격되어 일부 또는 전부 중첩됨으로써 게이트-드레인 간 커패시턴스(Cgd) 크기를 증가시키는 것이 가능하도록 구성되는 소자에 관한 것이다. 이에 따라 외부 커패시터의 도입 없이 자체 구조만으로 게이트-드레인 간 커패시턴스(Cgd) 크기를 증가시키는 것이 가능하므로, ESD 보호구조를 가지면서도, 소자의 전체적인 면적 증가를 방지하여 소자 집적도에 문제가 없도록 하는 이점이 발생한다.
먼저, 소자(100)의 하측에는 기판(110)이 형성되며 예를 들어 P형으로 도핑된 기판일 수도, 기판 내에 배치되는 P형 확산 영역일 수도, 또는 기판 상에 에픽택시얼 성장되는 P형 에픽택시얼 층일 수도 있고 이에 별도의 제한이 있는 것은 아니다.
기판(110) 상에는 반도체 층(120)이 형성되며, 이러한 반도체 층(120)은 소자분리막에 의해 한정되어 활성영역이 규정될 수 있다. 도 3에 도시된 것과 상이하게, 필요에 따라 기판(110)과 반도체 층(120)은 사이에는 절연층으로서의 BOX 층이 형성될 수도 있음에 유의하여야 한다. 또한, 소자분리막은 예를 들어 좁은 트렌치 격리(Shallow Trench Isolation; STI) 공정을 통해 형성될 수 있다. 반도체 층(120) 상에는 하부 절연층(180) 및 상부 절연층(190)이 순차적으로 적층되는 구조로 형성된다.
그리고 반도체 층(120)에는 게이트 전극(140), 소스 영역(152) 및 드레인 영역(162)이 형성될 수 있다. 상세하게는, 반도체 층(120)의 표면 측에 게이트 전극(140)이 형성되고, 상기 게이트 전극(140)의 저면을 따라 게이트 절연막(142)이 형성된다. 또한, 게이트 전극(140)의 일 단은 후술할 소스 영역(152)의 상 측에서 상기 소스 영역(152)과 부분 중첩된 위치에 형성되고, 타 단은 후술할 드레인 영역(162)의 상 측에서 상기 드레인 영역(162)과 부분 중첩된 위치에 형성될 수 있으나 본 발명의 범위가 이에 제한되는 것은 아니다.
게이트 전극(140)은 도전성 폴리실리콘, 금속, 도전성 금속 질화물 및 이들의 조합 중 어느 하나로 이루어질 수 있고, CVD, PVC, ALD, MOALD, 또는 MOCVD 공정 등 다양한 공지된 또는 공지될 임의의 공정을 통해 형성될 수 있으며 별도의 제한이 있는 것은 아니다.
또한, 게이트 전극(140) 및 게이트 절연막(142)의 외측면에는 예를 들어 산화막, 질화막 및 이들의 조합 중 어느 하나로 이루어질 수 있는 게이트 스페이서(144)가 형성될 수 있고, 상기 게이트 스페이서(144)는 게이트 전극(140) 및 게이트 절연막(144)의 일 측면에만 형성될 수도, 또는 양 측면에 모두 형성될 수도 있으며 이에 별도의 제한이 있는 것은 아니다.
또한, 반도체 층(120) 내 일 측에 바디 영역(150)이 형성된다. 또한, 바디 영역(150) 내에는, 예를 들어 제2 도전형의 소스 영역(152)이 위치한다. 그리고 하부 절연층(180)을 관통하여 소스 영역(152) 상에 제1 메탈컨택(154)을 형성한다. 이러한 제1 메탈컨택(154)은 그 상단부가 상기 상부 절연층(190)의 하면과 실질적으로 일치하도록 형성될 수 있다. 그리고 상기 제1 메탈컨택(154) 상에 소스 메탈(156)을 형성하여 상기 제1 메탈컨택(154)과 소스 메탈(156)이 상호 전기적으로 연결될 수 있다.
또한, 반도체 층(120) 내의 타 측에 제2 도전형의 드리프트 영역(160)이 형성된다. 상기 드리프트 영역(160)은 게이트 전극(140)을 기준으로 상기 바디 영역(150)과 일정 거리 이격 형성되는 것이 일반적이다. 드리프트 영역(160) 내 도핑 농도가 일정 수준 이하인 경우 온 저항(Rsp) 특성이 나빠지며, 이와 반대로 도핑 농도를 일정 수준 이상으로 증가시키는 경우 온 저항(Rsp) 특성이 개선되나 브레이크다운 전압 특성이 나빠지므로 해당 특성을 고려한 적정한 수준의 도핑 농도를 가지는 불순물 영역이 형성되도록 하는 것이 바람직하다.
그리고 드리프트 영역(160) 내에는 게이트 전극(140)과 일정 거리 이격되어 드레인 영역(162)이 형성된다. 또한, 상기 하부 절연층(180) 을 관통하여 드레인 영역(162) 상에 제2 메탈컨택(164)이 형성된다. 상기 제2 메탈컨택(164) 상에 드레인 메탈(166)을 형성하여 상기 제2 메탈컨택(164) 및 드레인 메탈(166)이 상호 전기적으로 연결될 수 있도록 한다. 상기 제2 메탈컨택(164)은 제1 메탈컨택과(154)과 수평 방향으로 일정 거리 이격 형성될 수 있다. 또한, 상기 제2 메탈컨택(164)은, 상기 제1 메탈컨택(154)과 마찬가지로, 그 상단부가 상기 상부 절연층(180)의 하면과 실질적으로 일치하도록 형성되는 것이 바람직하나 이에 별도의 제한이 있는 것은 아니다. 상기 소스 메탈(156) 및 드레인 메탈(166)은 예를 들어 알루미늄(Al)과 같은 금속재질로 이루어질 수 있다. 또한, 제1 메탈 컨택(154) 및 제2 메탈 컨택(164)은 예를 들어 구리, 알루미늄, 또는 텅스텐과 같은 금속물질로 이루어질 수 있으나 이에 별도의 제한이 있는 것은 아니다.
본 발명의 일 실시예에 따른 ESD 보호 소자(100)는 연장 영역(170)을 구비하는 것을 특징으로 한다. 상세하게는, 드레인 메탈(166)의 일 측과 연결되어 일 측이 하방 연장하는 제1 영역(172) 및 상기 제1 영역(172)과 연결되어 게이트 전극(140)의 상 측을 가로지르도록 연장되는 제2 영역(174)을 포함할 수 있다. 상기 제1 영역(172)은 예를 들어 드레인 메탈(166)의 저면으로부터 하방 연장되며, 상기 제2 영역(172)은 제1 영역(172)의 저면 및 드레인 영역(162)과 인접한 측으로부터 게이트 전극(140) 측으로 연장되어 상기 게이트 전극(140)의 상면과 일부 또는 전부 중첩될 수 있다.
이 때 제2 영역(172)은 게이트 전극(140)과 상하 방향으로 소정 거리 이격된 위치에서 상기 게이트 전극(140)과 중첩되도록 하는 것이 바람직하다. 게이트-제2 영역 간 커패시턴스는 대향 면적(A)/이격 거리(d)에 비례하므로, 상기 제2 영역(172)이 게이트 전극(140)과 전부 중첩되도록 하여 대향 면적을 최대로 하는 것이 바람직하나 이에 별도의 제한이 있는 것은 아니다. 또한 연장 영역(170)은 예를 들어 폴리 실리콘으로 형성될 수 있다.
이와 같은 구조의 연장 영역(170)을 활용함으로써 Triggering 전압(Vt1)을 낮추기 위한 게이트-드레인 간 커패시턴스(Cgd) 값의 증가를, 외부 커패시터의 도입이 아닌 내부의 연장 영역(170)에 따라 구현 가능함으로써 소자 면적이 커지는 것을 방지 가능한 것에 그 특징이 있다. 즉, 시상수(RC) 값의 증가로 Triggering 전압(Vt1) 크기를 낮출 수 있다. 따라서, 더욱 용이한 바이폴라 트랜지스터 동작을 개시가 가능하다. 또한, 제2 영역(174)은 폴리 실리콘으로 이루어질 수도, 금속 또는 금속의 조합인 다양한 도전재를 포함하여 형성될 수도 있고, 특정 물질에 의하여 제한되는 것은 아님에 유의하여야 한다.
도 4를 참고하면, 다른 실시예로, 제1 영역(172)은, 드레인 메탈(166)의 인접한 소스 메탈(156)과 대향하는 면으로부터 소스 메탈(156) 측으로 소정 거리 연장된 이후 하방 연장되거나 드레인 메탈(166)이 게이트 전극(140)과 부분 중첩되는 위치까지 소스 메탈(156) 측으로 연장되고, 제2 영역(174)은 제1 영역(172)의 저부로부터 측방 연장 됨으로써 게이트 전극(140)의 상면과 일부 또는 전부 중첩되도록 할 수 있다. 또는 다른 방식으로 구성되어, 제2 영역(174)이 드레인 영역(162)과 서로 대향하는 면이 형성되지 않도록 함으로써 드레인 동작 전압(Operating Voltage)의 증가를 방지하도록 한다.
도 5를 참고하면, 또 다른 실시예로, 본 발명에 따른 ESD 보호 소자가 LDMOS 소자에 적용되는 것을 설명하도록 한다. 설명의 편의를 위하여, LDMOS 소자의 경우 공지된 일반적인 구성들은 최대한 간략히 설명하도록 한다. 게이트 전극(140) 부근에 필드 플레이트 (146)가 형성된다. 상기 필드 플레이트(146)는 게이트 전극(140)의 상면 상에서, 상기 게이트 전극(140)과 부분 중첩되도록 형성되되, 하측에 증착된 절연부(148)에 의하여 상기 게이트 전극(140)과 전기적으로 분리된다. 이러한 필드 플레이트(146)는 전기장의 향상된 분배, 온저항 특성 및 전류 특성을 제공한다. 절연부(148)는 실리콘 산화물, 실리콘 질화물 등일 수 있으며 본 발명의 범위가 특정 예시에 의하여 제한되는 것은 아니다.
먼저 절연부(148)는 드레인 영역(160)이 형성된 측의 반도체 층(120) 표면에 서 연장되되 인접한 게이트 전극(140)의 측면에서 상방 연장되며 일 측이 상기 게이트 전극(140)의 상면 상에 형성되는 계단형 구조를 가진다. 또한, 필드 플레이트(146)는 절연부(148)의 상면을 따라 상기 절연부(148)과 대략 상보적인 형상인 계단형으로 형성된다.
이와 같은 구조에서, 상기 제2 영역(174)은 인접한 소스 메탈(156)과 대향하는 측 드레인 메탈(166)의 측면으로부터 소스 메탈(156) 측으로 소정 거리 연장된 이후 하방 연장된다. 또는, 드레인 메탈(166)이 게이트 전극(140)의 상 측으로부터 상기 게이트 전극(140)을 적어도 부분 중첩되도록 연장되거나, 상기 게이트 전극(140)을 가로지르도록 형성되고 제2 영역(174)은 상기 드레인 메탈(166)의 저면으로부터 하방 연장된다. 그리고, 제2 영역(174)은 제1 영역(172)의 저부로부터 측방 연장됨으로써 게이트 전극(140)의 상면과 부분 중첩되되 필드 플레이트(146)의 대향면과 소정 거리 이격 형성되도록 하여 상기 필드 플레이트(146)와 연결되지 않도록 하는 것이 바람직하다. 더욱 상세하게는, 상기 제2 영역(174)이 소스 영역(152)과 인접한 측 게이트 전극(140)의 에지부로부터 드레인 영역(162) 측으로 연장되어 상기 게이트 전극(140)과 부분적으로 중첩되되 상기 필드 플레이트(146)와 소정 거리 측방 이격되도록 한다.
상기 실시예들에서, 게이트 전극(140)의 상면과 제2 영역(174)의 대향면은 상호 상하 방향으로 이격되어 있다. 임계 전계(Critical Electric Field; Ec)가 재료가 순간적으로 파손(Breakdown)될 때의 전계 세기를, BV는 항복 전압을, Tox는 게이트 전극(140)과 제2 영역(174) 간 유효산화막의 두께라 할 때, BV = Ec * Tox 로 하여 게이트 전극(140)과 제2 영역(174) 간 이격 거리인 유효산화막의 최대두께를 도출할 수 있다. 따라서 유효산화막 두께 Tox는 BV/Ec 보다 작은 값을 가지는 것이 바람직하다. 여기에서 임계전계(Ec)는 예를 들어 5MV/cm 이상 10MV/cm 이하인 것이 바람직하며, 6MV/cm인 것이 더욱 바람직하나 이에 별도의 제한이 있는 것은 아니다.
도 6은 본 발명에 따른 연장영역을 구비하는 ESD 보호소자와 일반적인 5V NMOS 소자에서의 게이트-드레인 커패시턴스의 대비 결과를 나타내는 그래프이고; 도 7은 본 발명의 일 실시예에 따른 ESD 보호소자의 전류, 전압 특성을 나타내는 그래프이다.
앞서 설명한 바와 같이, 본 발명의 일 실시예에 따른 ESD 보호소자(100)에는 연장 영역(170)을 형성하는 것에 특징이 있다. 이와 같은 특징에 의하여, 도 2 및 도 7을 참고하면, 게이트-소스 간 외부저항(Rgext) 값이 동일할 때, 일반적인 ESD 보호회로의 전류, 전압 특성 대비 Triggering 전압이 확연히 낮아지는 것을 알 수 있다. 그에 따라 MOS 소자 내부에서 균일하게 스냅백 동작을 하도록 할 수 있다.
또한, 도 6을 참고하면, 연장 영역(170) 구비 시(W/ FP Poly), 상기 연장 영역(170)이 형성되어 있지 않은 경우(W/O FP Poly) 대비 게이트-드레인 간 커패시턴스 값이 대략 2배정도 커지는 것을 알 수 있다. 그러므로, 외부 커패시터의 도입 없이도 게이트-드레인간 커패시턴스 값이 크게 높아져 시상수(RC) 값이 증가하고 결국 Triggering 전압이 낮아질 수 있는 것이다.
도 8 내지 도 11은 본 발명의 일 실시예에 따른 ESD 보호소자 제조방법에 대한 단면도이다.
이하에서는 첨부된 도면들을 참고하여 본 발명의 일 실시예에 따른 ESD 보호 소자 제조방법에 대하여 상세히 설명하도록 한다.
먼저, 도 8을 참고하면, 기판(110)의 표면 부위에 웰 영역 형성을 위하여 포토레지스트 패턴(미도시)이 형성되며, 상기 포토레지스트 패턴을 이온주입 마스크로 이용하는 이온 주입 공정을 통해 웰 영역이 형성된다. 그 후, 상기 웰 영역을 활성화시키기 위한 열처리 공정이 수반될 수 있다.
그 후, 상기 포토레지스트 패턴을 예를 들어 애싱/스트립 공정을 이용하여 제거하고, 소자분리막(STI)을 형성하여 액티브 영역을 규정한다. 상기 소자분리막(STI)은 예를 들어 좁은 트렌치 격리 공정을 통해 형성될 수 있다.
반도체 기판(110) 상에는 게이트 절연막(142)을 증착하고, 그 위에 게이트 물질막으로 폴리실리콘막을 증착한 이후 패터닝 및 식각 공정을 통해 게이트 전극(140)을 형성한다. 그리고, 상기 게이트 전극(140)의 일 측벽 또는 양 측벽에 게이트 스페이서(144)를 형성한다. 그리고, 게이트 패턴을 이용하여, 소스 영역(152) 및 드레인 영역(162)이 이온주입 공정에 의하여 형성된다.
도 9를 참고하면, 이후, 게이트 전극(140) 및 게이트 절연막(142) 상에, 예를 들어 산화막 및 질화막을 순차적으로 증착하여 살리사이드 억제층(Salicide Blocking Layer; SAB)이 형성된다. 그리고 살리사이드 억제층 상에 연장 영역(170)의 일 구성인 제2 영역(174)을 형성하기 위한 폴리실리콘막을 증착한 이후 식각한다. 이 때 제2 연장 영역(174)은, 전술한 바와 같이, 게이트 전극(140)과 소정 거리 이격된 위치에서 상기 게이트 전극(140)의 상면과 완전히 중첩되도록 형성된다. 또한, 제2 연장 영역(174)은 게이트 전극(140)과 실질적으로 평행 상태를 유지하는 것이 바람직하다.
다른 실시예로, 제2 영역(174)이 상기 게이트 전극(140)의 상면 상에서, 상기 게이트 전극(140)과 부분 중첩되도록 형성될 수 있다(도 4 또는 도 5 참고). 또 다른 실시예로, 필드 플레이트(146)가 형성되어 있는 경우, 상기 제2 영역(174)은 소스 영역(152)과 인접한 측 게이트 영역(140)과는 전부 중첩되되, 드레인 영역(162)과 인접한 측의 게이트 영역(140)의 측벽까지는 연장되지 않도록 형성되어, 상기 필드 플레이트(146)와 소정 거리 이격되도록 하는 것이 바람직하다.
도 10을 참고하면, 제2 영역(174)이 형성된 이후, 상기 제2 영역(174) 및 살리사이드 억제층 상에 하부 절연층(180)을 형성한다. 하부 절연층(180)은 트랜지스터와, 이후 형성될 배선 사이의 절연을 위한 층간 절연막인 PMD 막으로 형성될 수 있다. 예를 들어, 하부 절연층(180)은 PSG, BPSG 및 PE-TEOS가 단층 또는 복층 구조로 형성될 수 있다. 그리고 나서, 하부 절연층(180) 상에 패터닝 및 식각 공정을 수행하여 제1 메탈 컨택(154), 제2 메탈 컨택(164) 및 제1 영역(172)이 형성될 위치와 상보적인 위치가 개방되도록 하여, 컨택 홀(C)을 형성한다.
도 11을 참고하면, 상기 컨택 홀들(C) 내에는 예를 들어 구리, 알루미늄 또는 텅스텐과 같은 금속물질로 채우고 하부 절연층(180)이 드러날 때까지 평탄화 공정을 수행함으로써 제1 메탈 컨택(154), 제2 메탈 컨택(164) 및 제1 영역(172)이 형성된다.
이 때 제1 영역(172)은 일 실시예에 따르면 드레인 영역(162)의 상 측으로부터 상기 드레인 영역(162)과 인접하도록 하방으로 소정 거리 연장된다. 다른 실시예에 따르면, 제1 영역(172)은 게이트 전극(140)의 상 측으로부터 상기 게이트 영역(140)과 인접하도록 하방 연장된다.
그 후, 하부 절연층(180) 상에 소스 메탈(156) 및 드레인 메탈(166)을 형성한다. 소스 메탈(156)은 제1 메탈 컨택(154)과, 드레인 메탈(166)은 제2 메탈 컨택(164) 및 제1 영역(172)과 연결된다. 상세하게는, 예를 들어 하부 절연층(180) 상에 희생층을 증착한 이후, 상기 희생층을 패터닝 및 식각하여, 소스 메탈(156) 및 드레인 메탈(166)이 형성될 영역을 개방되도록 한다. 이 때 희생층은 예를 들어 탄소 또는 CH3를 베이스로 하는 저유전 물질로 형성될 수 있다.
그 이후, 개방된 측에 금속물질로 채우고 평탄화 공정을 수행하여 소스 메탈(156) 및 드레인 메탈(166)을 형성한다.
도 12를 참고하면, 그 후, 희생층을 제거하고 하부 절연층(180) 상에 상부 절연층(190)을 형성하여, 예를 들어 산화막과 질화막이 적층된 적층막, 산화막과 탄소가 함유된 막이 적층된 적층막 등으로 형성될 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내어 설명하는 것이며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예는 본 발명의 기술적 사상을 구현하기 위한 최선의 상태를 설명하는 것이며, 본 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다.
100 : ESD 보호소자
110 : 기판 120 : 반도체 층
140 : 게이트 전극 142 : 게이트 절연막
144 : 게이트 스페이서 146 : 필드 플레이트
148 : 절연부 150 ; 바디 영역
152 : 소스 영역 154 : 제1 메탈컨택
156 : 소스 메탈
160 : 드리프트 영역 162 : 드레인 영역
164 : 제2 메탈컨택 166 : 드레인 메탈
170 : 연장 영역
172 : 제1 영역 174 : 제2 영역
180 : 하부 절연층 190 : 상부 절연층
192 : 희생층
C : 컨택홀들

Claims (18)

  1. 기판;
    상기 기판 상의 반도체 층;
    상기 반도체 층 상의 게이트 절연막;
    상기 게이트 절연막 상의 게이트 전극;
    상기 반도체 층 내에서 상기 게이트 전극과 일 측과 인접하는 또는 부분 중첩되는 소스 영역;
    상기 반도체 층 내에서 상기 게이트 전극의 타 측과 인접하는 또는 부분 중첩되는 드레인 영역;
    상기 반도체 층 상에서 순차적으로 위치하는 하부 절연층 및 상부 절연층;
    상기 하부 절연층을 관통하여 소스 영역까지 연장되는 제1 메탈 컨택;
    상기 하부 절연층을 관통하여 드레인 영역까지 연장되는 제2 메탈 컨택;
    상기 하부 절연층 상에서 상기 제2 메탈 컨택과 연결되는 드레인 메탈; 및
    상기 드레인 메탈의 일 측과 전기적으로 연결되며, 일 측이 상기 게이트 전극의 상 측과 중첩되도록 연장되는 연장 영역;을 포함하는 것을 특징으로 하는 ESD 보호소자.
  2. 제1항에 있어서, 상기 연장 영역은
    상기 드레인 메탈의 일 측과 연결되며, 상기 드레인 영역과 인접한 측까지 하방 연장되는 제1 영역; 및
    상기 제1 영역의 저면과 연결되어 상기 드레인 영역과 인접한 측으로부터 상기 게이트 전극의 상면을 가로지르도록 연장되어 상기 게이트 전극의 상면과 부분 또는 전부 중첩되는 제2 영역;을 포함하는 것을 특징으로 하는 ESD 보호소자.
  3. 제2항에 있어서, 상기 제2 영역은
    상기 게이트 전극의 상면과 상방으로 소정 거리 이격되는 것을 특징으로 하는 ESD 보호소자.
  4. 제3항에 있어서, 상기 제2 영역은
    상기 게이트 전극과 중첩되는 측이 상기 게이트 전극의 상면과 실질적으로 평행하게 연장되는 것을 특징으로 하는 ESD 보호소자.
  5. 제1항에 있어서, 상기 드레인 메탈은
    일 단부가 상기 게이트 전극과 중첩되는 위치까지 연장되며,
    상기 연장 영역은
    상기 드레인 메탈의 일 단부 측 저부와 연결되어 하방 연장하는 제1 영역; 및 상기 제1 영역의 저면과 연결되어 상기 게이트 전극의 상면을 가로지르도록 연장되어 상기 게이트 전극의 상면과 상방 이격되어 부분 또는 전부 중첩되되 상기 드레인 영역과는 중첩되지 않도록 연장되는 제2 영역;을 포함하는 것을 특징으로 하는 ESD 보호소자.
  6. 기판;
    상기 기판 상의 반도체 층;
    상기 반도체 층 상의 게이트 절연막;
    상기 게이트 절연막 상의 게이트 전극;
    상기 반도체 층 내에서 상기 게이트 전극과 일 측과 인접하는 또는 부분 중첩되는 소스 영역;
    상기 반도체 층 내에서 상기 게이트 전극의 타 측과 인접하는 또는 부분 중첩되는 드레인 영역;
    상기 반도체 층 상의 하부 절연층;
    상기 하부 절연층을 관통하여 드레인 영역까지 연장되는 메탈 컨택;
    상기 하부 절연층 상에서 상기 메탈 컨택과 연결되는 드레인 메탈; 및
    상기 드레인 메탈의 일 측과 전기적으로 연결되며, 일 측이 상기 게이트 전극의 상 측과 중첩되도록 연장되는 연장 영역;을 포함하며,
    상기 연장 영역은
    상기 드레인 메탈의 일 측과 연결되어 하방 연장하는 제1 영역; 및 상기 제1 영역의 저면과 연결되어 측방 연장됨으로써 상기 게이트 전극의 상면으로부터 이격된 위치에서 상기 게이트 전극의 상면과 중첩되는 측을 가지는 제2 영역;을 포함하는 것을 특징으로 하는 ESD 보호소자.
  7. 제6항에 있어서, 상기 제1 연장 영역은
    상기 드레인 영역과 중첩되는 위치에서 하방 연장되며,
    상기 제2 연장 영역은
    상기 드레인 영역 상에서 상기 소스 영역 측으로 연장되어 상기 게이트 전극의 상면과 중첩되는 것을 특징으로 하는 ESD 보호소자.
  8. 제6항에 있어서, 상기 게이트 전극과 제2 영역 간 이격 거리는
    항복전압/임계전계 값 미만인 것을 특징으로 하는 ESD 보호소자.
  9. 제6항에 있어서, 상기 드레인 메탈은
    일 단부가 상기 게이트 전극과 중첩되는 위치까지 연장되며,
    상기 제1 영역은
    상기 드레인 메탈의 일 단부 측 저부와 연결되어 하방 연장되며,
    상기 제2 영역은
    상기 제1 영역의 저면과 연결되어 상기 게이트 전극의 상면 상에서 상기 게이트 전극과 실질적으로 평행하게 연장되는 것을 특징하는 것을 특징으로 하는 ESD 보호소자.
  10. 기판;
    상기 기판 상의 반도체 층;
    상기 반도체 층 상의 게이트 절연막;
    상기 게이트 절연막 상의 게이트 전극;
    상기 반도체 층 내의 소스 영역;
    상기 반도체 층 내 그리고 상기 소스 영역과 이격되는 드레인 영역;
    상기 반도체 층 상의 하부 절연층;
    상기 하부 절연층을 관통하여 드레인 영역까지 연장되는 메탈 컨택;
    상기 하부 절연층 상에서 상기 메탈 컨택과 연결되는 드레인 메탈;
    상기 드레인 영역과 인접한 측 게이트 전극과 부분 중첩되되, 하측에 증착된 절연부에 의하여 상기 게이트 전극과 전기적으로 분리되는 필드 플레이트; 및
    상기 드레인 메탈의 일 측과 전기적으로 연결되며, 일 측이 상기 게이트 전극의 상 측과 부분 중첩되되 상기 필드 플레이트와 이격되는 연장 영역;을 포함하는 것을 특징으로 하는 ESD 보호소자.
  11. 제10항에 있어서, 상기 절연부는
    상기 드레인 영역 측 반도체 층 표면으로부터 상기 게이트 전극의 측면 및 상기 게이트 전극의 상면 상에서 계단형 구조로 형성되고;
    상기 필드 플레이트는
    상기 절연부의 상면을 따라 상기 절연부와 실질적으로 상보적인 형상으로 형성되는 것을 특징으로 하는 ESD 보호소자.
  12. 제11항에 있어서, 상기 연장 영역은
    상기 드레인 메탈의 저면으로부터 하방 연장되는 제1 영역; 및
    상기 제1 영역의 저면과 연결되고, 상기 소스 영역과 인접한 측 게이트 영역의 말단부로부터 인접한 필드 플레이트와 인접한 위치까지 연장되는 제2 영역;을 포함하는 것을 특징으로 하는 ESD 보호소자.
  13. 제12항에 있어서, 상기 연장 영역은
    상기 필드 플레이트와 동일 재질로 이루어지는 것을 특징으로 하는 ESD 보호소자.
  14. 제12항에 있어서, 상기 제2 영역은
    상기 게이트 전극과 대략 평행하게 연장되되 상기 필드 플레이트의 대향면과 이격되도록 배치되는 것을 특징으로 하는 ESD 보호 소자.
  15. 기판 상에 게이트 절연막을 증착시키는 단계;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;
    상기 기판의 반도체 층 내에 소스 영역 및 드레인 영역을 형성하는 단계;
    상기 게이트 전극 상에 살리사이드 억체층을 형성하는 단계;
    상기 살리사이드 억제층 상에 도전성 막을 증착한 이후 식각하여, 상기 게이드 전극의 상면과 상방 이격된 위치에서 상기 게이트 전극의 상면과 중첩되는 일 영역을 가지는 연장 영역을 형성하는 단계;
    상기 일 영역 및 살리사이드 억제층 상에 하부 절연층을 형성하는 단계;
    상기 하부 절연층 상에 드레인 메탈 컨택홀 및 상기 일 영역의 상면 일 측까지 하방 연장하는 컨택홀을 형성하는 단계;
    상기 드레인 메탈 컨택홀 및 하방 연장하는 컨택홀을 따라 각각 드레인 메탈 컨택 및 연장 영역의 타 영역을 형성하는 단계; 및
    상기 하부 절연층 상에 드레인 메탈 컨택 및 연장 영역의 타 영역과 연결되는 드레인 메탈을 형성하는 단계;를 포함하는 것을 특징으로 하는 ESD 보호소자 제조방법.
  16. 제15항에 있어서, 상기 타 영역은
    상기 드레인 메탈의 저면으로부터 상기 드레인 영역과 인접한 위치까지 하방 연장 형성되고,
    상기 일 영역은 상기 타 영역의 저면으로부터 상기 소스 영역과 인접한 측 게이트 전극의 측벽까지 또는 상기 측벽을 가로질러 형성되는 것을 특징으로 하는 ESD 보호소자 제조방법.
  17. 제15항에 있어서, 상기 타 영역은
    상기 드레인 메탈의 저면으로부터 상기 게이트 전극의 상면과 인접한 위치까지 하방 연장 형성되고,
    상기 일 영역은 상기 타 영역의 저면으로부터 상기 게이트 전극의 상면과 중첩되도록 연장되되, 상기 드레인 영역과 인접한 측 게이트 전극의 측벽과 인접한 위치까지 연장 형성되는 것을 특징으로 하는 ESD 보호소자 제조방법.
  18. 제15항에 있어서, 상기 드레인 메탈은
    상기 하부 절연층 상에 희생층을 증착한 후 상기 희생층을 패터닝 및 식각하여 일부 영역을 개방한 이후 금속물질로 채워 형성되고,
    상기 희생층을 제거한 이후 상기 하부 절연층 상에 상부 절연층을 형성하는 단계;를 추가로 포함하는 것을 특징으로 하는 ESD 보호소자 제조방법.
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