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KR101051684B1 - 정전기 방전 보호소자 및 그 제조방법 - Google Patents

정전기 방전 보호소자 및 그 제조방법 Download PDF

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KR101051684B1
KR101051684B1 KR1020080121177A KR20080121177A KR101051684B1 KR 101051684 B1 KR101051684 B1 KR 101051684B1 KR 1020080121177 A KR1020080121177 A KR 1020080121177A KR 20080121177 A KR20080121177 A KR 20080121177A KR 101051684 B1 KR101051684 B1 KR 101051684B1
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Abstract

본 발명은 정전기 방전 보호소자의 동작특성을 향상시키면서 정전기 방전 보호소자의 크기를 감소시켜 반도체 칩 크기를 축소시킬 수 있는 ESD 보호소자 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 형성된 게이트 전극과, 상기 게이트 전극의 양측으로 노출된 상기 기판 내에 서로 동일 도전형으로 형성된 제1 및 제2 도핑영역과, 상기 제2 도핑영역 내에 상기 제1 및 제2 도핑영역과 반대 도전형으로 형성된 제3 도핑영역과, 상기 게이트 전극과 이격되고, 상기 게이트 전극의 양측으로 노출되는 상기 기판 내에 상기 제1 및 제2 도핑영역과 동일 도전형으로 형성된 제4 및 제5 도핑영역을 포함하는 정전기 방전 보호소자를 제공한다.
반도체 소자, 정전기 방전 보호소자, ESD

Description

정전기 방전 보호소자 및 그 제조방법{ELECTROSTATIC DISCHARGE PROTECTION DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로서, 더욱 상세하게는 정전기 방전시 내부 회로의 손상을 방지하기 위한 정전기 방전 보호소자 및 그 제조방법에 관한 것이다.
잘 알려진 바와 같이, 정전기가 대전된 인체나 기계에 반도체 집적회로가 접촉하면, 인체나 기계에 대전되어 있던 정전기가 외부 핀을 통해 패드(pad)를 거쳐 내부회로로 방전되면서 생성되는 큰 에너지를 가진 과도전류가 내부회로에 큰 손상을 가할 수 있다. 반대로, 반도체 집적회로 내부에 대전되어 있던 정전기가 인체나 기계와의 접촉으로 인해 인체 또는 기계를 통해 흘러나오면서 내부회로에 손상을 입히게 된다. 이에 대부분의 반도체 집적회로에서는 정전기 방전에 기인하여 야기되는 손상으로부터 주요 회로를 보호하기 위해서 패드와 반도체 내부회로 사이에 정전기 방전(Electrostatic Discharge, 이하, ESD라 함) 보호소자를 설치하고 있다.
ESD 보호소자는 표준공정을 이용하여 배치설계(layout design)시 매개변수(parameter)만을 변경해서 설계하고 있다. ESD 보호소자의 성능은 크기와 밀접한 관계를 가지고 있다. 즉, 성능을 향상시키기 위해서는 일정 크기 이상으로 유지시켜야 한다. 이 때문에 ESD 보호소자가 칩 내에서 차지하는 면적은 커질 수밖에 없다. 이에 따라, 전체 칩 크기는 단위 ESD 보호소자를 얼마나 조밀하게 형성하느냐에 따라 달라질 수 있다. 하지만, 칩에 따라 ESD 보호소자들이 전체 칩 내에 차지하는 면적은 30% 이상 되는 경우가 많기 때문에 전체 칩 크기를 축소시키는데는 한계가 있다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, ESD 보호소자의 동작특성을 향상시키면서 ESD 보호소자의 크기를 감소시켜 반도체 칩 크기를 축소시킬 수 있는 ESD 보호소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판 상에 형성된 게이트 전극과, 상기 게이트 전극의 양측으로 노출된 상기 기판 내에 서로 동일 도전형으로 형성된 제1 및 제2 도핑영역과, 상기 제2 도핑영역 내에 상기 제2 도핑영역과 반대 도전형으로 형성된 제3 도핑영역과, 상기 게이트 전극과 이격되고, 상기 게이트 전극의 양측으로 노출되는 상기 기판 내에 상기 제1 및 제2 도핑영역과 동일 도전형으로 형성된 제4 및 제5 도핑영역을 포함하는 정전기 방전 보호소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측으로 노출되는 상기 기판 내에 서로 동일 도전형으로 제1 및 제2 도핑영역을 형성하는 단계와, 상기 제2 도핑영역 내에 상기 제2 도핑영역과 반대 도전형으로 제3 도핑영역을 형성하는 단계와, 상기 게이트 전극과 이격되고, 상기 게이트 전극의 양측으로 노출되는 상기 기 판 내에 상기 제1 및 제2 도핑영역과 동일 도전형으로 제4 및 제5 도핑영역을 형성하는 단계를 더 포함하는 정전기 방전 보호소자의 제조방법을 제공한다.
이상에서 설명된 구성을 포함하는 본 발명에 의하면, ESD 보호소자의 드레인 영역에 대해 카운트 도핑(count-doping)을 실시하여 드레인 영역의 저항을 증가시킴으로써 ESD 보호소자의 성능을 향상시키면서 저항 증가분만큼 DCGS를 감소시켜 칩 크기를 개선시킬 수 있다.
또한, 본 발명에 의하면, 드레인 영역의 하부에 별도의 웰을 추가로 형성하거나, 다른 소자용 웰을 위치시켜 이 부위에서 웰의 농도를 높임으로써 ESD 스트레스 유입시 트리거링(triggering) 전압을 낮추어 ESD 전류에서도 견딜 수 있는 소자를 제공할 수 있다.
우선, 참조도면들을 통해 ESD 보호소자의 성능을 향상시키기 위해 고려하여야 할 점을 살펴보기로 한다. 여기서, 참조도면들은 종래기술에 해당하는 것은 아니며, 본 발명의 바람직한 실시예를 상대적으로 비교 설명하기 위한 기술로 이해되어야 한다.
ESD 보호소자로는 드레인이 패드에 연결되고 소스와 게이트가 접지에 연결된 형태의 GGNMOS(Gate Grounded NMOS)와 드레인이 패드에 연결되고 소스와 게이트가 전원과 연결된 형태의 GPPMOS(Gate Positived(powered) PMOS)가 주로 사용되고 있다.
도 1은 GGNMOS 형태의 ESD 보호소자의 등가회로도이고, 도 2는 도 1에 도시된 ESD 보호소자를 구현한 평면도이며, 도 3은 도 2에 도시된 I-I' 절취선을 따라 도시한 단면도이다.
도 1 내지 도 3을 참조하면, ESD 보호소자는 게이트 전극(106), 소스 영역(108), 드레인 영역(110), 픽-업(pick-up) 영역(112)을 포함한다. 드레인 영역(110)은 기판(100)의 웰(102) 내에 형성되고 드레인 접속부(115)와 드레인 접속라인(118)을 통해 입출력패드(I/O)에 연결된다. 소스 영역(108)은 웰(102) 내에 형성되고 소스 접속부(114)와 소스 접속라인(116)을 통해 접지단(GND)과 연결된다. 게이트 전극(106)은 소스 영역(108)과 함께 접지단(GND)과 연결된다. 픽-업 영역(112)은 웰(102)에 바이어스 전압을 인가하기 위해 제공되며, 픽-업 접속라인(120)을 통해 접지단(GND)과 연결된다. 픽-업 영역(112)은 소자 분리막(104)에 의해 이웃하게 형성된 소스 영역(108) 및 드레인 영역(110)과 전기적으로 분리된다.
상기 구조를 갖는 ESD 보호소자의 동작에 대해 설명한다. 여기서는 일례로, 웰(102)은 P형이고, 게이트 전극(106)은 N+형이고, 소스 영역(108) 및 드레인 영역(110)은 N+형이고, 픽-업 영역(112)은 P+형을 갖는 GGNMOS 소자를 예로 설명한다.
입출력패드(I/O)쪽에 포지티브 ESD(positive ESD)가 발생하면, 드레인 영 역(110)과 웰(102) 사이에서 충돌 이온화(impact ionization)가 발생하여 애벌런치(avalanche)가 있기 전까지는 드레인 영역(110)으로 주입된 전하들은 드레인 영역(110)에 쌓여 있게 된다. 즉, 입출력패드(I/O)쪽에 포지티브 ESD가 발생하면, 드레인 영역(110)의 공핍영역에는 강한 전계가 걸리게 되고, 이 전계에 의해 공핍영역 주변의 웰(102)에 있는 전자가 드레인 영역(110)으로 주입되면서 충돌 이온화가 발생하게 된다.
이로 인해 애벌런치 항복(avalanche breakdown)이 발생하게 되면, 충돌 이온화에 기인한 홀 전류에 의해서 드레인 영역(110)에서 웰(102)을 통해 픽-업 영역(112)으로 전류가 흐르게 된다. 이 전류에 의해 결국 웰(102)의 전위가 증가하여 기생 바이폴라 접합 트랜지스터가 동작하게 되며, 이 결과로서 GGNMOS 소자는 바이폴라 접합 트랜지스터 동작의 고전류 특성을 가지게 된다. 이때를 GGNMOS 소자가 트리거링(triggering)되었다고 한다. 이와 같이, GGNMOS 소자가 동작하게 되어 드레인 영역(110)으로 유입된 정전기를 접지단(GND)으로 흘려줌으로써 내부소자를 보호하게 된다.
칩 크기 축소 관점에서 상기한 구조를 갖는 ESD 보호소자에 대해 살펴보면 다음과 같다.
도 4는 도 3에 도시된 ESD 보호소자의 일부분을 확대시켜 도시한 단면도이다.
도 4를 참조하면, ESD 보호소자의 드레인 영역(110)은 (가)와 같이 ESD 스트레스(stress)가 LDD(Lightly Doped Drain) 영역(109)에 집중되지 않도록 하기 위해 일정 크기의 저항특성을 갖도록 일부분(즉, 드레인 접속부(115))에 실리사이드층이 형성된다.
또한, ESD 보호소자는 (라)와 같이 드레인 접속부(115)와 게이트 전극(106) 간에 거리(Drain Contact to Gate Space, DCGS)를 확보해야 보다 효율적으로 내부소자를 보호할 수 있다. 드레인 접속부(115)와 게이트 전극(106) 간에 거리(DCGS)가 적정 길이 이하로 짧아지면 ESD 전류가 (가)와 같이 LDD 영역(109) 부근으로 집중되기 쉽고, (나) 지점에서 열적 항복(thermal breakdown)이 쉽게 일어나 ESD 소자가 파괴된다.
따라서, ESD 전류가 (다)와 같이 드레인 영역(110)에서 골고루 분산되도록 하기 위해서는 드레인 접속부(115)의 측부로부터 게이트 전극(106)까지는 실리사이드층이 형성되지 않도록 하며, 그 길이도 2~5㎛ 정도 유지시켜야만 한다. 예를 들어, 드레인 접속부(115)와 게이트 전극(106) 간에 거리(DCGS)가 1㎛와 5㎛인 GGNMOS 소자가 있다고 가정하자, 하나의 칩 내에 10개의 단위 GGNMOS 소자가 병렬로 연결된다면, 단위 소자의 'DCGS'가 1㎛인 경우 'DCGS'의 총 길이는 '1㎛×10=10㎛'가 되지만, 단위 소자의 'DCGS'가 5㎛인 경우에는 'DCGS'의 총 길이가 '5㎛×10=50㎛'가 되어 단위 소자의 'DCGS'가 1㎛인 것에 비해 전체 칩 크기가 증가하게 된다.
상기에서 설명한 바와 같이 ESD 보호소자를 구비한 칩의 크기를 축소시키기 위해서는 ESD 보호소자의 'DCGS'를 최소화시켜야만 한다. 하지만, 'DCGS'를 감소시키는 경우 ESD 보호소자의 성능이 저하된다. 따라서, 이하에서 설명되는 본 발명의 바람직한 실시예에서는 'DCGS'를 최소화하여 칩의 크기를 축소시키면서, 'DCGS'가 감소됨에 따라 야기되는 ESD 보호소자의 성능저하를 개선시킬 수 있는 방법을 제안하였다.
이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면들을 참조하여 구체적으로 설명한다.
도면들에 있어서, 층(막, 영역)들의 폭, 두께 및 간격은 설명의 편의와 명확성을 기하기 위하여 과장된 것이며, 명세서 내에 그 범위가 기재된 경우 그 범위 내로 이해되어야 한다.
또한, 명세서 전체에 있어서, 층이 다른 층 또는 기판 '상(상부)'에 형성된다고 기재된 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, '일측' 또는 '양측'에 형성된다고 기재된 경우에 그것은 좌우대칭 구조에서 좌측 또는 우측에 형성된 것으로 이해되어야 한다. 또한, 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마공정을 통해 일부가 변형된 것을 의미한다.
실시예
도 5는 본 발명의 실시예에 따른 ESD 보호소자를 설명하기 위하여 도시한 단면도이다.
우선하여, 본 발명의 실시예에 따른 ESD 보호소자에서는 도 1에서 입출력패드(I/O)와 연결되는 드레인 영역과 접지단(GND)과 연결되는 소스 영역이 비대칭 구 조로 형성된다.
도 5를 참조하면, 드레인 영역은 제2, 제3 및 제5 도핑영역(209, 212, 219)을 포함하고, 소스 영역은 제1 및 제4 도핑영역(208, 217)을 포함한다. 제1 및 제2 도핑영역(208, 209), 제4 및 제5 도핑영역(217, 219)은 서로 동일 도전형(P형 또는 N형)으로 형성되며, 게이트 전극(207)을 경계로 좌우대칭된다. 제1 및 제2 도핑영역(208, 209)은 LDD 영역으로서, 제4 및 제5 도핑영역(217, 219)보다 낮은 농도로 형성된다. 예를 들어, GGNMOS 소자의 경우 제1 및 제2 도핑영역(208, 209)은 N형으로 형성되고, GPPMOS 소자의 경우 제1 및 제2 도핑영역(208, 209)은 P형으로 형성된다.
제3 도핑영역(212)은 드레인 영역의 저항을 증가시켜 보다 작은 DCGS를 구현하기 위하여 카운트-도핑(count-doping)을 통해 제1 및 제2 도핑영역(208, 209)과 반대 도전형으로 형성된다. 드레인 영역에 있어서, 제3 도핑영역(212)이 형성된 영역에서 저항은 증가하고, 저항이 증가된 만큼 DCGS를 감소시킬 수 있다. 즉, DCGS를 통해 드레인 영역의 저항을 조절하는 것이 아니라, 카운트 도핑을 통해 저항을 조절한다.
제3 도핑영역(212)은 게이트 전극(207)의 측벽으로부터 최소 0.2㎛, 바람직하게는 0.2㎛~0.5㎛로 이격되어 형성되는 것이 바람직하다. 제3 도핑영역(212)을 게이트 전극(207)의 측벽으로부터 0.2㎛ 정도 이격시켜 형성하지 않는 경우, 제3 도핑영역(212)으로 인해 LDD 영역인 제2 도핑영역(209)이 상쇄되어 존재하지 않을 수도 있다. 즉, 제3 도핑영역(212)을 제2 도핑영역(209)과 동일한 이온주입마스크 를 이용하여 형성하는 경우 제2 도핑영역(209) 전체에 제3 도핑영역(212)이 형성되게 되어 결국 제2 도핑영역(209)이 형성되지 않은 것과 같은 결과를 초래할 수 있다.
LDD 영역인 제2 도핑영역(209)은 ESD 보호소자의 트리거링(triggering) 전압을 결정하는 중요한 요소이다. 이에 따라, LDD 영역은 ESD 보호소자에서 필요로 하는 요소 중 하나이다. 예를 들어, 얇은 게이트 절연막을 갖는 나노(nano) 크기의 소자의 LDD 영역에서는 저전압 트리거링이 일어날 수 있다. 이러한 이유는 나노 크기의 소자의 경우 얕은 접합영역을 갖는 구조이기에 LDD 영역에서의 저항증가 및 펀치쓰루(punch through)를 방지하기 위해 할로(halo) 영역을 높게 형성하기 때문이다. 고농도 접합영역에서 트리거링 전압이 낮아지는 것은 당연한 현상이며, 얇은 게이트 절연막에서는 스트레스에 대한 절연막 파괴전압(break-down voltage)이 낮기 때문에 낮은 전압에서 소자가 BJT 동작을 하는 것은 매우 중요하다. 하지만, 게이트 길이가 0.25㎛ 이상인 테크(tech)에서는 온전히 LDD 영역과 동일한 프로파일로 형성하여도 무방한 경우가 있으나, 이는 테크 및 소자의 구조에 따라 약간의 차이가 있을 수 있다.
소스 영역과 드레인 영역은 제1 웰(202) 내에 형성된다. 제1 웰(202) 내에는 제2 웰(미도시)이 더 형성될 수 있다. 제2 웰은 제1 웰(202)과 동일 도전형으로 고농도로 형성된다. 예컨대, GGNMOS 소자인 경우 P형으로 형성되고, GPPMOS 소자인 경우 N형으로 형성된다. 제2 웰은 드레인 영역의 제5 도핑영역(219) 하부에 형성된다.
웨이퍼에는 다양한 레벨의 동작전압을 갖는 소자들이 구현될 수 있다. 예를 들어, 2.5V, 5V 등의 동작전압을 갖는 소자를 한 웨이퍼에 동시에 제조하는 경우가 많다. 이때, 소자들은 동작전압에 따라 각각 다른 웰을 필요로 하며, 이를 위해 다양한 마스크가 요구된다. 또한, 이러한 웰들은 각각 다른 위치에서 형성되어야 한다. 그러나, ESD 보호소자의 경우 드레인 영역 부근에서는 여러 개의 웰이 겹쳐서 형성되도록 할 수 있다. 이는 ESD 보호소자는 노말(normal) 동작시 비동작(off)되어 있다가 ESD 스트레스 유입시에만 동작(on)하게 되므로 소자 특성에 영향을 미치지 않는다.
따라서, 본 발명의 실시예에서는 ESD 보호소자의 드레인 영역의 하부에 다른 동작전압 소자용 제2 웰을 형성하여 이 부분에서 국부적으로 웰 농도를 높인다. 즉, 제1 웰 내에 제2 웰을 중첩시켜 드레인 영역의 하부에서 웰 농도를 높이며, 이를 통해 ESD 스트레스 유입시 드레인 영역의 하부에서 애벌런치 항복전압을 유도하여 ESD 스트레스, 즉 ESD 전류의 경로가 드레인 영역의 저부와 그 주변으로 분산되도록 할 수 있다.
이하에서는 본 발명의 실시예에 따른 ESD 보호소자의 제조방법을 설명하기로 한다.
도 6a 내지 도 6g는 본 발명의 실시예에 따른 ESD 보호소자의 제조방법을 도시한 공정 단면도이다.
먼저, 도 6a에 도시된 바와 같이, 기판(200)을 준비한다. 기판(200)은 반도체 기판으로서, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어진 그 룹 중에서 선택된 어느 하나로 형성한다. 또한, 기판(200)은 P형 또는 N형을 갖는다.
이어서, 기판(200) 내에 이온주입공정을 실시하여 제1 웰(202)을 형성한다. 제1 웰(202)은 GGNMOS 소자의 경우 P형으로 형성하고, GPPMOS 소자의 경우 N형으로 형성한다.
이어서, 도시되진 않았지만, 제1 웰(202) 내에 제2 웰을 형성할 수도 있다. 이로써, 제1 웰(202)과 제2 웰이 중첩되는 영역은 다른 영역에 비해 도핑농도가 높아지게 된다. 제2 웰은 도 6e에서 제5 도핑영역(219)의 하부에 형성하는 것이 바람직하다. 제2 웰은 제1 웰(202)과 동일 도전형으로 형성하며, 다른 소자의 웰로 사용된다.
이어서, 기판(200) 내에 소자 분리막(204)을 형성한다. 소자 분리막(204)은 LOCOS(LOCal Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정으로 형성한다. 바람직하게는 고집적화에 유리한 STI 공정으로 형성한다. 소자 분리막(204)은 절연막으로 형성하며, 바람직하게는 산화막으로 형성한다. 더욱 바람직하게는 높은 종횡비에서도 매립 특성이 우수한 HDP(High Density Plasma)막으로 형성한다.
이어서, 도 6b에 도시된 바와 같이, 기판(200) 상에 게이트 전극(207)을 형성한다. 게이트 전극(207)은 게이트 절연막(205)과 게이트 도전막(206)의 적층 구조로 이루어진다. 예를 들어, 게이트 절연막(205)은 실리콘산화막으로 형성하고, 게이트 도전막(206)은 다결정실리콘막과 금속실리사이드층(또는, 금속질화막)으로 형성한다.
이어서, 게이트 전극(207)의 양측벽으로 노출되는 기판(200) 내에 LDD 영역인 제1 및 제2 도핑영역(208, 209)을 형성한다. 제1 및 제2 도핑영역(208, 209)은 동일 도전형으로 형성하며, 기판(200)의 상면을 기준으로 1000Å~2000Å 깊이로 형성한다.
이어서, 도 6c에 도시된 바와 같이, 제2 도핑영역(209)의 일부가 개방된 감광막 패턴(210)을 형성한다.
이어서, 감광막 패턴(210)을 이온주입마스크로 이용한 이온주입공정을 실시하여 제2 도핑영역(209) 내에 제3 도핑영역(212)을 형성한다. 제3 도핑영역(212)은 게이트 전극(207)의 측벽과 이격되도록 형성한다. 바람직하게 이격되는 거리(L)는 0.2㎛~0.5㎛로 한다. 상기 이온주입공정은 카운트-도핑공정으로 제2 도핑영역(209)과 반대 도전형의 도펀트를 이용하여 1×1014~2×1015atoms/cm2의 도즈(dose)로 실시한다.
이어서, 도 6d에 도시된 바와 같이, 감광막 패턴(210, 도 6c참조)을 제거한다.
이어서, 카운트-도핑공정 후에 다량의 도펀트 주입으로 인한 기판(200)의 손상을 보상하기 위해 열처리공정을 더 실시할 수 있다. 상기 열처리공정은 급속열처리방식(Rapid Thermal Process) 또는 퍼니스열처리방식(furnace thermal process)으로 실시할 수 있다. 퍼니스열처리방식은 질소(N2) 분위기에서 500℃~600℃의 온도 에서 2~8시간 동안 실시한다.
이어서, 게이트 전극(207)의 양측벽에 스페이서(spacer, 215)를 형성한다. 스페이서(215)는 산화막(213)과 질화막(214)의 적층 구조(산화막/질화막) 또는 이와 반대의 구조(질화막/산화막)로 형성할 수 있다. 스페이서(215)의 일측단은 제3 도핑영역(212)의 일측에 정렬될 수 있다.
이어서, 도 6e에 도시된 바와 같이, 이온주입공정을 실시하여 게이트 전극(207)을 포함하는 스페이서(215)의 양측벽으로 노출되는 기판(200) 내에 제4 및 제5 도핑영역(217, 219)을 형성한다. 제4 및 제5 도핑영역(217, 219)은 제1 및 제2 도핑영역(208, 209)에 비해 수십배에서 수백배 정도의 높은 도핑농도로 형성할 수 있다. 예를 들어, 제4 및 제5 도핑영역(217, 219)은 제1 및 제2 도핑영역(208, 209)과 동일 도전형의 도펀트를 이용하여 1×1015~2×1016atoms/cm2의 도즈로 형성한다.
이어서, 제1 웰(202) 내에 픽-업 영역(221)을 형성한다. 픽-업 영역(221)은 제4 및 제5 도핑영역(217, 219)과 반대 도전형으로 형성된다. 픽-업 영역(221)은 소자 분리막(204)을 통해 이웃하는 제4 및 제5 도핑영역(217, 219)과 전기적으로 분리된다.
이어서, 도 6f에 도시된 바와 같이, 제3 도핑영역(212)의 일부가 노출되도록 게이트 전극(207)을 포함하는 기판(200) 상부의 단차를 따라 실리사이드 형성방지막(223)을 형성한다. 실리사이드 형성방지막(223)은 절연막, 예를 들어, 산화막 또 는 질화막으로 형성한다. 더욱 상세하게는 PSG(PhosphoSilicate Glass), TEOS(Tetra Ethyle Ortho Silicate), BPSG(BoroPhosphoSilicate Glass)막으로 형성한다.
이어서, 실리사이드 형성방지막(223)으로 덮혀지지 않고 노출되는 제3 도핑영역(212)에 접속부(225)를 형성한다. 접속부(225)는 게이트 전극(207)의 측벽으로부터 0.3㎛~5㎛ 이격되어 형성한다. 접속부(225)는 금속실리사이드층으로 형성한다. 예를 들어, 제1 접속부(225)는 코발트실리사이드층 또는 티타늄실리사이드층으로 형성한다.
이어서, 도 6g에 도시된 바와 같이, 접속부(225)와 실리사이드 형성방지막(223)을 포함하는 기판(200)을 덮도록 층간 절연막(227)을 형성한 후 식각하여 접속부(225)가 노출되는 접속홀(미도시)을 형성한다. 층간 절연막(227)은 산화막으로 형성한다.
이어서, 상기 접속홀이 매립되도록 접속 플러그(229)를 형성한다. 접속 플러그(229)는 후속 공정을 통해 형성될 배선(미도시)과 연결된다. 상기 배선은 입출력패드와 연결된다. 물론, 도시되진 않았지만 이 과정에서 제1 도핑영역(208)을 접지단 및 게이트 전극(207)과 연결하기 위한 접속 플러그와 배선 공정이 함께 진행될 수 있다.
상기에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 이는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예에서는 GGNMOS 소자와 GPPMOS 소자를 예로 들어 설명하였으나, 실리콘제어정류기(Silicon Controlled Rectifier, 이하, SCR이라 함)(SCR을 형성하는 각 타입의 저항 조절) 등의 모든 반도체 소자에 적용할 수도 있다. SCR을 형성하는 각 타입의 저항을 조절함으로써 홀딩(holding) 전압 및 트리거링 전압을 조절할 수 있다. 이렇듯 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 ESD 보호소자를 도시한 등가 회로도.
도 2는 도 1에 도시된 ESD 보호소자를 도시한 평면도.
도 3은 도 2에 도시된 I-I' 절취선을 따라 도시한 단면도.
도 4는 도 3에 도시된 ESD 보호소자 중 일부를 도시한 단면도.
도 5는 본 발명의 실시예에 따른 ESD 보호소자를 도시한 단면도.
도 6a 내지 도 6g는 본 발명의 실시예에 따른 ESD 보호소자의 제조방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 기판 102, 202 : 웰
104, 204 : 소자 분리막 106, 207 : 게이트 전극
108 : 소스 영역 110 : 드레인 영역
112 : 픽-업 영역 114 : 소스 접속부
115 : 드레인 접속부 116 : 소스 접속라인
118 : 드레인 접속라인 120 : 픽-업 접속라인
208 : 제1 도핑영역 209 : 제2 도핑영역
205 : 게이트 절연막 206 : 게이트 도전막
210 : 감광막 패턴 212 : 제3 도핑영역
213 : 산화막 214 : 질화막
215 : 스페이서 217 : 소스 영역
219 : 드레인 영역 221 : 픽-업 영역
223 : 실리사이드 형성방지막 225 : 접속부
227 : 층간 절연막 229 : 접속 플러그

Claims (31)

  1. 기판 상에 형성된 게이트 전극;
    상기 게이트 전극의 양측으로 노출된 상기 기판 내에 서로 동일 도전형으로 형성된 제1 및 제2 도핑영역;
    상기 제2 도핑영역 내에 상기 제2 도핑영역과 반대 도전형으로 형성된 제3 도핑영역; 및
    상기 게이트 전극과 이격되고, 상기 게이트 전극의 양측으로 노출되는 상기 기판 내에 상기 제1 및 제2 도핑영역과 동일 도전형으로 형성되되 상기 제1 및 제2 도핑영역에 비해 더 높은 도핑농도로 형성된 제4 및 제5 도핑영역;
    을 포함하는 정전기 방전 보호소자.
  2. 제 1 항에 있어서,
    상기 제3 도핑영역은 상기 게이트 전극의 측벽으로부터 이격되어 형성된 정전기 방전 보호소자.
  3. 제 2 항에 있어서,
    상기 제3 도핑영역은 상기 게이트 전극의 측벽으로부터 0.2㎛~0.5㎛로 이격 되어 형성된 정전기 방전 보호소자.
  4. 제 1 항에 있어서,
    상기 제3 도핑영역의 일부와 접하도록 상기 제3 도핑영역 상에 형성된 접속부를 더 포함하는 정전기 방전 보호소자.
  5. 제 4 항에 있어서,
    상기 접속부는 금속실리사이드층인 정전기 방전 보호소자.
  6. 제 4 항에 있어서,
    상기 접속부와 상기 게이트 전극 간의 거리는 0.3㎛~5㎛인 정전기 방전 보호소자.
  7. 제 4 항에 있어서,
    상기 접속부는 입출력패드와 연결된 정전기 방전 보호소자.
  8. 제 7 항에 있어서,
    상기 제1 도핑영역은 접지단과 연결된 정전기 방전 보호소자.
  9. 제 8 항에 있어서,
    상기 게이트 전극은 상기 접지단과 연결된 정전기 방전 보호소자.
  10. 제 1 항에 있어서,
    상기 기판 내에 형성되어 상기 제1 내지 제5 도핑영역을 둘러싸는 제1 웰을 더 포함하는 정전기 방전 보호소자.
  11. 제 10 항에 있어서,
    상기 제1 웰 내에 형성되고, 상기 제5 도핑영역 하부에 상기 제1 웰보다 높은 도핑농도로 형성된 제2 웰을 더 포함하는 정전기 방전 보호소자.
  12. 제 11 항에 있어서,
    상기 제1 및 제2 웰은 서로 동일 도전형으로 형성된 정전기 방전 보호소자.
  13. 제 1 항에 있어서,
    상기 게이트 전극의 양측벽에 형성된 스페이서를 더 포함하는 정전기 방전 보호소자.
  14. 제 1 항에 있어서,
    상기 제4 및 제5 도핑영역은 상기 제1 및 제2 도핑영역에 비해 수십 내지 수백 배 높은 도핑농도로 형성된 정전기 방전 보호소자.
  15. 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 양측으로 노출되는 상기 기판 내에 서로 동일 도전형으로 제1 및 제2 도핑영역을 형성하는 단계;
    상기 제2 도핑영역 내에 상기 제1 및 제2 도핑영역과 반대 도전형으로 제3 도핑영역을 형성하는 단계;
    상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 및
    상기 게이트 전극과 이격되고, 상기 스페이서의 양측으로 노출되는 상기 기판 내에 상기 제1 및 제2 도핑영역과 동일 도전형으로 형성하되 상기 제1 및 제2 도핑영역에 비해 더 높은 도핑농도로 제4 및 제5 도핑영역을 형성하는 단계;
    를 포함하는 정전기 방전 보호소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 제3 도핑영역은 상기 게이트 전극의 측벽으로부터 이격시켜 형성하는 정전기 방전 보호소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 제3 도핑영역은 상기 게이트 전극의 측벽으로부터 0.2㎛~0.5㎛로 이격시켜 형성하는 정전기 방전 보호소자의 제조방법.
  18. 제 15 항에 있어서,
    상기 제4 및 제5 도핑영역을 형성하는 단계 후,
    상기 제3 도핑영역의 일부분과 접하도록 상기 제3 도핑영역 상에 접속부를 형성하는 단계를 더 포함하는 정전기 방전 보호소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 접속부는 금속실리사이드층으로 형성하는 정전기 방전 보호소자의 제조방법.
  20. 제 18 항에 있어서,
    상기 접속부는 상기 게이트 전극과 0.3㎛~5㎛ 거리로 이격되도록 형성하는 정전기 방전 보호소자의 제조방법.
  21. 제 15 항에 있어서,
    상기 게이트 전극을 형성하는 단계 전,
    상기 기판 내에 상기 제1 내지 제5 도핑영역을 둘러싸는 제1 웰을 형성하는 단계를 더 포함하는 정전기 방전 보호소자의 제조방법.
  22. 제 21 항에 있어서,
    상기 제1 웰을 형성하는 단계 후,
    상기 제5 도핑영역 하부에 상기 제1 웰보다 높은 도핑농도를 갖는 제2 웰을 형성하는 단계를 더 포함하는 정전기 방전 보호소자의 제조방법.
  23. 제 22 항에 있어서,
    상기 제1 및 제2 웰은 서로 동일 도전형으로 형성하는 정전기 방전 보호소자의 제조방법.
  24. 제 15 항에 있어서,
    상기 제3 도핑영역을 형성하는 단계는,
    상기 제3 도핑영역이 형성될 영역이 개방된 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 이온주입마스크로 이용한 이온주입공정을 실시하여 상기 제2 도핑영역 내에 상기 제3 도핑영역을 형성하는 단계
    를 포함하는 정전기 방전 보호소자의 제조방법.
  25. 제 24 항에 있어서,
    상기 이온주입공정은 1×1014~2×1015atoms/cm2의 도즈로 실시하는 정전기 방전 보호소자의 제조방법.
  26. 제 24 항에 있어서,
    상기 제3 도핑영역은 1000Å~2000Å의 두께로 형성하는 정전기 방전 보호소자의 제조방법.
  27. 제 15 항에 있어서,
    상기 제3 도핑영역을 형성하는 단계 후,
    열처리 공정을 실시하는 단계를 더 포함하는 정전기 방전 보호소자의 제조방법.
  28. 제 27 항에 있어서,
    상기 열처리 공정은 급속열처리방식 또는 퍼니스열처리방식으로 실시하는 정전기 방전 보호소자의 제조방법.
  29. 제 28 항에 있어서,
    상기 퍼니스열처리방식은 질소(N2) 분위기에서 500℃~600℃의 온도에서 2~8 시간 동안 실시하는 정전기 방전 보호소자의 제조방법.
  30. 삭제
  31. 제 15 항에 있어서,
    상기 제4 및 제5 도핑영역은 상기 제1 및 제2 도핑영역에 비해 수십 내지 수백 배 높은 도핑농도로 형성되는 정전기 방전 보호소자의 제조방법.
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