[go: up one dir, main page]

CN108352325B - 场效应晶体管和半导体器件 - Google Patents

场效应晶体管和半导体器件 Download PDF

Info

Publication number
CN108352325B
CN108352325B CN201680064185.XA CN201680064185A CN108352325B CN 108352325 B CN108352325 B CN 108352325B CN 201680064185 A CN201680064185 A CN 201680064185A CN 108352325 B CN108352325 B CN 108352325B
Authority
CN
China
Prior art keywords
region
effect transistor
field effect
conductivity type
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201680064185.XA
Other languages
English (en)
Other versions
CN108352325A (zh
Inventor
巽孝明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Publication of CN108352325A publication Critical patent/CN108352325A/zh
Application granted granted Critical
Publication of CN108352325B publication Critical patent/CN108352325B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0221—Manufacture or treatment of FETs having insulated gates [IGFET] having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended-drain MOSFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
    • H10D62/371—Inactive supplementary semiconductor regions, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
    • H10D62/378—Contact regions to the substrate regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
    • H10D89/813—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements specially adapted to provide an electrical current path other than the field-effect induced current path

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明的目的是提供ESD抵抗力提高的一种场效应晶体管和半导体器件。一种场效应晶体管包括：栅极，其设置在半导体衬底的第一导电类型区域上，在所述栅极和所述第一导电类型区域之间设置有绝缘膜；第二导电类型的源区，其设置在跨所述栅极的两侧中的一侧的所述半导体衬底中；所述第二导电类型的漏区，其设置在所述两侧中的另一侧的所述半导体衬底中，所述另一侧跨所述栅极面对所述一侧；所述第一导电类型的第一区域设置在所述漏区下方并且具有比所述第一导电类型区域高的浓度；所述第一导电类型的第二区域设置成达到另一侧的所述半导体衬底的表面并且具有比所述第一导电类型区域高的浓度；以及引出电极，其连接到所述第二区域。

Description

场效应晶体管和半导体器件
技术领域
本公开涉及一种场效应晶体管和半导体器件。
背景技术
近年来，随着半导体器件的结构变得更加精细，ESD会造成故障或断路，保护半导体器件免受静电放电(ESD)变得越来越重要。
例如，下面的专利文献1公开了一种ESD保护元件，包括并联连接的金属氧化物半导体(MOS)晶体管和二极管。
引用列表
专利文献
专利文献1：JP 2012-94565A
发明内容
技术问题
然而，专利文献1中公开的技术造成生产成本增加，因为需要额外提供二极管和MOS晶体管作为ESD保护元件。
因此，本公开提出了一种新型改进的场效应晶体管和半导体器件，能够更容易提高其ESD抵抗力。
问题的解决方案
根据本公开，提供了一种场效应晶体管，其包括：栅极，其设置在半导体衬底的第一导电类型区域上，在所述栅极和所述第一导电类型区域之间设置有绝缘膜；第二导电类型的源区，其设置在跨所述栅极的两侧中的一侧的所述半导体衬底中；第二导电类型的漏区，其设置在所述两侧中的另一侧的所述半导体衬底中，所述另一侧跨所述栅极面对所述一侧；所述第一导电类型的第一区域设置在所述漏区下方并且具有比所述第一导电类型区域高的浓度；所述第一导电类型的第二区域设置成达到另一侧的所述半导体衬底的表面并且具有比所述第一导电类型区域高的浓度；以及引出电极，其连接到所述第二区域。
另外，根据本公开，提供了一种半导体器件，其包括场效应晶体管，所述场效应晶体管包括：栅极，其设置在半导体衬底的第一导电类型区域上，在所述栅极和所述第一导电类型区域之间设置有绝缘膜；第二导电类型的源区，其设置在跨所述栅极的两侧中的一侧的所述半导体衬底中；第二导电类型的漏区，其设置在所述两侧中的另一侧的所述半导体衬底中，所述另一侧跨所述栅极面对所述一侧；所述第一导电类型的第一区域设置在所述漏区下方并且具有比所述第一导电类型区域高的浓度；所述第一导电类型的第二区域设置成达到另一侧的所述半导体衬底的表面并且具有比所述第一导电类型区域高的浓度；以及引出电极，其连接到所述第二区域。
根据本公开，可防止场效应晶体管在由于ESD引起的击穿之后执行双极性运行；因此，可防止场效应晶体管因伴随双极性运行的发热而被破坏。
本发明的有利效果
如上所述，根据本公开，能够更容易提高场效应晶体管和半导体器件的 ESD抵抗力。
注意的是，上述效果不一定是限制性的。利用或代替以上效果，可实现本说明书中描述的效果中的任何一种效果或者可以从本说明书中掌握的其他效果。
附图说明
[图1]图1是沿着衬底厚度方向截取的根据比较例的场效应晶体管的剖视图。
[图2A]图2A是示出图1中例示的场效应晶体管的电流分布的模拟结果的剖视图。
[图2B]图2B是示出设置有ESD耐受区域的场效应晶体管的电流分布的模拟结果的剖视图。
[图3]图3是示出场效应晶体管被击穿之后的电流-电压特性的曲线图。
[图4A]图4A是沿着衬底厚度方向截取的根据本公开的第一实施例的场效应晶体管的剖视图。
[图4B]图4B是相对于衬底的从平面图看的图4A中的场效应晶体管的平面图。
[图5]图5是示出场效应晶体管的电流分布的模拟结果的剖视图。
[图6]图6是示出场效应晶体管被击穿之后的电流-电压特性的曲线图。
[图7]图7是示出根据实施例的场效应晶体管被击穿之后的发热量的模拟结果的曲线图。
[图8]图8是示出根据比较例的场效应晶体管被击穿之后的发热量的模拟结果的曲线图。
[图9]图9是沿着衬底厚度方向截取的根据实施例的修改例的场效应晶体管的剖视图。
[图10]图10是例示根据修改例的场效应晶体管制作步骤的衬底的厚度方向上的剖视图。
[图11]图11是例示根据修改例的场效应晶体管制作步骤的衬底的厚度方向上的剖视图。
[图12]图12是例示根据修改例的场效应晶体管制作步骤的衬底的厚度方向上的剖视图。
[图13]图13是例示根据修改例的场效应晶体管制作步骤的衬底的厚度方向上的剖视图。
[图14]图14是例示根据修改例的场效应晶体管制作步骤的衬底的厚度方向上的剖视图。
[图15]图15是例示根据修改例的场效应晶体管制作步骤的衬底的厚度方向上的剖视图。
[图16]图16是相对于衬底的从平面看的根据本公开的第二实施例的场效应晶体管的平面图。
[图17]图17是沿着衬底厚度方向截取的根据本公开的第三实施例的场效应晶体管的剖视图。
[图18A]图18A是沿着衬底厚度方向截取的根据本公开的第四实施例的场效应晶体管的剖视图。
[图18B]图18B是相对于衬底的从平面看的根据本公开的第四实施例的场效应晶体管4的平面图。
具体实施方式
下文中，将参照附图来详细描述本公开的优选实施例。注意的是，在本说明书和附图中，用相同的附图标记来表示具有基本相同的功能和结构的结构元件，并且省略这些结构元件的重复说明。
注意的是，将按以下顺序给出描述。
0.本公开的技术背景
1.第一实施例
1.1.场效应晶体管的结构
1.2.制作场效应晶体管的方法
2.第二实施例
3.第三实施例
4.第四实施例
5.结论
《0.本公开的技术背景》
首先，参照图1至图3来描述本公开的技术背景。图1是沿着衬底厚度方向截取的根据比较例的场效应晶体管的剖视图。
如图1中例示的，根据比较例的场效应晶体管10例如是n沟道金属氧化物半导体场效应晶体管(MOSFET)。
例如，半导体衬底50包含硅(Si)。另外，在半导体衬底50中，形成包括p型(p+)硅的阱区52。
栅极20设置在阱区52上，使栅氧化物膜22处于其间。例如，栅极20包含多晶硅等，并且例如，栅氧化物膜22包括氧化硅(SiO2)。
在栅极20两侧的阱区52中，形成包含n型(n+)硅的源区40和漏区30。包括低浓度n型(n-)硅的扩展区42和32形成在半导体衬底50中的源区40 和栅极20之间以及漏区30和栅极20之间。
另外，包含铝(Al)或铜(Cu)的源极44和漏极34分别与源区40和漏区30连接。
在此场效应晶体管10中，在因ESD等而使等于或大于阈值(也被称为击穿电压)的浪涌电压被施加到漏极34的情况下，出现浪涌电流从漏极34流向半导体衬底50的击穿现象。
此外，在流向半导体衬底50的浪涌电流造成半导体衬底50的电势达到阈值(也被称为快速回转电压(snapback voltage))的情况下，包括漏区30、阱区52和源区40的寄生双极性晶体管运行。在这种情况下，寄生双极性晶体管在漏和源之间形成低阻抗电流路径；因此，在漏和源之间有大电流流动，并且漏和源之间的电压大幅降低。这种现象也被称为快速回转现象(snapback phenomenon)。
这里，在场效应晶体管10中出现快速回转的情况下，在寄生双极性晶体管的集电极和发射极之间有大电流流动；因此，场效应晶体管10因半导体衬底50内部出现的电阻热而被破坏。
例如，在多个场效应晶体管10相连接的多指型半导体器件中，为了防止场效应晶体管10因快速回转而被破坏，正在考虑在漏区30正下方的区域中设置浓度比阱区52高的p型(p++)ESD耐受区域。
在这种结构中，浪涌电流在击穿时从漏区30流向ESD耐受区域，并且击穿电压降低。这使得在每个场效应晶体管10中容易出现击穿；因此，在由于 ESD引起的浪涌电压被施加到半导体器件的情况下，可将浪涌电流分配给多个场效应晶体管10。
因此，即使在通过ESD对半导体器件施加浪涌电压的情况下，也能够防止在一个场效应晶体管10中以集中方式流过过大的浪涌电流，从而能够防止场效应晶体管10被破坏。另外，可以防止在一个场效应晶体管10中出现过量的电阻热，从而防止场效应晶体管10因热而被破坏。
图2A和图2B示出击穿之后的场效应晶体管中的电流分布的模拟结果。图2A是示出图1中例示的场效应晶体管10的电流分布的模拟结果的剖视图。另外，图2B是示出设置有ESD耐受区域的场效应晶体管的电流分布的模拟结果的剖视图。
在图2A和图2B中，在源极44和漏极34正下方的源区40和漏区30用实线包围来表示。另外，在图2A和图2B中，具有更暗灰色的区域表示具有更高电流密度的区域。注意的是，使用公知的模拟软件(诸如，TCAD)进行模拟(针对以下所有模拟使用类似的软件)。
如图2A中所示，在根据比较例的场效应晶体管10中，漏极34在栅极20 侧的端部部分附近的电流密度高。也就是说，经发现，在根据比较例的场效应晶体管10中，击穿致使浪涌电流从漏极34在栅极20侧的端部部分流向半导体衬底50。另外，如图2B中所示，在设置有ESD耐受区域的场效应晶体管中，漏区30和漏区30正下方的ESD耐受区域中的电流密度高。也就是说，经发现，在设置有ESD耐受区域的场效应晶体管中，浪涌电流经由ESD耐受区域流向半导体衬底50。
另外，图3示出根据比较例的场效应晶体管10和设置有ESD耐受区域的场效应晶体管被击穿之后的电流-电压特性的模拟结果。图3是示出场效应晶体管被击穿之后的电流-电压特性的曲线图。注意的是，图3中示出的结果是在栅极20的栅宽度设置为1μm的情况下获得的模拟结果。
如图3中所示，在横轴(电压轴)的截距处经历击穿的场效应晶体管中，流过的电流随着所施加电压的上升而增大。这里，当电压达到大致8.0V时，寄生在场效应晶体管上的双极性晶体管运行，并且出现电压快速下降的快速回转。从图3中示出的模拟结果中发现，通过提供ESD耐受区域来降低场效应晶体管的击穿电压，但是快速回转电压几乎不变。
因此，即使在设置有ESD耐受区域的场效应晶体管中，也难防止场效应晶体管在快速回转之后因过电流、发热等而被破坏。这是因为，即使在设置了 ESD耐受区域的情况下，流向半导体衬底50的浪涌电流的流动也会造成半导体衬底50的电势上升，使得发生快速回转现象。在出现快速回转现象的情况下，寄生在场效应晶体管10上的双极性晶体管运行并且有大电流流动；因此，场效应晶体管10因发生过热而被破坏。特别地，在场效应晶体管的ESD抵抗力低的情况下，场效应晶体管在某些情况下在出现快速回转现象的同时被破坏。
因此，为了防止场效应晶体管因由于ESD引起的浪涌电流而被破坏，防止寄生在场效应晶体管上的双极性晶体管运行是重要的。
本发明人通过获得以上发现来设计根据本公开的技术。根据本公开的技术防止场效应晶体管在由于ESD引起的击穿之后执行双极性运行，由此防止场效应晶体管因伴随双极性运行的发热而被破坏。根据本公开，可以在不使用附加晶体管、二极管等的情况下更容易地提高场效应晶体管和半导体器件的ESD 抵抗力。
下面，详细描述提供上述效果的根据本公开的实施例的场效应晶体管。
《1.第一实施例》
<1.1.场效应晶体管的结构>
首先，将参照图4A和图4B来描述根据本公开的第一实施例的场效应晶体管。图4A是沿着衬底厚度方向截取的根据本实施例的场效应晶体管1的剖视图，图4B是相对于衬底的从平面图看的图4A中的场效应晶体管的平面图。
如图4A和图4B中例示的，场效应晶体管1包括：第一导电类型区域520，其设置在半导体衬底500上；栅极200，其隔着绝缘膜220设置在第一导电类型区域520上；源区400和漏区300，其设置跨栅极200的两侧；第一区域600，其设置在漏区300下方；第二区域620，其设置在漏区300附近；以及源极400、漏极340和引出电极640，其分别与源区400、漏区300和第二区域620连接。
注意的是，“第一导电类型”表示“p型”和“n型”中的一种，“第二导电类型”表示“p型”和“n型”中的另一种。下面作为示例描述的是以下情况：场效应晶体管1是p沟道场效应晶体管，但无须说，场效应晶体管1可以是n沟道场效应晶体管。
半导体衬底500设置有第一导电类型的第一导电类型区域520。例如，在半导体衬底500是硅(Si)衬底的情况下，通过引入诸如硼(B)的p型杂质而在半导体衬底500中形成第一导电类型区域520。另外，在半导体衬底500 是p型硅(Si)衬底的情况下，整个半导体衬底500用作第一导电类型区域520。注意的是，第一导电类型区域520的杂质浓度可以是例如大致1.0×1012(cm-3) 至1.0×1014(cm-3)。
这里，虽然在图4A和图4B中未例示，但是从衬底的平面图看，围绕场效应晶体管1设置将场效应晶体管1与其他元件分开的绝缘区域。可通过例如硅的局部氧化(LOCOS)方法或浅沟槽隔离(STI)方法使用诸如氧化硅的绝缘材料来形成绝缘区域。
栅极200隔着绝缘膜220设置在第一导电类型区域520上。栅极200可包含例如多晶硅等，或者可包含电阻比多晶硅低的金属。绝缘膜220可包含例如氧化硅，或者可包含介电常数比氧化硅高的氧化铪等。
在栅极200的两侧，设置第二导电类型的源区400和漏区300。例如，在第一导电类型区域520是p型的情况下，源区400和漏区300是通过在栅极200 的两侧将诸如磷(P)或砷(As)的n型杂质引入半导体衬底500来形成的。注意的是，源区400和漏区300的杂质浓度可以是例如大致1.0×1018(cm-3)至 1.0×1020(cm-3)。
第一区域600是浓度比第一导电类型区域520高的第一导电类型的区域，并且设置在漏区300下方的半导体衬底500中。例如，在第一导电类型区域520 是p型的情况下，通过将诸如硼(B)的p型杂质引入漏区300下方的区域来形成第一区域600。可通过例如当引入第一导电类型杂质时控制杂质的能量来控制设置第一区域600的深度。第一区域600的杂质浓度可以是例如大致 1.0×1018(cm-3)至1.0×1020(cm-3)。
第一区域600可与漏区300分开或相邻。另外，第一区域600优选设置成从衬底的平面图看没有与栅极200重叠。在从平面图看第一区域600设置成与栅极200重叠的情况下，场效应晶体管1的特性会改变，这不是优选的。
第二区域620是浓度比第一导电类型区域520高的第一导电类型的区域，并且设置成在漏区300的附近达到半导体衬底500的表面。例如，在第一导电类型区域520是p型的情况下，通过将诸如硼(B)的p型杂质引入漏区300 附近而在半导体衬底500中形成第二区域620。第二区域620的杂质浓度可以是例如大致1.0×1018(cm-3)至1.0×1020(cm-3)。
具体地，第二区域620可设置在半导体衬底500中，与漏区300和第一区域600相邻。另外，如图4B中例示的，第二区域620可相对于第一区域600 从衬底的平面图看设置在限定栅极200的栅长度的方向上。
源极440、漏极340和引出电极640分别与源区400、漏区300和第二区域620连接。例如，源极440、漏极340和引出电极640包含诸如铝(Al)或铜(Cu)的金属。注意的是，包含高浓度的第二导电类型的硅或硅化物的低电阻区域可形成在源区400和漏区300的与源极440和漏极340接触的表面上，以减小接触电阻。另外，同样在第二区域620与引出电极640接触的表面上，可形成包含高浓度第一导电类型的硅或硅化物的低电阻区域，以减小接触电阻。
在场效应晶体管1中，例如，在因ESD等而使等于或大于击穿电压的浪涌电压施加到漏极340的情况下，浪涌电流从漏极340流向漏区300、第一区域600和第二区域620。这是因为，第一区域600和第二区域620具有比第一导电类型区域520更高的杂质浓度和更低的电阻。此外，已经流到第二区域620 的浪涌电流被从引出电极640引出到半导体衬底500的外部(例如，地或电源)。
具体地，在场效应晶体管1是p沟道场效应晶体管的情况下，引出电极640 连接到地。另外，在场效应晶体管1是p沟道场效应晶体管的情况下，引出电极640连接到地。因此，引出电极640可将浪涌电流从半导体衬底500引出到外部。
因此，在场效应晶体管1中，即使在ESD等致使浪涌电流流向半导体衬底500的情况下，半导体衬底500的电势也不上升，因为可从引出电极640引出浪涌电流。因此，可防止寄生在场效应晶体管1上的双极性晶体管运行，从而可防止场效应晶体管1因过电流或发热而破坏。
这里，图5示出击穿之后的场效应晶体管1的电流分布的模拟结果。图5 是示出场效应晶体管1的电流分布的模拟结果的剖视图。在图5中，在源极440 和漏极340正下方的源区400和漏区300通过用实线包围来表示。另外，在图 5中，具有更暗灰色的区域表示具有更高电流密度的区域。
如图5中所示，在根据本实施例的场效应晶体管1中，漏极340和引出电极640之间的电流密度高。也就是说，经发现，在根据本实施例的场效应晶体管1中，击穿致使浪涌电流从漏极640经由第一区域600和第二区域620流向引出电极640。
另外，图6示出根据本实施例的场效应晶体管1被击穿之后的电流-电压特性的模拟结果。图6是示出场效应晶体管1被击穿之后的电流-电压特性的曲线图。注意的是，图6中示出的结果是在栅极20的栅宽度设置为1μm的情况下获得的结果。
如图6中所示，在横轴(电压轴)的截距处经历击穿的场效应晶体管1中，流过的电流随着所施加电压的上升而增大。然而，经发现，在根据本实施例的场效应晶体管1中，寄生双极性晶体管不运行，使得没有出现电压快速下降的快速回转现象。
此外，图7和图8示出场效应晶体管被击穿之后的发热量的模拟结果。图 7是示出根据本实施例的场效应晶体管被击穿之后的发热量的模拟结果的曲线图。图8是示出根据比较例的场效应晶体管10被击穿之后的发热量的模拟结果的曲线图。注意的是，图7和图8是在每微米的栅极的栅宽度有2mA的浪涌电流流动的情况下获得的模拟结果。
如图7中所示，经发现，在根据本实施例的场效应晶体管1中，漏极340 和引出电极640之间的漏区300的发热量大。另一方面，如图8中所示，经发现，在根据比较例的场效应晶体管10中，栅极200和漏极340之间的漏区300 的发热量大。
这里，比较图7和图8。在根据本实施例的场效应晶体管1中，发热区域覆盖宽范围；因此，发热量的最大值减小。因此，经发现，在根据本实施例的场效应晶体管1中，因发热而导致破坏的可能性降低。
另外，与根据比较例的场效应晶体管10中的发热区域位置相比，在根据本实施例的场效应晶体管1中，发热区域位置更深。在场效应晶体管中，半导体衬底与存在于半导体衬底表面上的电极之间的接触最易受热影响。因此，在根据本实施例的场效应晶体管1中，由于发热区域远离半导体衬底的表面，因此半导体衬底和电极之间接触因发热而被破坏的可能性可以降低。
(修改例)
另外，将参照图9来描述根据本实施例的修改例的场效应晶体管1A。图9 是沿着衬底厚度方向截取的根据修改例的场效应晶体管1A的剖视图。
如图9中例示的，根据修改例的场效应晶体管1A与场效应晶体管1的不同之处在于，低浓度区域420和320设置在源区400和栅极200之间以及漏区 300和栅极200之间。注意的是，除了低浓度区域420和320之外，根据修改例的场效应晶体管1A的配置与根据本实施例的场效应晶体管1的配置类似；因此，这里省略了详细描述。
低浓度区域420、320是浓度低于源区400和漏区300的第二导电类型的区域，并且与源区400和漏区300相邻地设置。通过设置低浓度区域420、320，能够缓和来自源区400和漏区300的沟道方向上的电场强度，因此可抑制热载流子的出现。注意的是，包括低浓度区域420和320的结构也被称为轻掺杂漏 (LDD)结构。
在根据修改例的场效应晶体管1A中，第一区域600优选地设置成从衬底的平面图看不与低浓度区域320重叠。在从平面图看第一区域600设置成与低浓度区域320重叠的情况下，场效应晶体管1的特性改变，这不是优选的。
另外，在如上所述的具有设置有低浓度区域420和320的LDD结构的场效应晶体管1A中，根据本公开的技术可从半导体衬底500中引出浪涌电流并且防止寄生双极性晶体管运行。因此，如同根据本实施例的场效应晶体管1，根据修改例的场效应晶体管1A可降低由于浪涌电流而破坏的可能性，因此可提高ESD抵抗力。
<1.2.制作场效应晶体管的方法>
接下来，参照图10至图15来描述根据本修改例的制作场效应晶体管1A 的方法。图10至图15是例示根据本修改例的场效应晶体管1A的制作步骤的衬底的厚度方向上的剖视图。例如，第一导电类型是p型并且第二导电类型是 n型，但是无须说，这些可以互换。
首先，如图10中例示的，制备包含Si等的半导体衬底500。通过STI方法或LOCOS方法，在半导体衬底500中形成绝缘区域；因此，形成通过绝缘区域分开晶体管区域并且晶体管区域中将要形成场效应晶体管1A。
接下来，在半导体衬底500的晶体管区域中，通过热氧化方法等形成氧化硅膜的注入穿透膜(未例示)，并且对该区域执行第一导电类型(例如，硼等) 的阱注入。注意的是，在执行阱注入之后，去除注入穿透膜。
随后，如图11中例示的，例如，通过热氧化方法等，形成厚度为5nm至 10nm的包含氧化硅的绝缘膜220。此后，例如，通过化学气相沉积(CVD) 法等，形成厚度为150nm至200nm的包含多晶硅的栅极材料膜(未例示)。此外，通过光刻和蚀刻对栅极材料膜进行处理；因此，在绝缘膜220上形成栅极200。
接下来，如图12中例示的，使用栅极200和偏移分隔件(未例示)作为掩模，执行第二导电类型(例如，砷、磷等)的注入；因此，在栅极200的两侧形成低浓度区域420和320。此外，在栅极200的侧表面上形成侧壁(未例示)，然后执行第二导电类型的注入。以这种方式，源区400和漏区300形成在栅极200两侧的半导体衬底500中。在形成源区400和漏区300之后，去除侧壁。
随后，如图13中例示的，执行浓度比第一导电类型区域520的浓度高的第一导电类型(例如，硼等)的注入；因此，在漏区300下方形成第一区域600。这里，可通过在注入时控制施加到杂质的能量来控制第一区域600的形成深度。
接下来，如图14中例示的，从平面图看，在第一区域600附近，执行浓度比第一导电类型区域520的浓度高的第一导电类型(例如，硼等)的注入；因此，形成第二区域620。
此外，如图15中例示的，形成将分别与源区400、漏区300和第二区域 620连接的源极440、漏极340和引出电极640。源极440、漏极340和引出电极640包含例如铝(Al)、铜(Cu)等。
注意的是，在源区400和漏区300的表面上，可通过以高浓度执行第二导电类型的注入来形成低电阻区域。另外，类似地，在第二区域620的表面上，可通过以高浓度执行第一导电类型的注入来形成低电阻区域。低电阻区域可减小源区400、漏区300和第二区域620与源极440、漏极340和引出电极640 之间的接触电阻。
已经描述了根据本修改例的用于制作场效应晶体管1A的方法，但是用于制作场效应晶体管1A的方法不限于以上描述。例如，可在形成低浓度区域420 和320、源区400和漏区300之前，形成第一区域600和第二区域620。
《2.第二实施例》
接下来，将参照图16来描述根据本公开的第二实施例的场效应晶体管2。图16是相对于衬底的从平面看的根据本实施例的场效应晶体管2的平面图。
如图16中例示的，在根据本实施例的场效应晶体管2中，相对于第一区域600，从衬底的平面图看，第二区域622设置在与限定栅极200的栅长度的方向正交的方向上。注意的是，衬底的厚度方向上的根据本实施例的场效应晶体管2的横截面结构类似于根据第一实施例的场效应晶体管1的横截面结构；因此，这里省略对其的描述。
具体地，第二区域622设置成在与限定栅极200的栅长度的方向正交的方向上与第一区域602的每个端部相邻。在根据本实施例的场效应晶体管2中，从平面图看，对部分包括漏区300的区域执行第一导电类型的注入；因此，第一区域602和第二区域622可同时形成。在这种情况下，从平面图看与漏区300 重叠的区域用作第一区域602，从平面图看不与漏区300重叠的区域用作第二区域622。
也就是说，在根据本实施例的场效应晶体管2的结构中发现，在根据本公开的技术中，第二区域622的平面位置不受特别限制，只要它在第一区域602 附近达到从第一区域602流出浪涌电流的程度即可。然而，第二区域622相对于栅极200设置在至少漏区300的同侧。
《3.第三实施例》
接下来，将参照图17来描述根据本公开的第三实施例的场效应晶体管3。图17是沿着衬底厚度方向截取的根据本实施例的场效应晶体管3的剖视图。注意的是，相对于衬底的根据本实施例的场效应晶体管3的平面结构不受特别限制，可以是第一实施例和第二实施例的结构中的任一个。
如图17中例示的，在根据本实施例的场效应晶体管3中，第二区域623 设置在比设置第一区域600的区域深度浅的区域中。在这种情况下，第二区域 623和第一区域600可彼此分开设置。
具体地，可使用引出电极640和半导体衬底500彼此接触的表面上设置的低电阻区域作为第二区域623。低电阻区域是通过执行浓度比第一导电类型区域520的浓度高的第一导电类型的注入来形成的区域，目的是减小引出电极 640与第一导电类型区域520之间的接触电阻。即使在第二区域623是形成在半导体衬底500的表面上的低电阻区域的情况下，场效应晶体管3也可将从漏区300经由第一区域600流入半导体衬底500中的浪涌电流引出到半导体衬底 500的外部。
《4.第四实施例》
接下来，将参照图18A和图18B来描述根据本公开的第四实施例的场效应晶体管4。图18A是沿着衬底厚度方向截取的根据本实施例的场效应晶体管 4的剖视图。图18B是相对于衬底的从平面看的根据本实施例的场效应晶体管 4的平面图。
如图18A和图18B中例示的，在根据本实施例的场效应晶体管4中，第二区域624和漏区300彼此分开设置。采用这种配置，场效应晶体管4可在不发生击穿的正常运行中抑制因第二导电类型的漏区300和第一导电类型的第二区域624彼此相邻而引起的漏电流。
也就是说，在根据本实施例的场效应晶体管4的结构中发现，在根据本公开的技术中，漏区300、第一区域604和第二区域624可彼此相邻或彼此分开，只要有浪涌电流流动即可。在漏区300、第一区域604和第二区域624彼此相邻的情况下，可在击穿之后从引出电极640高效引出浪涌电流。另一方面，在漏区300和第二区域624彼此分开的情况下，可在不发生击穿的正常运行中抑制因高浓度pn结而引起的来自漏区300的漏电流。
注意的是，虽然图18B例示了相对于第一区域604从衬底的平面图看第二区域624设置在限定栅极200的栅长度的方向上的示例，但是本实施例不限于该示例。例如，第二区域624可相对于第一区域604从衬底的平面图看设置在与限定栅极200的栅长度的方向正交的方向上。
《5.结论》
如上所述，按照根据本公开的技术，在不设置诸如二极管的ESD保护元件的情况下，可用更简单的结构防止在施加由于ESD而引起的浪涌电压的情况下场效应晶体管被破坏。
因此，按照根据本公开的技术，包括场效应晶体管的半导体器件不需要用于附加设置ESD保护元件的区域；因此，可进一步减小半导体器件的大小。另外，按照根据按照本公开的技术，不需要提供ESD保护元件的制作步骤，从而可降低场效应晶体管和半导体器件的制作成本。
特别地，根据本公开的技术可适用于具有对抗由于ESD而引起的浪涌的低破坏电流值的场效应晶体管，并且可确保足够的破坏电流值。
另外，根据本公开，还可以制作包括根据以上实施例中的每个的场效应晶体管的诸如集成电路元件、固态图像传感器、开关电路元件和放大器的半导体器件。
以上已经参照附图描述了本公开的优选实施例，而本公开不限于以上示例。本领域的技术人员可在所附权利要求的范围内找到各种改变和修改，并且应该理解，它们将自然落入本公开的技术范围内。
另外，本说明书中描述的效果仅仅是例示性或示例性的效果，不是限制性的。也就是说，利用或替代上述效果，根据本公开的技术可根据本说明书的描述来实现本领域的技术人员清楚的其他效果。
另外，本技术也可如下地配置。
(1)一种场效应晶体管，其包括：
栅极，其设置在半导体衬底的第一导电类型区域上，在所述栅极和所述第一导电类型区域之间设置有绝缘膜；
第二导电类型的源区，其设置在跨所述栅极的两侧中的一侧的所述半导体衬底中；
所述第二导电类型的漏区，其设置在所述两侧中的另一侧的所述半导体衬底中，所述另一侧跨所述栅极面对所述一侧；
所述第一导电类型的第一区域设置在所述漏区下方并且具有比所述第一导电类型区域高的浓度；
所述第一导电类型的第二区域设置成达到另一侧的所述半导体衬底的表面并且具有比所述第一导电类型区域高的浓度；以及
引出电极，其连接到所述第二区域。
(2)根据(1)所述的场效应晶体管，其中，所述第二区域设置在相对于所述第一区域的从平面图看限定所述栅极的栅长度的方向上。
(3)根据(1)所述的场效应晶体管，其中，所述第二区域设置在相对于所述第一区域的从平面图看与限定所述栅极的栅长度的方向正交的方向上。
(4)根据(1)至(3)中的任一项所述的场效应晶体管，其中，所述第二区域设置在比设置所述漏区的区域深度浅的区域中。
(5)根据(1)至(4)中的任一项所述的场效应晶体管，其中，所述第二区域和所述漏区设置成彼此分开。
(6)根据(1)至(4)中的任一项所述的场效应晶体管，其中，所述漏区、所述第一区域和所述第二区域设置成彼此相邻。
(7)根据(1)至(6)中的任一项所述的场效应晶体管，还包括：
第二导电类型的低浓度区域，其设置在所述栅极侧，与所述漏区相邻并且具有比所述漏区低的浓度，
其中，所述第一区域设置在从平面图看不与所述低浓度区域重叠的区域中。
(8)一种半导体器件，其包括：
场效应晶体管，其包括：
栅极，其设置在半导体衬底的第一导电类型区域上，在所述栅极和所述第一导电类型区域之间设置有绝缘膜，
第二导电类型的源区，其设置在跨所述栅极的两侧中的一侧的所述半导体衬底中，
所述第二导电类型的漏区，其设置在所述两侧中的另一侧的所述半导体衬底中，所述另一侧跨所述栅极面对所述一侧，
所述第一导电类型的第一区域设置在所述漏区下方并且具有比所述第一导电类型区域高的浓度，
所述第一导电类型的第二区域设置成达到另一侧的所述半导体衬底的表面并且具有比所述第一导电类型区域高的浓度，以及
引出电极，其连接到所述第二区域。
参考符号列表
1 场效应晶体管
200 栅极
220 绝缘膜
300 漏区
320 低浓度区域
340 漏极
400 源区
420 低浓度区域
440 源极
500 半导体衬底
520 第一导电类型区域
600 第一区域
620 第二区域
640 引出电极。

Claims (8)

1.一种场效应晶体管，其包括：
栅极，其设置在半导体衬底的特定区域上，所述特定区域为第一导电类型，在所述栅极和所述特定区域之间设置有绝缘膜；
第二导电类型的源区，其设置在跨所述栅极的两侧中的一侧的所述半导体衬底中；
所述第二导电类型的漏区，其设置在所述两侧中的另一侧的所述半导体衬底中，所述另一侧跨所述栅极面对所述一侧；
所述半导体衬底中的所述第一导电类型的第一区域与所述漏区直接相邻，其中，所述第一区域具有比所述特定区域高的浓度；
所述第一导电类型的第二区域与所述半导体衬底的上表面接触，其中，所述第二区域在所述另一侧上，并且所述第二区域具有比所述第一区域高的浓度；以及 引出电极，其连接到所述第二区域。
2.根据权利要求 1 所述的场效应晶体管，其中，所述第二区域设置在相对于所述第一区域的从平面图看限定所述栅极的栅长度的方向上。
3.根据权利要求 1 所述的场效应晶体管，其中，所述第二区域设置在相对于所述第一区域的与从平面图看限定所述栅极的栅长度的方向正交的方向上。
4.根据权利要求 1 所述的场效应晶体管，其中，所述第二区域设置在比设置所述漏区的区域深度浅的区域中。
5.根据权利要求 1 所述的场效应晶体管，其中，所述第二区域和所述漏区设置成彼此分开。
6.根据权利要求 1 所述的场效应晶体管，其中，所述漏区、所述第一区域和所述第二区域设置成彼此相邻。
7.根据权利要求 1 所述的场效应晶体管，还包括：
第二导电类型的低浓度区域，其设置在所述栅极的所述另一侧，与所述漏区相邻并且具有比所述漏区低的浓度，
其中，所述第一区域设置在从平面图看不与所述低浓度区域重叠的区域中。
8.一种半导体器件，其包括：
场效应晶体管，其包括：
栅极，其设置在半导体衬底的特定区域上，所述特定区域为第一导电类型，在所述栅极和所述特定区域之间设置有绝缘膜，
第二导电类型的源区，其设置在跨所述栅极的两侧中的一侧的所述半导体衬底中，
所述第二导电类型的漏区，其设置在所述两侧中的另一侧的所述半导体衬底中，所述另一侧跨所述栅极面对所述一侧，
所述半导体衬底中的所述第一导电类型的第一区域与所述漏区直接相邻，其中，所述第一区域具有比所述特定区域高的浓度，
所述第一导电类型的第二区域与所述半导体衬底的上表面接触，其中，所述第二区域在所述另一侧上，并且所述第二区域具有比所述第一区域高的浓度，以及
引出电极，其连接到所述第二区域。
CN201680064185.XA 2015-11-12 2016-09-02 场效应晶体管和半导体器件 Expired - Fee Related CN108352325B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015-221949 2015-11-12
JP2015221949A JP2017092297A (ja) 2015-11-12 2015-11-12 電界効果トランジスタ、および半導体装置
PCT/JP2016/075900 WO2017081916A1 (ja) 2015-11-12 2016-09-02 電界効果トランジスタ、および半導体装置

Publications (2)

Publication Number Publication Date
CN108352325A CN108352325A (zh) 2018-07-31
CN108352325B true CN108352325B (zh) 2021-08-24

Family

ID=58694965

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680064185.XA Expired - Fee Related CN108352325B (zh) 2015-11-12 2016-09-02 场效应晶体管和半导体器件

Country Status (5)

Country Link
US (1) US10438943B2 (zh)
JP (1) JP2017092297A (zh)
CN (1) CN108352325B (zh)
TW (1) TWI703702B (zh)
WO (1) WO2017081916A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018125518A (ja) * 2017-02-03 2018-08-09 ソニーセミコンダクタソリューションズ株式会社 トランジスタ、製造方法
TWI747328B (zh) * 2020-06-15 2021-11-21 世界先進積體電路股份有限公司 半導體裝置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1115120A (zh) * 1994-03-31 1996-01-17 精工电子工业株式会社 半导体装置及其制造方法
CN1479374A (zh) * 2002-06-11 2004-03-03 ��ʿͨ��ʽ���� 外部放电保护电路
JP2007150125A (ja) * 2005-11-30 2007-06-14 Sharp Corp 半導体装置およびそれの製造方法
JP6349852B2 (ja) * 2014-03-27 2018-07-04 日立化成株式会社 研磨剤、研磨剤用貯蔵液及び研磨方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05136405A (ja) 1991-11-12 1993-06-01 Sony Corp 半導体装置
JPH06349852A (ja) * 1993-06-08 1994-12-22 Fuji Electric Co Ltd Ｍｏｓ型電界効果トランジスタ
JP4131647B2 (ja) * 2002-06-27 2008-08-13 三洋電機株式会社 半導体装置の製造方法
JP5357476B2 (ja) * 2008-09-11 2013-12-04 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP2010251522A (ja) * 2009-04-15 2010-11-04 Panasonic Corp 半導体装置及びその製造方法
JP5511395B2 (ja) * 2010-01-06 2014-06-04 セイコーインスツル株式会社 半導体装置
JP2012094565A (ja) 2010-10-22 2012-05-17 Sharp Corp 半導体集積回路のｅｓｄ保護素子およびそのｅｓｄ保護回路
JP2013153019A (ja) * 2012-01-24 2013-08-08 Seiko Instruments Inc 半導体装置
JP5990437B2 (ja) * 2012-09-10 2016-09-14 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1115120A (zh) * 1994-03-31 1996-01-17 精工电子工业株式会社 半导体装置及其制造方法
CN1479374A (zh) * 2002-06-11 2004-03-03 ��ʿͨ��ʽ���� 外部放电保护电路
JP2007150125A (ja) * 2005-11-30 2007-06-14 Sharp Corp 半導体装置およびそれの製造方法
JP6349852B2 (ja) * 2014-03-27 2018-07-04 日立化成株式会社 研磨剤、研磨剤用貯蔵液及び研磨方法

Also Published As

Publication number Publication date
WO2017081916A1 (ja) 2017-05-18
US20190096871A1 (en) 2019-03-28
TW201724458A (zh) 2017-07-01
TWI703702B (zh) 2020-09-01
US10438943B2 (en) 2019-10-08
JP2017092297A (ja) 2017-05-25
CN108352325A (zh) 2018-07-31

Similar Documents

Publication Publication Date Title
TWI647843B (zh) 半導體裝置
US9401352B2 (en) Field-effect device and manufacturing method thereof
CN101714578B (zh) 晶体管型保护器件、半导体集成电路及其制造方法
JP5202473B2 (ja) 半導体装置の製造方法
JP4844621B2 (ja) トランジスタ型保護素子および半導体集積回路
JP5525736B2 (ja) 半導体装置及びその製造方法
TW201015702A (en) Electrostatic discharge projection semiconductor device and method for manufacturing the same
KR101051684B1 (ko) 정전기 방전 보호소자 및 그 제조방법
US9691752B1 (en) Semiconductor device for electrostatic discharge protection and method of forming the same
US8723263B2 (en) Electrostatic discharge protection device
CN108352325B (zh) 场效应晶体管和半导体器件
US9136373B2 (en) Semiconductor device and manufacturing method for the same
CN104979340A (zh) 半导体结构与静电放电防护电路
JP5463698B2 (ja) 半導体素子、半導体装置および半導体素子の製造方法
JP5494519B2 (ja) トランジスタ型保護素子および半導体集積回路
CN108878541A (zh) 鳍片式二极管及其制造方法
JP2011171662A (ja) 保護トランジスタおよび半導体集積回路
CN106206565A (zh) 二极管与二极管串电路
TWI565073B (zh) 主動元件及應用其之高壓半導體元件
TWI655746B (zh) 二極體與二極體串電路
TWI506776B (zh) 半導體裝置及其製造方法
CN115207090A (zh) 高压ldmos器件及其制备方法
KR20060000891A (ko) 반도체 장치의 정전기 보호소자
CN105826322A (zh) 有源元件及应用其的高压半导体元件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20210824