[go: up one dir, main page]

CN101807599A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN101807599A
CN101807599A CN201010121457A CN201010121457A CN101807599A CN 101807599 A CN101807599 A CN 101807599A CN 201010121457 A CN201010121457 A CN 201010121457A CN 201010121457 A CN201010121457 A CN 201010121457A CN 101807599 A CN101807599 A CN 101807599A
Authority
CN
China
Prior art keywords
diffusion layer
layer
type diffusion
drain
concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201010121457A
Other languages
English (en)
Other versions
CN101807599B (zh
Inventor
大竹诚治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
System Solutions Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Sanyo Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd, Sanyo Semiconductor Co Ltd filed Critical Sanyo Electric Co Ltd
Publication of CN101807599A publication Critical patent/CN101807599A/zh
Application granted granted Critical
Publication of CN101807599B publication Critical patent/CN101807599B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
    • H10D30/0285—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs using formation of insulating sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/108—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having localised breakdown regions, e.g. built-in avalanching regions 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/151—LDMOS having built-in components
    • H10D84/158—LDMOS having built-in components the built-in components being breakdown diodes, e.g. Zener diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明的目的在于提供一种半导体装置及其制造方法。在现有的半导体装置中，因寄生Tr的导通电流在半导体层表面流动而存在元件受到热破坏的问题。在本发明的半导体装置中，在作为漏极区域的N型扩散层(9)，形成P型扩散层(14)及作为漏极导出区域的N型扩散层(10)。而且，P型扩散层(14)配置于MOS晶体管(1)的源极-漏极区域之间。根据该结构，对漏极电极(28)施加正的ESD浪涌，即便在寄生Tr1的导通电流(I1)流动的情况下，因寄生Tr1的导通电流(I1)的电流路径处于外延层深部侧，故也可防止MOS晶体管(1)受到热破坏。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种防止因静电放电(Electrostatic Discharge，以下称为ESD)等的过电压而受到破坏的半导体装置及其制造方法。
背景技术
作为现有的半导体装置的一实施例，已知有下述的MOS(金属氧化物半导体)晶体管31的结构。
如图8所示，在P型半导体基板32上形成有N型外延层33。在外延层33形成有作为背栅区域的P型扩散层34、35。在P型扩散层34形成有作为源极区域的N型扩散层36。而且，在外延层33形成有作为漏极区域的N型扩散层37、38。在外延层33上形成有栅极氧化膜39、栅极电极40及绝缘膜41(例如，参照专利文献1)。
专利文献1：(日本)特开2003-303961号公报(第3-4页、第1-2图)
在MOS晶体管31内设有由N型扩散层37、38(包含外延层33)、P型扩散层34、35及N型扩散层36构成的寄生晶体管Tr2(以下称为寄生Tr2)。而且，若对MOS晶体管31的漏极电极42，例如施加正的ESD浪涌，则如虚线所示，生成寄生Tr2的导通电流I2，寄生Tr2进行导通动作。此时，由于自漏极电极42侧流动的寄生Tr2的导通电流I2在电阻值小的外延层33表面侧流动，因此，在圆圈43所示的区域，寄生Tr2的导通电流I2聚集。并且，由于在外延层33上面，配置有导热性比硅差的栅极氧化膜39、绝缘膜41等，因此，外延层33的表面侧成为散热性差的区域。其结果是，在箭头43所示的区域，根据因寄生Tr2的导通电流I2而产生的热，导致产生外延层33表面侧受到热破坏的问题。例如，在相对于MOS晶体管31的栅极长度(W)成为1000μm的结构而进行静电破坏实验时，对于寄生Tr2的导通电流I2(破坏电流)而言，在1A以下产生上述热破坏，对于机器模型(MM)而言，成为200V以下的ESD耐量，对于人体模型(HBM)而言，成为1000V以下的ESD耐量，不是能够实现所希望的ESD耐量的结构。
发明内容
本发明是鉴于上述各情况而作出的，在本发明的半导体装置中，其特征在于，具有：一导电型半导体层、形成于所述半导体层的一导电型漏极扩散层、形成于所述半导体层的逆导电型背栅扩散层、以及与所述背栅扩散层重叠地形成的一导电型源极扩散层，在所述漏极扩散层重叠地形成有逆导电型扩散层，所述逆导电型扩散层至少相比向所述漏极扩散层接触的接触区域，更向所述背栅扩散层侧配置。因此，在本发明中，避免寄生Tr的导通电流在半导体表面流动，并防止因寄生Tr的导通电流而引起的热破坏。
另外，在本发明的半导体装置的制造方法中，在半导体层形成一导电型漏极扩散层、逆导电型背栅扩散层、一导电型源极扩散层，在所述半导体层上形成栅极电极，在所述栅极电极的侧壁形成绝缘衬垫膜，该半导体装置的制造方法的特征在于，将所述栅极电极作为掩模的一部分而使用并以与所述漏极扩散层重叠的方式形成逆导电型扩散层之后，在所述栅极电极的侧壁形成绝缘衬垫膜。因此，在本发明中，在漏极扩散层内位置精度高地配置防止因寄生Tr的导通电流而引起的热破坏的扩散层。
在本发明中，通过在漏极区域内形成PN结，寄生Tr的导通电流的电流路径处于半导体层深部侧。根据该结构，散热区域扩大，防止元件受到热破坏。
另外，在本发明中，由于寄生晶体管在元件内动作，故电流能力提高，防止因寄生Tr的导通电流而导致元件被破坏。
另外，在本发明中，通过将栅极电极和绝缘衬垫膜分别作为掩模的一部分而使用，从而可以在漏极扩散层位置精度高地形成保护用的扩散层。
附图说明
图1(A)、(B)是用于说明本发明的实施方式的半导体装置的剖面图；
图2(A)、(B)是用于说明本发明的实施方式的(A)及(B)的半导体装置的特性的图；
图3(A)、(B)是用于说明本发明的实施方式的(A)及(B)的半导体装置的电路图；
图4是用于说明本发明的实施方式的半导体装置的制造方法的剖面图；
图5是用于说明本发明的实施方式的半导体装置的制造方法的剖面图；
图6是用于说明本发明的实施方式的半导体装置的制造方法的剖面图；
图7是用于说明本发明的实施方式的半导体装置的制造方法的剖面图；
图8是用于说明现有的实施方式的半导体装置的剖面图。
附图标记说明
1N沟道型MOS晶体管
2P型单晶硅基板
3外延层
10N型扩散层
14P型扩散层
15PN结区域
具体实施方式
下面，参照图1～图3详细说明本发明的第一实施方式的半导体装置。图1(A)及(B)是用于说明本实施方式的MOS晶体管的剖面图。图2(A)及(B)是用于说明本实施方式的MOS晶体管的ESD耐量的图。图3(A)及(B)是用于说明本实施方式的MOS晶体管的利用形态的图。
如图1(A)所示，N沟道型MOS晶体管(以下称为N-MOS)1在其元件内部具有应对ESD等的过电压的保护结构。如图所示，在P型单晶硅基板2上形成N型外延层3。另外，在本实施方式中，虽然图示了在基板2上形成一层外延层3的情况，但并不限于该情况。例如，也可以是在基板上面层叠多层外延层的情况。另外，外延层3利用分离区域4划分为多个元件形成区域。而且，分离区域4由P型埋入层4A和P型扩散层4B构成。扩散层4B自外延层3表面扩散的扩散深度(向下爬行幅度(這い下がり幅))比埋入层4A自基板2表面扩散的扩散深度(向上爬行幅度(這い上がり幅))浅，由此，可以使分离区域4的形成区域变窄。
N型埋入层5横跨形成在基板2及外延层3这两个区域。而且，P型扩散层6形成于外延层3且作为N-MOS1的背栅区域而使用。另外，在P型扩散层6重叠地形成有P型扩散层7，该P型扩散层7作为N-MOS1的背栅导出区域而使用。
N型扩散层8形成于P型扩散层6，并作为N-MOS1的源极区域而使用。而且，N型扩散层9形成于外延层3且作为N-MOS1的漏极区域而使用。另外，在N型扩散层9重叠地形成有N型扩散层10，该N型扩散层10作为N-MOS1的漏极导出区域而使用。
栅极电极11形成于作为栅极氧化膜的氧化硅膜12上。而且，栅极电极11例如由多晶硅膜形成，在其侧壁形成有绝缘衬垫膜13。绝缘衬垫膜13例如由氧化硅膜等绝缘膜构成。
P型扩散层14重叠地形成于作为漏极区域的N型扩散层9、10。P型扩散层14位于N-MOS1的源极-漏极区域之间，且相比接触孔26(参照图7)更位于作为背栅区域的P型扩散层6侧。P型扩散层14例如位于栅极电极11的端部及绝缘衬垫膜13的下方，且形成于N型扩散层9的表面侧。而且，P型扩散层14的杂质浓度相比N型扩散层9成为高浓度，且相比N型扩散层10成为低浓度。另外，P型扩散层14作为漂移扩散层而使用，并与配置于P型扩散层14上的漏极电极、漏极配线层电容耦合。
如图1(B)所示，如粗线所示，在N-MOS1的漏极区域形成由N型扩散层10和P型扩散层14构成的PN结区域15。而且，例如，N型外延层3的杂质浓度为1.0×1015(/cm2)，P型扩散层6的杂质浓度为1.0×1017～1.0×1018(/cm2)，P型扩散层14的杂质浓度为1.0×1017(/cm2)，N型扩散层10的杂质浓度为1.0×1020(/cm2)。根据该结构，PN结区域15的结耐压，比N-MOS1的源极-漏极区域之间的PN结区域16的结耐压低。而且，在对N-MOS1的漏极电极例如施加正的ESD浪涌等过电压时，PN结区域15比PN结区域16先击穿，构成保护N-MOS1不受过电压影响的结构。
在此，在N-MOS1内具有寄生晶体管Tr1(以下称为寄生Tr1)。具体而言，寄生Tr1包括：作为发射极区域的N型扩散层8、作为基极区域的P型扩散层6、7、作为集电极区域的N型扩散层9、10(包含N型外延层3)。而且，在对N-MOS1的漏极电极28(参照图7)施加正的ESD浪涌(过电压)时，PN结区域15击穿，空穴在P型扩散层14向N型扩散层9、N型外延层3注入，如虚线的箭头所示，生成寄生Tr1的导通电流I1。由于该寄生Tr1的导通电流I1向P型扩散层6流入，因此，寄生Tr1的基极区域的电位上升，寄生Tr1进行导通动作。由于寄生Tr1进行导通动作，因此，在上述寄生Tr1的集电极区域，引起传导率异常，电阻值大幅降低，电流能力提高。
另一方面，由于作为大电流的寄生Tr1的导通电流I1流动，故也有可能导致N-MOS1受到热破坏。于是，在本实施方式中，P型扩散层14配置于N-MOS1的源极-漏极区域之间的N型扩散层10的侧面。而且，寄生Tr1的导通电流I1经由N型扩散层10的底面侧，自外延层3的深部侧向P型扩散层6流入。根据该结构，如椭圆形标记17所示，因配置P型扩散层14，故寄生Tr1的导通电流I1的电流路径避开栅极电极11及绝缘衬垫膜13下方的外延层3表面侧。其结果是，由于寄生Tr1的导通电流I1在导热性好的外延层3的深部侧流动，故导热性好的散热区域也增大，防止N-MOS1受到热破坏。
特别是，在未配置P型扩散层14时，椭圆形标记17所示的区域是作为大电流的寄生Tr1的导通电流I1流动的区域，成为需要采取应对热破坏的对策的区域。之所以这样是因为，由于硅(外延层)相比绝缘层(氧化硅膜等)其导热性好，故在外延层3的表面侧，因氧化硅膜12等而导致散热性变差。即，在外延层3的深部侧，其整个周围成为导热性好的外延层3，且成为相比外延层3的表面侧而散热性好的区域。
另外，在N-MOS1中，在栅极电极11下方的P型扩散层6表面侧形成沟道区域，N-MOS1的主电流在外延层3的表面侧流动。而且，在漏极区域，N-MOS1的主电流绕过P型扩散层14，并向漏极电极流入。但是，由于在P型扩散层14周围配置有N型扩散层9，故具有较大的优点，即电阻值的增大也被缓和，且防止由寄生Tr1的导通电流I1引起的热破坏。另外，虽然在漏极区域侧的栅极电极11端部也存在电场集中的问题，但由于配置有作为低浓度区域的N型扩散层9，故也可以实现电场缓和。
具体而言，在图2(A)中，实线表示具有P型扩散层14的本实施方式，虚线表示不具有P型扩散层14的现有的实施方式。另外，对于其他元件结构及实验条件，本实施方式与现有形态相同。另外，为了便于说明，使用图1(B)所示的结构进行说明。
在本实施方式中，如实线所示，例如，通过施加9.0V左右的静电破坏电压，生成破坏电流。而且，静电破坏电压被固定在9～10V左右的范围，破坏电流大致垂直地升起。另一方面，在现有形态中，如虚线所示，例如，作为静电破坏电压而施加11V左右的电压，从而生成破坏电流，且产生之后的突发击穿(スナツプバツク)现象。
在实线所示的N-MOS1中，因P型扩散层14妨碍自PN结区域15扩展的耗尽层的扩展，故静电破坏电压(击穿电压)降低。而且，在实线所示的N-MOS1中，因静电破坏电压降低，故不会产生使大电流自P型扩散层14流向寄生Tr1这种程度的空穴。其结果是，为了使破坏电流(寄生Tr1的导通电流I1)持续流动，需要高电压，由此将会产生上述的破坏电流的升起现象。另一方面。在虚线所示的结构中，未形成PN结区域15，静电破坏电压(击穿电压)因PN结区域16而增高。而且，生成的破坏电流(寄生Tr1的导通电流I1)也成为大电流，因该大电流而产生大量的空穴。其结果是，产生的空穴向P型扩散层6流入，寄生Tr1进行导通动作，产生突发击穿现象。
根据该实验结果也可知，在本实施方式的N-MOS1中，通过形成P型扩散层14，可以利用低电压击穿PN结区域15。其结果是，成为如下结构，即，也可以降低寄生Tr1的导通电流11的电流量，且难以产生伴随着寄生Tr1的导通电流I1而引起的热破坏。另外，如后述的图3(B)所示，可以利用N-MOS1的结构来构成保护元件。此时，保护元件的击穿电压例如如9～10V左右的范围所示在一定范围内固定，由此，相对于被保护元件的保护电压的设定变得容易。而且，能够可靠地保护被保护元件而不受ESD等的过电压的影响。
另外，在图2(B)中，与图2(A)同样地，实线表示具有P型扩散层14的本实施方式，虚线表示不具有P型扩散层14的现有的实施方式。另外，对于其他元件结构及实验条件，本实施方式与现有形态相同。
在本实施方式中，如实线所示，在源极-漏极区域之间流动的电流在到达0.6A之前，元件温度也慢慢地平缓上升。之后，在漏极电流上升至0.7A的阶段，元件温度的上升变得显著，并达到1300K左右。另一方面，在现有的形态中，如虚线所示，在源极-漏极区域之间流动的电流在到达0.4A之前，元件温度也慢慢地平缓上升。之后，在漏极电流上升至0.6A的阶段，元件温度急剧上升，达到1700K左右。
根据该实验结果也可知，通过形成P型扩散层14并将外延层3的深部侧设为电流路径，从而成为如下结构，即在元件内的散热性提高且容易防止因电流引起的热破坏。
另外，在本实施方式中，如图3(A)所示，在N-MOS1内具有过电压保护用的PN结区域15，对于N-MOS1而言，通常构成主电流在源极-漏极区域之间流动的结构。而且，虽然对如下结构进行了说明，即例如，当向漏极电极施加正的ESD浪涌时，寄生Tr1的导通电流I1自漏极电极侧在外延层3的深部侧向源极电极侧流动，从而保护N-MOS1，但并不限于该结构。例如，如图3(B)所示，通过使N-MOS1的栅极电极和源极电极短路，从而也可以作为保护二极管而使用。在构成该结构时，通过将该保护二极管和被保护元件配线连接，从而可以保护被保护元件而不受正的ESD浪涌等过电压的影响。
另外，虽然对N-MOS1进行说明，但对于P沟道型MOS晶体管(以下称为P-MOS)，因在其元件内部具有被保护而不受ESD等的过电压的影响的结构，故也能得到同样的效果。具体而言，在P-MOS的漏极区域中，也在源极-漏极区域之间配置N型扩散层，并形成PN结区域。根据该结构，可以避免寄生Tr的导通电流在外延层的表面侧流动，并保护P-MOS，使其不受因大电流的寄生Tr的导通电流而引起的热破坏的影响。
另外，虽然说明了在P型基板2上面形成N型外延层3，并在N型外延层3上形成N-MOS1的情况，但并不限于该情况。例如也可以是相对于在P型基板2形成的N型扩散区域而形成N-MOS1的情况。关于P-MOS，也一样。此外，在不脱离本发明要旨的范围内，可进行各种变更。
接着，参照图4～图7详细说明本发明的第二实施方式的半导体装置的制造方法。图4～图7是用于说明本实施方式的半导体装置的制造方法的剖面图。另外，在以下说明中，对于与利用图1所示的N沟道型MOS晶体管(以下称为N-MOS1)说明的各构成要素相同的构成要素标注同样的附图标记。
首先，如图4所示，准备P型单晶硅基板2，在基板2上形成N型外延层3。接着，在基板2和外延层3，形成构成分离区域4的P型埋入层4A及N型外延层5。另外，在外延层3形成构成分离区域4的P型扩散层4B及成为N-MOS1的背栅区域的P型扩散层6。另外，在外延层3的所希望的区域，形成LOCOS(硅的局部氧化)氧化膜21。
接着，如图5所示，在外延层3上形成氧化硅膜12之后，使用光致抗蚀剂(未图示)自外延层3的表面以加速电压30～300(keV)、导入量1.0×1012～1.0×1014(/cm2)离子注入N型杂质例如磷(P)。接着，除去光致抗蚀剂之后，进行热处理而形成N型扩散层9。接下来，在氧化硅膜12上形成多晶硅膜，通过有选择地进行去除，形成栅极电极11。接着，将栅极电极11作为一部分掩模而使用，并形成构成N-MOS1的源极区域的N型扩散层8。之后，在氧化硅膜12上形成光致抗蚀剂22，在形成有P型扩散层14的区域上的光致抗蚀剂22上形成开口部。接着，自外延层3的表面以加速电压30～100(keV)、导入量1.0×1013～1.0×1015(/cm2)离子注入P型杂质例如硼(B)。此时，使用栅极电极11利用自对准技术(日文：自己整合技術)进行离子注入，从而使P型扩散层14相对于栅极电极11位置精度高地形成。另外，P型扩散层14与N型扩散层9重叠而形成，但P型扩散层14相比N型扩散层9成为高浓度的杂质区域，以使其重叠区域构成P型扩散层14。
接着，如图6所示，除去光致抗蚀剂22(参照图5)，进行热处理之后，在外延层3上，例如利用CVD法堆积氧化硅膜。接着，通过对该氧化硅膜进行蚀刻，从而在栅极电极11的侧壁形成绝缘衬垫膜13。之后，在氧化硅膜12上形成光致抗蚀剂23，并在形成有N型扩散层10的区域上的光致抗蚀剂23上形成开口部。接着，自外延层3的表面以加速电压30～200(keV)、导入量1.0×1015～1.0×1017(/cm2)离子注入N型杂质例如砷(As)。此时，使用绝缘衬垫膜13利用自对准技术进行离子注入，从而使N型扩散层10相对于绝缘衬垫膜13位置精度高地形成。在利用该制造方法，使漏极电极28(参照图7)与N型扩散层10连接时，可以将栅极电极11和漏极电极28之间的距离设为最短间隔距离，并可以缩小N-MOS1的元件尺寸。另外，N型扩散层10与P型扩散层14重叠而形成，但N型扩散层10相比P型扩散层14成为高浓度的杂质区域，以使其重叠区域构成N型扩散层10。
利用该制造方法，在形成P型扩散层14和N型扩散层10时，不用考虑掩模偏离幅度，P型扩散层14位置精度高地配置于栅极电极11及绝缘衬垫膜13的下方。因此，不会增大N-MOS1的元件尺寸，在N-MOS1的漏极区域，在源极-漏极区域之间形成PN结区域，从而可得到利用第一实施方式已说明的效果。
最后，如图7所示，在外延层3形成P型扩散层7之后，在外延层3上形成绝缘膜24。绝缘膜24例如层叠有TEOS(Tetra-Ethyl-Ortho-Silicate：原硅酸四乙酯)膜、BPSG(Boron Phospho Silicate Glass：硼磷硅玻璃)膜、SOG(Spin On Glass：旋涂于玻璃的)膜等而构成。而且，在绝缘膜24形成接触孔25、26，经由接触孔25、26形成源极电极27、漏极电极28。
另外，在本实施方式中，说明了使用栅极电极11、绝缘衬垫膜13，位置精度高地形成N型扩散层10和P型扩散层14的情况，但并不限于此。在N-MOS1的漏极区域，在源极-漏极区域之间的电流路径配置P型扩散层14，并形成PN结区域15(参照图1(A))即可，其制造方法可以进行任意的设计变更。此外，在不脱离本发明要旨的范围内，可进行各种变更。

Claims (7)

1.一种半导体装置，其特征在于，具有：
一导电型半导体层、
形成于所述半导体层的一导电型漏极扩散层、
形成于所述半导体层的逆导电型背栅扩散层、以及
与所述背栅扩散层重叠地形成的一导电型源极扩散层，
在所述漏极扩散层重叠地形成有逆导电型扩散层，所述逆导电型扩散层至少相比向所述漏极扩散层接触的接触区域，更向所述背栅扩散层侧配置。
2.如权利要求1所述的半导体装置，其特征在于，所述漏极扩散层在低浓度的第一扩散层，重叠地形成有高浓度的第二扩散层，所述接触区域形成于所述高浓度的第二扩散层上，
所述逆导电型扩散层是浓度比所述低浓度的第一扩散层高的高浓度区域，且相比所述高浓度的第二扩散层，更向所述背栅扩散层侧配置。
3.如权利要求2所述的半导体装置，其特征在于，所述逆导电型扩散层与所述高浓度的第二扩散层形成PN结区域。
4.如权利要求1～3中任一项所述的半导体装置，其特征在于，在所述半导体层上形成有栅极电极，在所述栅极电极的侧壁形成有绝缘衬垫膜，
所述逆导电型扩散层至少配置在位于所述漏极扩散层上的所述栅极电极的端部及所述绝缘衬垫膜的下方。
5.如权利要求1或2所述的半导体装置，其特征在于，所述一导电型半导体层形成于逆导电型半导体基板。
6.一种半导体装置的制造方法，在半导体层形成一导电型漏极扩散层、逆导电型背栅扩散层、一导电型源极扩散层，在所述半导体层上形成栅极电极，在所述栅极电极的侧壁形成绝缘衬垫膜，该半导体装置的制造方法的特征在于，
将所述栅极电极作为掩模的一部分而使用并以与所述漏极扩散层重叠的方式形成逆导电型扩散层之后，在所述栅极电极的侧壁形成绝缘衬垫膜。
7.如权利要求6所述的半导体装置的制造方法，其特征在于，在所述半导体层形成构成所述漏极扩散层的低浓度的第一扩散层，在所述半导体层上形成栅极电极，将所述栅极电极作为掩模的一部分而使用并以与所述低浓度的第一扩散层重叠的方式形成逆导电型扩散层之后，
在所述栅极电极的侧壁形成绝缘衬垫膜，将所述绝缘衬垫膜作为掩模的一部分而使用并以与所述低浓度的第一扩散层重叠的方式形成构成所述漏极扩散层的高浓度的第二扩散层。
CN201010121457XA 2009-02-18 2010-02-11 半导体装置及其制造方法 Expired - Fee Related CN101807599B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009035645A JP5525736B2 (ja) 2009-02-18 2009-02-18 半導体装置及びその製造方法
JP035645/09 2009-02-18

Publications (2)

Publication Number Publication Date
CN101807599A true CN101807599A (zh) 2010-08-18
CN101807599B CN101807599B (zh) 2012-05-30

Family

ID=42559138

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010121457XA Expired - Fee Related CN101807599B (zh) 2009-02-18 2010-02-11 半导体装置及其制造方法

Country Status (3)

Country Link
US (1) US8314458B2 (zh)
JP (1) JP5525736B2 (zh)
CN (1) CN101807599B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102842603A (zh) * 2011-06-23 2012-12-26 中国科学院微电子研究所 Mosfet及其制造方法
CN106847809A (zh) * 2017-02-23 2017-06-13 无锡新硅微电子有限公司 用于片上集成的整流桥结构
CN107204328A (zh) * 2016-03-18 2017-09-26 精工半导体有限公司 具有esd保护元件的半导体装置
CN116525609A (zh) * 2023-05-15 2023-08-01 上海晶岳电子有限公司 一种ldmos工艺tvs器件及其制造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013008715A (ja) * 2011-06-22 2013-01-10 Semiconductor Components Industries Llc 半導体装置
US9236472B2 (en) * 2012-04-17 2016-01-12 Freescale Semiconductor, Inc. Semiconductor device with integrated breakdown protection
JP5978031B2 (ja) * 2012-07-03 2016-08-24 株式会社日立製作所 半導体装置
WO2014100184A1 (en) * 2012-12-19 2014-06-26 Knowles Electronics, Llc Apparatus and method for high voltage i/o electro-static discharge protection
CN116387363B (zh) * 2023-05-08 2024-01-09 上海晶岳电子有限公司 一种ldmos工艺tvs器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003303961A (ja) * 2002-04-09 2003-10-24 Sanyo Electric Co Ltd Ｍｏｓ半導体装置
US20040222469A1 (en) * 2003-02-06 2004-11-11 Sanyo Electric Co., Ltd. Semiconductor device
CN101106127A (zh) * 2006-07-11 2008-01-16 三洋电机株式会社 静电破坏保护电路

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5072268A (en) * 1991-03-12 1991-12-10 Power Integrations, Inc. MOS gated bipolar transistor
JP3097186B2 (ja) * 1991-06-04 2000-10-10 ソニー株式会社 固体撮像装置
JPH0653490A (ja) * 1992-07-30 1994-02-25 Nec Corp 半導体装置
US5313082A (en) * 1993-02-16 1994-05-17 Power Integrations, Inc. High voltage MOS transistor with a low on-resistance
US5517046A (en) * 1993-11-19 1996-05-14 Micrel, Incorporated High voltage lateral DMOS device with enhanced drift region
US5756387A (en) * 1994-12-30 1998-05-26 Sgs-Thomson Microelectronics S.R.L. Method for forming zener diode with high time stability and low noise
US5625210A (en) * 1995-04-13 1997-04-29 Eastman Kodak Company Active pixel sensor integrated with a pinned photodiode
US5925910A (en) * 1997-03-28 1999-07-20 Stmicroelectronics, Inc. DMOS transistors with schottky diode body structure
JP3061020B2 (ja) * 1997-11-12 2000-07-10 日本電気株式会社 誘電体分離型半導体装置
US6365932B1 (en) * 1999-08-20 2002-04-02 Denso Corporation Power MOS transistor
US6413806B1 (en) * 2000-02-23 2002-07-02 Motorola, Inc. Semiconductor device and method for protecting such device from a reversed drain voltage
JP2002043579A (ja) * 2000-07-26 2002-02-08 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2002270825A (ja) * 2001-03-08 2002-09-20 Hitachi Ltd 電界効果トランジスタ及び半導体装置の製造方法
TW473979B (en) * 2001-03-28 2002-01-21 Silicon Integrated Sys Corp ESD protection circuit for mixed-voltage I/O by using stacked NMOS transistors with substrate triggering technique
US6486034B1 (en) * 2001-07-20 2002-11-26 Taiwan Semiconductor Manufacturing Company Method of forming LDMOS device with double N-layering
US6593621B2 (en) * 2001-08-23 2003-07-15 Micrel, Inc. LDMOS field effect transistor with improved ruggedness in narrow curved areas
US6555883B1 (en) * 2001-10-29 2003-04-29 Power Integrations, Inc. Lateral power MOSFET for high switching speeds
KR100456691B1 (ko) * 2002-03-05 2004-11-10 삼성전자주식회사 이중격리구조를 갖는 반도체 소자 및 그 제조방법
US7092227B2 (en) * 2002-08-29 2006-08-15 Industrial Technology Research Institute Electrostatic discharge protection circuit with active device
US6815800B2 (en) * 2002-12-09 2004-11-09 Micrel, Inc. Bipolar junction transistor with reduced parasitic bipolar conduction
KR100948139B1 (ko) * 2003-04-09 2010-03-18 페어차일드코리아반도체 주식회사 높은 브레이크다운 전압 및 낮은 온 저항을 위한 다중전류 이동 경로를 갖는 수평형 이중-확산 모스 트랜지스터
US6873017B2 (en) * 2003-05-14 2005-03-29 Fairchild Semiconductor Corporation ESD protection for semiconductor products
JP4198006B2 (ja) * 2003-07-25 2008-12-17 株式会社リコー 半導体装置の製造方法
JP2005093456A (ja) * 2003-09-11 2005-04-07 Shindengen Electric Mfg Co Ltd 横型短チャネルｄｍｏｓ及びその製造方法並びに半導体装置
US7202114B2 (en) * 2004-01-13 2007-04-10 Intersil Americas Inc. On-chip structure for electrostatic discharge (ESD) protection
US7125777B2 (en) * 2004-07-15 2006-10-24 Fairchild Semiconductor Corporation Asymmetric hetero-doped high-voltage MOSFET (AH2MOS)
US7180132B2 (en) * 2004-09-16 2007-02-20 Fairchild Semiconductor Corporation Enhanced RESURF HVPMOS device with stacked hetero-doping RIM and gradual drift region
JP4959931B2 (ja) * 2004-09-29 2012-06-27 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
JP2006128640A (ja) * 2004-09-30 2006-05-18 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2006108208A (ja) * 2004-10-01 2006-04-20 Nec Electronics Corp Ｌｄｍｏｓトランジスタを含む半導体装置
JP2006140372A (ja) * 2004-11-15 2006-06-01 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US7045830B1 (en) * 2004-12-07 2006-05-16 Fairchild Semiconductor Corporation High-voltage diodes formed in advanced power integrated circuit devices
KR100648276B1 (ko) * 2004-12-15 2006-11-23 삼성전자주식회사 역방향 다이오드가 구비된 수직형 디모스 소자
US7781826B2 (en) * 2006-11-16 2010-08-24 Alpha & Omega Semiconductor, Ltd. Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter
JP4785113B2 (ja) * 2005-02-24 2011-10-05 オンセミコンダクター・トレーディング・リミテッド 半導体装置
US7368786B2 (en) * 2005-03-11 2008-05-06 Freescale Semiconductor, Inc. Process insensitive ESD protection device
JP5063865B2 (ja) * 2005-03-30 2012-10-31 オンセミコンダクター・トレーディング・リミテッド 半導体装置
JP4906281B2 (ja) * 2005-03-30 2012-03-28 オンセミコンダクター・トレーディング・リミテッド 半導体装置
US7439584B2 (en) * 2005-05-19 2008-10-21 Freescale Semiconductor, Inc. Structure and method for RESURF LDMOSFET with a current diverter
JP2007227775A (ja) * 2006-02-24 2007-09-06 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2007294613A (ja) * 2006-04-24 2007-11-08 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP5108250B2 (ja) * 2006-04-24 2012-12-26 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
JP2007317869A (ja) * 2006-05-25 2007-12-06 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP5151258B2 (ja) * 2006-06-15 2013-02-27 株式会社リコー 昇圧型ｄｃ−ｄｃコンバータ用の半導体装置及び昇圧型ｄｃ−ｄｃコンバータ
JP2008010667A (ja) * 2006-06-29 2008-01-17 Mitsumi Electric Co Ltd 半導体装置
JP2008085188A (ja) * 2006-09-28 2008-04-10 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
TW200816323A (en) * 2006-09-29 2008-04-01 Leadtrend Tech Corp High-voltage semiconductor device structure
KR100871550B1 (ko) * 2006-12-20 2008-12-01 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
US7781834B2 (en) * 2007-07-03 2010-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Robust ESD LDMOS device
TW200931662A (en) * 2008-01-10 2009-07-16 Fujitsu Microelectronics Ltd Semiconductor device and manufacturing method thereof
JP2008205494A (ja) * 2008-04-07 2008-09-04 Fuji Electric Device Technology Co Ltd 半導体装置
US7910951B2 (en) * 2008-06-18 2011-03-22 National Semiconductor Corporation Low side zener reference voltage extended drain SCR clamps
US7786507B2 (en) * 2009-01-06 2010-08-31 Texas Instruments Incorporated Symmetrical bi-directional semiconductor ESD protection device
US20100244152A1 (en) * 2009-03-27 2010-09-30 Bahl Sandeep R Configuration and fabrication of semiconductor structure having extended-drain field-effect transistor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003303961A (ja) * 2002-04-09 2003-10-24 Sanyo Electric Co Ltd Ｍｏｓ半導体装置
US20040222469A1 (en) * 2003-02-06 2004-11-11 Sanyo Electric Co., Ltd. Semiconductor device
CN101106127A (zh) * 2006-07-11 2008-01-16 三洋电机株式会社 静电破坏保护电路

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102842603A (zh) * 2011-06-23 2012-12-26 中国科学院微电子研究所 Mosfet及其制造方法
WO2012174769A1 (zh) * 2011-06-23 2012-12-27 中国科学院微电子研究所 Mosfet及其制造方法
CN102842603B (zh) * 2011-06-23 2015-03-25 中国科学院微电子研究所 Mosfet及其制造方法
CN107204328A (zh) * 2016-03-18 2017-09-26 精工半导体有限公司 具有esd保护元件的半导体装置
CN107204328B (zh) * 2016-03-18 2021-09-24 艾普凌科有限公司 具有esd保护元件的半导体装置
CN106847809A (zh) * 2017-02-23 2017-06-13 无锡新硅微电子有限公司 用于片上集成的整流桥结构
CN116525609A (zh) * 2023-05-15 2023-08-01 上海晶岳电子有限公司 一种ldmos工艺tvs器件及其制造方法
CN116525609B (zh) * 2023-05-15 2024-09-03 上海晶岳电子有限公司 一种ldmos工艺tvs器件及其制造方法

Also Published As

Publication number Publication date
CN101807599B (zh) 2012-05-30
JP2010192693A (ja) 2010-09-02
US8314458B2 (en) 2012-11-20
US20100207197A1 (en) 2010-08-19
JP5525736B2 (ja) 2014-06-18

Similar Documents

Publication Publication Date Title
CN101807599B (zh) 半导体装置及其制造方法
CN100454544C (zh) 半导体装置
CN104617134B (zh) 可减少掩膜数目的具有静电放电电路保护的半导体功率组件
US9035375B2 (en) Field-effect device and manufacturing method thereof
CN101996995B (zh) 半导体装置及其制造方法
US20120049187A1 (en) Semiconductor device
KR100683102B1 (ko) 반도체 장치
CN101154684B (zh) 高耐压晶体管、其制造方法以及使用其的半导体器件
KR101051684B1 (ko) 정전기 방전 보호소자 및 그 제조방법
CN106960841B (zh) 高压晶体管
CN101373767A (zh) 半导体器件
CN104347729A (zh) 鳍式二极管结构
CN103077945B (zh) 半导体装置
CN108352325B (zh) 场效应晶体管和半导体器件
JP5925419B2 (ja) オフトラ型ｅｓｄ保護素子およびその製造方法
JP2014038922A (ja) 半導体装置
US8237241B2 (en) Semiconductor device
JP2010212588A (ja) 半導体素子、半導体装置および半導体素子の製造方法
JP2022161434A (ja) 半導体装置
JP2006237651A (ja) 半導体装置および入力保護回路
CN105990335A (zh) 经图案化而具有静电放电保护的晶体管以及制造方法
CN115708220A (zh) 半导体器件及其制造方法
JP2010177318A (ja) 半導体装置及びその製造方法
JP2004288974A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120530

Termination date: 20220211

CF01 Termination of patent right due to non-payment of annual fee