JP2003303961A

JP2003303961A - Ｍｏｓ半導体装置

Info

Publication number: JP2003303961A
Application number: JP2002106320A
Authority: JP
Inventors: Seiji Otake; 誠治大竹
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2002-04-09
Filing date: 2002-04-09
Publication date: 2003-10-24

Abstract

(57)【要約】【課題】従来のＭＯＳトランジスタでは、Ｐ−型の拡
散領域内にＮ−型のドレイン領域を形成していたため、
高耐圧特性に優れたＭＯＳトランジスタを実現すること
が困難であるという問題があった。【解決手段】本発明のＭＯＳトランジスタ２１では、
チャネル形成領域となるＰ−型の拡散領域３０の端部を
少なくともゲート電極下部領域に位置するように形成し
ている。そして、ドレイン領域としてＮ−−型のエピタ
キシャル層２３を利用していることに特徴を有する。そ
のことで、高電圧が印加されるドレイン電極３８側に耐
圧特性に影響がある空乏層形成領域を広く確保すること
ができる。その結果、本発明のＭＯＳトランジスタ２１
は、高耐圧特性に優れた構造を実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明では、ＭＯＳトランジ
スタにおいて、ソース領域側よりもドレイン領域側に空
乏層形成領域を確保することで、高耐圧化を実現するこ
とを目的とする。

【０００２】

【従来の技術】近年、ＭＤやＣＤ等の携帯機器では、高
集積化、能力向上、低消費電力等が要求されている。そ
して、下記に従来例として示すパワーＭＯＳトランジス
タは、一般に携帯機器、例えば、ＭＤやＣＤ等のバッテ
リー駆動モータドライバーＩＣとして使用されている。
そして、上記した開発テーマを目標に、日々研究・開発
されている。

【０００３】図１０は、従来におけるＮチャネル型ＭＯ
Ｓトランジスタ１の断面図を示したものである。

【０００４】図示の如く、Ｐ−型の単結晶シリコン基板
２上には、例えば、比抵抗０．１〜３．５Ω・ｃｍ、厚
さ１．０〜６．０μｍのＮ−型のエピタキシャル層３が
形成されている。そして、基板２およびエピタキシャル
層３には、両者を貫通するＰ＋型分離領域４によってＮ
チャネル型ＭＯＳトランジスタ１を形成する島領域５が
形成されている。そして、基板２とエピタキシャル層３
との間にはＰ＋型の埋め込み層６が形成されている。

【０００５】そして、島領域５のエピタキシャル層３に
は、Ｐ−型の拡散領域７がＰ＋型の埋め込み層６と端部
で重畳するように形成されている。このＰ−型の拡散領
域７には、ソース領域およびドレイン領域となるＮ−型
の拡散領域８、９およびＰ＋＋型の拡散領域１０が形成
されている。そして、Ｎ−型の拡散領域８、９には、そ
れぞれソース領域およびドレイン領域の取り出し領域と
なるＮ＋＋型の拡散領域１１、１２が形成されている。

【０００６】そして、エピタキシャル層３表面にはゲー
ト電極１３、絶縁層１４等が形成される。絶縁層１４に
形成されたコンタクトホールを介して、ソース電極１
５、ドレイン電極１６およびバックゲート電極１７が形
成され、図１０に示したＮチャネル型ＭＯＳトランジス
タ１が完成する。

【０００７】

【発明が解決しようとする課題】上述したように、従来
でのＭＯＳトランジスタ１では、ドレイン電極１６にソ
ース電極１５よりも高い電圧を印加した状態で、ゲート
電極１３にある一定の電圧を印加する。そして、ゲート
電極１３下部に位置するＰ−型の拡散領域７の表面層に
Ｎ型のチャネル領域を形成し駆動させる。そして、この
Ｐ−型の拡散領域７にはバックゲート電極１７を介して
一定の電圧が印加されることで、寄生効果を防止してい
た。

【０００８】しかしながら、上述の如く、従来のＭＯＳ
トランジスタ１では、Ｐ−型の拡散領域７内にソース領
域およびドレイン領域となるＮ−型の拡散領域８、９を
形成していた。そのため、ＭＯＳトランジスタ１を構成
するためには、Ｎ−型の拡散領域８、９の濃度をＰ−型
の拡散領域７の濃度よりも高濃度に設定しなければなら
ない。その結果、ＭＯＳトランジスタ１のソース領域お
よびドレイン領域を形成するのが困難であるという問題
があった。更に、Ｎ−型の拡散領域８、９がある程度高
濃度領域となってしまうので、空乏層の形成領域が確保
できず、所望の耐圧が得ることが困難であるという問題
があった。

【０００９】また、上述の如く、従来のＭＯＳトランジ
スタ１では、Ｐ−型の半導体基板２、Ｐ＋型の埋め込み
層６およびＰ−型の拡散領域７が連結することでＰ型の
領域を形成していた。そして、Ｐ−型の拡散領域７には
素子表面からバックゲート電極１７がコンタクトし、一
定の電圧を印加していた。しかし、Ｐ−型の拡散領域７
と基板２とはＰ＋型の埋め込み層６を介して連結してい
るので、バックゲート電圧と基板の電圧が一定となり、
多機能化に利用するのが困難であるとういう問題があっ
た。

【００１０】

【課題を解決するための手段】本発明は、上記した従来
の課題に鑑みてなされたもので、本発明であるＭＯＳ半
導体装置では、一導電型の半導体基板と、少なくとも前
記基板表面に積層された逆導電型のエピタキシャル層
と、前記基板と前記エピタキシャル層との間に形成され
る逆導電型の埋め込み層と、前記エピタキシャル層にチ
ャネル形成領域となる一導電型の拡散領域と、前記エピ
タキシャル層にそれぞれソース領域またはドレイン取り
出し領域となる第１の逆導電型の拡散領域と、前記エピ
タキシャル層表面に多結晶シリコンからなるゲート電極
とを具備し、前記一導電型の拡散領域はソース領域とな
る前記第１の逆導電型の拡散領域側のみを囲むように形
成されており、かつ、前記一導電型の拡散領域は少なく
とも前記ゲート電極下部領域の一部を含むように形成さ
れていることを特徴とする。

【００１１】本発明のＭＯＳ半導体装置は、好適には、
前記ゲート電極の下部領域に位置する前記エピタキシャ
ル層にはドレイン取り出し領域となる前記第１の逆導電
型の拡散領域と少なくとも一部で重畳するように第２の
逆導電型の拡散領域が形成されており、前記第２の逆導
電型の拡散領域は前記第１の逆導電型の拡散領域より低
濃度領域であることを特徴とする。

【００１２】本発明のＭＯＳ半導体装置は、好適には、
前記一導電型の拡散領域と前記基板との間には前記逆導
電型の埋め込み層を介し、前記一導電型の拡散領域には
前記基板と異なる電圧が印加されることを特徴とする。

【００１３】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しながら詳細に説明する。

【００１４】図１および図２は、本実施の形態における
Ｎチャネル型ＭＯＳトランジスタ２１の断面図の実施例
である。

【００１５】先ず、図１に示した第１の実施例を説明す
る。

【００１６】図示の如く、Ｐ−型の単結晶シリコン基板
２２上には、例えば、比抵抗０．１〜３．５Ω・ｃｍ、
厚さ１．０〜６．０μｍのＮ−−型のエピタキシャル層
２３が形成されている。そして、基板２２およびエピタ
キシャル層２３には、両者を貫通するＰ＋型の分離領域
２４によって島領域２５が形成されている。本実施の形
態では、島領域２５のみを図示しているが、その他複数
の島領域が形成され、例えば、同様にＮチャネル型のＭ
ＯＳトランジスタ、Ｐチャネル型のＭＯＳトランジス
タ、ＮＰＮ型のトランジスタ等が形成されている。

【００１７】この分離領域２４は、基板２２表面から上
下方向に拡散した第１の分離領域２６およびエピタキシ
ャル層２３の表面から拡散した第２の分離領域２７から
成る。そして、両者が連結することでエピタキシャル層
２３を島状に分離する。また、Ｐ＋型分離領域２４上に
は、ＬＯＣＯＳ酸化膜２８が形成されていることで、よ
り素子間分離が成される。以下、本発明であるＮチャネ
ル型ＭＯＳトランジスタ２１の構造について説明する。

【００１８】図示の如く、基板２２上にはＮ−−型のエ
ピタキシャル層２３が形成されている。基板２２とエピ
タキシャル層２３との間にはＮ＋型の埋め込み層２９が
形成されている。エピタキシャル層２３には、チャネル
形成領域となるＰ−型の拡散領域３０が形成されてい
る。そして、Ｐ−型の拡散領域３０には、Ｐ＋＋型の拡
散領域３３およびソース領域となるＮ＋＋型の拡散領域
３１が形成されている。一方、Ｐ−型の拡散領域３０が
形成されていないエピタキシャル層２３には、ドレイン
取り出し領域となるＮ＋＋型の拡散領域３２が形成され
ている。そして、エピタキシャル層２３上にはゲート酸
化膜３４が形成されており、このゲート酸化膜３４上に
は、例えば、多結晶シリコン（ポリシリコン）より成る
ゲート電極３５が形成されている。

【００１９】そして、ゲート電極３５を含めてエピタキ
シャル層２３表面には絶縁層３６が形成されている。こ
の絶縁層３６にはコンタクトホールが形成され、このコ
ンタクトホールを介してドレイン電極３８、ソース電極
３７が、例えば、アルミニウム（Ａｌ）により形成され
ている。更に、Ｐ−型の拡散領域３０に形成されたＰ＋
＋型の拡散領域３３にはバックゲート電極３９が、例え
ば、アルミニウム（Ａｌ）により形成されコンタクトし
ている。この構造により、図示の如きＭＯＳトランジス
タ２１が完成する。

【００２０】そして、本発明のＭＯＳトランジスタ２１
における第１の特徴としては、Ｐ−型の拡散領域３０
が、少なくともゲート電極３５下部領域の一部に位置す
るように形成することである。

【００２１】つまり、従来におけるＭＯＳトランジスタ
１（図１０参照）の問題点として説明したように、Ｐ−
型の拡散領域７（図１０参照）内にＮ−型の拡散領域
８、９を形成することは不純物濃度の点で困難であっ
た。また、特に、Ｎ−型の拡散領域８、９の濃度をＰ−
型の拡散領域７の不純物濃度より高くすることで、所望
の耐圧性が得られにくいという問題があった。そこで、
本発明のＭＯＳトランジスタ２１では、特に、高電圧が
印加されるドレイン電極３８側では、Ｎ−−型のエピタ
キシャル層２３をドレイン領域として用いている。

【００２２】具体的には、図示の如く、Ｐ−型の拡散領
域３０はチャネル形成領域として用いられるため、少な
くともゲート電極３５の下部領域に位置するように形成
されている。そして、Ｐ−型の拡散領域３０にＮ＋＋型
の拡散領域３１をソース領域として形成している。一
方、ドレイン電極３８側ではＰ−型の拡散領域３０は形
成されず、エピタキシャル層２３のみの構造となってい
る。そして、エピタキシャル層２３にＮ＋＋型の拡散領
域３２がドレイン取り出し領域として用いられている。
この構造により、本発明のＭＯＳトランジスタ２１で
は、以下に説明する効果を得ることができる。

【００２３】本発明のＭＯＳトランジスタ２１では、チ
ャネル形成領域となるＰ−型の拡散領域３０とエピタキ
シャル層２３との境界面から形成される空乏層が、ＭＯ
Ｓトランジスタ２１の耐圧性に影響を及ぼす。そのた
め、本発明では、高電圧が印加されるドレイン電極３８
側ではＮ−型のエピタキシャル層２３を利用する。その
ことで、ＭＯＳトランジスタ２１では、Ｐ−型の拡散領
域３０とエピタキシャル層２３との境界面からドレイン
領域側に空乏層を大きく広げることができる。一方、ソ
ース領域側ではＰ−型の拡散領域３０を用いており、ま
た、ドレイン領域側に空乏層が大きく広がるので、対称
的に空乏層はあまり広がらない構造となっている。つま
り、本発明のＭＯＳトランジスタ２１では、高電圧が印
加されるドレイン電極３８側に空乏層形成領域を広く確
保することで、同じセルサイズでも耐圧性を大幅に向上
させることができる。

【００２４】しかし、ドレイン電極３８側に空乏層形成
領域を確保するために、Ｐ−型の拡散領域３０をゲート
電極３５下部領域のよりソース領域側に形成すると、ド
レイン領域での寄生抵抗が増加する問題が発生する。つ
まり、ドレイン領域での寄生抵抗が増加すると、ＭＯＳ
トランジスタ２１のスイッチング時におけるＯＮ抵抗が
増加することとなる。そのことで、ＭＯＳトランジスタ
２１の消費電力も増加することとなる。

【００２５】そこで、本発明のＭＯＳトランジスタ２１
では、図２に示す如く、第２の実施の形態で示すような
構造とすることもできる。尚、第２の実施の形態の構造
についての説明は、上述した第１の実施の形態の説明を
参照とし、ここでは説明を割愛する。

【００２６】図示の如く、第１の実施の形態と第２の実
施の形態の構造上の差異は、第２の実施の形態では、ド
レイン取り出し領域となるＮ＋＋型の拡散領域３２と少
なくとも一部で重畳するようにＮ−型の拡散領域４０を
ゲート電極３５の下部領域に形成することである。つま
り、ドレイン領域となるエピタキシャル層２３にＮ−型
の拡散領域４０を形成し、ドレイン領域での不純物濃度
を少し上げる。そのことで、ドレイン領域における寄生
抵抗を低減させることができ、ＭＯＳトランジスタ２１
のスイッチング時におけるＯＮ抵抗も低減させることが
できる。そして、Ｎ−型の拡散領域４０はＮ＋＋型の拡
散領域３２よりも低濃度であるので、多少は空乏層の形
成領域を低減することとなるが、ＭＯＳトランジスタ２
１の耐圧性を悪化させる要因となることはない。

【００２７】上述したように、本発明のＭＯＳトランジ
スタ２１では、耐圧性を必要とする場合は図１に示す如
く構造とすることができる。一方、ＭＯＳトランジスタ
２１の耐圧性とスイッチング時におけるＯＮ抵抗とのバ
ランスを目的とする場合は図２に示す如く構造とするこ
とができる。更に、図１および図２の構造において、Ｐ
−型の拡散領域３０の端部をゲート電極３５の下部領域
のどの位置まで形成するかにより、空乏層形成領域が異
なる。そのため、本発明のＭＯＳトランジスタ２１で
は、Ｐ−型の拡散領域３０の形成領域は耐圧性とスイッ
チング時におけるＯＮ抵抗とのバランスを考慮して形成
することができる。

【００２８】ここで、第１の実施の形態では、ドレイン
取り出し領域となるＮ＋＋型の拡散領域３２はゲート電
極３５の下部領域に位置しないように形成している。こ
れは、ＭＯＳトランジスタ２１のＯＦＦ時に、つまり、
ゲート電極３５がグランド電圧、ドレイン電極が高電圧
の状態では、ゲート電極３５下部領域のエピタキシャル
層２３表面がＰ型反転する。そして、このＰ型反転領域
とＮ＋＋型の拡散領域３２とが接触することで、耐圧特
性が得られないからである。そのため、上述の如く、第
１の実施例では、Ｐ型反転とＮ＋＋型の拡散領域３２と
の間にＮ−−型のエピタキシャル層２３を位置させるこ
とで耐圧特性の悪化を防止する。尚、第２の実施の形態
では、上述の問題をＮ−型の拡散領域４０で解決するこ
とができる。

【００２９】次に、本発明のＭＯＳトランジスタ２１に
おける第２の特徴としては、Ｐ−型の拡散領域３０とＰ
−型の基板２２との間にＮ＋型の埋め込み層２９を形成
することである。

【００３０】そして、図示の如く、Ｐ−型の拡散領域３
０にはＰ＋＋型の拡散領域３３を介して、素子表面から
バックゲート電極３９がコンタクトしている。Ｐ−型の
拡散領域３０には、バックゲート電極３９から一定の電
圧を印加することで寄生効果を防止している。そして、
上述の如く、Ｐ−型の拡散領域３０とＰ−型の基板２２
とはＮ＋型の埋め込み層２９により分離されている。そ
のため、Ｐ−型の拡散領域３０とＰ−型の基板２２とに
は、それぞれ、異なった電圧を印加することができる。
その結果、本発明のＭＯＳトランジスタ２１の多機能化
を実現することができる。

【００３１】尚、本発明は本実施の形態のみに限定する
必要はなく、その他、本発明の要旨を逸脱しない範囲
で、種々の変更が可能である。

【００３２】次に、図３〜図９を参照にして、図１に示
した本発明の第１の実施の形態であるＮチャネル型ＭＯ
Ｓトランジスタ２１の製造方法について、以下に説明す
る。尚、以下の説明では、図１に示したＭＯＳトランジ
スタの構造で説明した各構成要素と同じ構成要素には同
じ符番を付すこととする。

【００３３】先ず、図３に示す如く、Ｐ−型の単結晶シ
リコン基板２２を準備し、この基板２２の表面を熱酸化
して全面にシリコン酸化膜を、例えば、０．０３〜０．
０５μｍ程度形成する。その後、公知のフォトリソグラ
フィ技術により埋め込み層２９に対応する酸化膜をホト
エッチングして選択マスクとする。その後、Ｎ型不純
物、例えば、リン（Ｐ）を加速電圧２０〜６５ｋｅＶ、
導入量１．０×１０¹³〜１．０×１０¹⁵／ｃｍ²でイオ
ン注入し、拡散する。

【００３４】次に、図４に示す如く、図３において形成
したシリコン酸化膜上に、公知のフォトリソグラフィ技
術により分離領域２４の第１の分離領域２６を形成する
部分に開口部が設けられたフォトレジストを選択マスク
として形成する。そして、Ｐ型不純物、例えば、ホウ素
（Ｂ）を加速電圧６０〜１００ｋｅＶ、導入量１．０×
１０¹³〜１．０×１０¹⁵／ｃｍ²でイオン注入し、拡散
する。その後、フォトレジストを除去する。

【００３５】次に、図５に示す如く、図３において形成
したシリコン酸化膜を全て除去し、基板２２をエピタキ
シャル成長装置のサセプタ上に配置する。そして、ラン
プ加熱によって基板２２に、例えば、１０００℃程度の
高温を与えると共に反応管内にＳｉＨ₂Ｃｌ₂ガスとＨ₂
ガスを導入する。そのことにより、基板２２上に、例え
ば、比抵抗０．１〜３．５Ω・ｃｍ、厚さ１．０〜６．
０程度のエピタキシャル層２３を成長させる。その後、
エピタキシャル層２３の表面を熱酸化してシリコン酸化
膜を、例えば、０．０３〜０．０５μｍ程度形成する。
そして、Ｐ−型の拡散領域３０を形成した後、公知のフ
ォトリソグラフィ技術により分離領域２４の第２の分離
領域２７を形成する部分に開口部が設けられたフォトレ
ジストを選択マスクとして形成する。そして、Ｐ型不純
物、例えば、ホウ素（Ｂ）を加速電圧６０〜１００ｋｅ
Ｖ、導入量１．０×１０¹³〜１．０×１０¹⁵／ｃｍ²で
イオン注入し、拡散する。その後、フォトレジストを除
去する。

【００３６】次に、図６に示す如く、先ず、エピタキシ
ャル層２３の所望の領域にＬＯＣＯＳ酸化膜２８を形成
する。図示はしていないが、エピタキシャル層２３の表
面を熱酸化して全面にシリコン酸化膜を、例えば、０．
０３〜０．０５μｍ程度形成する。そして、この酸化膜
上にシリコン窒化膜を、例えば、０．０５〜０．２μｍ
程度形成した後、ＬＯＣＯＳ酸化膜２８を形成する部分
に開口部が設けられるようにシリコン窒化膜を選択的に
除去する。その後、このシリコン窒化膜をマスクとして
用い、シリコン酸化膜上から、例えば、８００〜１２０
０℃程度でスチーム酸化で酸化膜付けを行う。そして、
同時に、基板２２全体に熱処理を与えＬＯＣＯＳ酸化膜
２８を形成する。特に、Ｐ＋型分離領域２４上にはＬＯ
ＣＯＳ酸化膜２８を形成することで、より素子間分離が
成される。ここで、ＬＯＣＯＳ酸化膜２８は、例えば、
厚さ０．５〜１．０μｍ程度に形成される。

【００３７】次に、エピタキシャル層２３表面にシリコ
ン酸化膜を、例えば、０．０１〜０．２０μｍ程度形成
する。そして、このシリコン酸化膜をゲート電極３５下
部ではゲート酸化膜３４として用いる。次に、図示はし
ていないが、このシリコン酸化膜上にポリシリコン膜
を、例えば、０．２〜０．３μｍ程度堆積させる。その
後、このポリシリコン膜に、Ｎ型不純物、例えば、リン
（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１
０¹³〜１．０×１０¹⁵／ｃｍ²でイオン注入する。そし
て、ゲート電極３５形成領域以外のポリシリコン膜を公
知のフォトリソグラフィ技術により除去する。このと
き、Ｐ＋型の第２の埋め込み層２７が同時に拡散する。

【００３８】次に、図７に示す如く、図６において形成
したシリコン酸化膜を利用し、公知のフォトリソグラフ
ィ技術によりＰ＋＋型の拡散領域３３を形成する部分に
開口部が設けられたフォトレジストを選択マスクとして
形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）
を加速電圧６０〜１００ｋｅＶ、導入量１．０×１０ ¹³
〜１．０×１０¹⁵／ｃｍ²でイオン注入し、拡散する。
その後、フォトレジストを除去する。

【００３９】次に、図８に示す如く、図６において形成
したシリコン酸化膜を利用し、公知のフォトリソグラフ
ィ技術によりＮ＋＋型の拡散領域３１、３２を形成する
部分に開口部が設けられたフォトレジストを選択マスク
として形成する。そして、Ｎ型不純物、例えば、リン
（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１
０¹³〜１．０×１０¹⁵／ｃｍ²でイオン注入し、拡散す
る。その後、フォトレジストを除去する。

【００４０】次に、図９に示す如く、エピタキシャル層
２３上等に、例えば、全面に絶縁層３６としてＢＰＳＧ
（ＢｏｒｏｎＰｈｏｓｐｈｏＳｉｌｉｃａｔｅＧ
ｌａｓｓ）膜、ＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）
膜等を堆積する。その後、公知のフォトリソグラフィ技
術により外部電極形成用のコンタクトホールを形成す
る。

【００４１】最後に、絶縁層３６に形成したコンタクト
ホールを介して、例えば、Ａｌから成るバックゲート電
極３９、ソース電極３７およびドレイン電極３８を形成
し、図１に示したＮチャネル型ＭＯＳトランジスタ２１
が完成する。

【００４２】尚、上述した本実施の形態では、Ｎチャネ
ル型ＭＯＳトランジスタのみが形成される場合について
述べたが、その他の島領域に同様にＮチャネル型ＭＯＳ
トランジスタ、ＮＰＮトランジスタ等を同時に形成する
ことができる。その他、本発明の要旨を逸脱しない範囲
で、種々の変更が可能である。

【００４３】

【発明の効果】本発明によれば、第１に、ＭＯＳ半導体
装置では、ソース領域を囲むようにチャネル形成領域と
なるＰ−型の拡散領域の端部を少なくともゲート電極下
部領域の一部に位置するように形成している。そして、
ドレイン領域としてＮ−−型のエピタキシャル層を利用
していることに特徴を有する。そのことで、高電圧が印
加されるドレイン電極側に空乏層形成領域を広く確保す
ることができる。その結果、高耐圧特性の優れたＭＯＳ
半導体装置を実現できる。

【００４４】第２に、本発明のＭＯＳ半導体装置では、
ドレイン領域となるエピタキシャル層に、ドレイン取り
出し領域となるＮ＋＋型の拡散領域と少なくとも一部で
重畳するようにＮ−型の拡散領域を形成していることに
特徴を有する。そのことで、ドレイン領域における寄生
抵抗を低減することができ、ＭＯＳ半導体装置のスイッ
チング時におけるＯＮ抵抗も低減させることができる。
その結果、一定の耐圧性を維持しつつ、スイッチング時
におけるＯＮ抵抗も低減できるＭＯＳ半導体装置を実現
できる。

【００４５】第３に、本発明のＭＯＳ半導体装置では、
Ｐ−型の拡散領域とＰ−型の基板とをＮ＋型の埋め込み
層を介して分離していることに特徴を有する。そのこと
で、Ｐ−型の拡散領域とＰ−型の基板とには、それぞれ
異なる電圧を印加することができる。その結果、ＭＯＳ
半導体装置の多機能化を実現できる。

【図面の簡単な説明】

【図１】本発明のＭＯＳ半導体装置の第１の実施の形態
を説明する断面図である。

【図２】本発明のＭＯＳ半導体装置の第２の実施の形態
を説明する断図面である。

【図３】本発明の第１の実施の形態におけるＭＯＳ半導
体装置の製造方法を説明する断図面である。

【図４】本発明の第１の実施の形態におけるＭＯＳ半導
体装置の製造方法を説明する断図面である。

【図５】本発明の第１の実施の形態におけるＭＯＳ半導
体装置の製造方法を説明する断図面である。

【図６】本発明の第１の実施の形態におけるＭＯＳ半導
体装置の製造方法を説明する断図面である。

【図７】本発明の第１の実施の形態におけるＭＯＳ半導
体装置の製造方法を説明する断図面である。

【図８】本発明の第１の実施の形態におけるＭＯＳ半導
体装置の製造方法を説明する断図面である。

【図９】本発明の第１の実施の形態におけるＭＯＳ半導
体装置の製造方法を説明する断図面である。

【図１０】従来のＭＯＳ半導体装置の製造方法を説明す
る断図面である。

フロントページの続きＦターム(参考） 5F140 AA00 AA25 AA30 AC09 AC21 BA01 BA16 BC06 BD05 BF01 BF04 BF42 BG27 BG32 BH30 BH43 BH47 BH50 BJ01 BJ05 BJ23 CB00 CB01 CC03 CC07 CC16 CD02

Claims

【特許請求の範囲】

【請求項１】一導電型の半導体基板と、少なくとも前記基板表面に積層された逆導電型のエピタ
キシャル層と、前記基板と前記エピタキシャル層との間に形成される逆
導電型の埋め込み層と、前記エピタキシャル層にチャネル形成領域となる一導電
型の拡散領域と、前記エピタキシャル層にそれぞれソース領域またはドレ
イン取り出し領域となる第１の逆導電型の拡散領域と、前記エピタキシャル層表面に多結晶シリコンからなるゲ
ート電極とを具備し、前記一導電型の拡散領域はソース領域となる前記第１の
逆導電型の拡散領域側のみを囲むように形成されてお
り、かつ、前記一導電型の拡散領域は少なくとも前記ゲ
ート電極下部領域の一部を含むように形成されているこ
とを特徴とするＭＯＳ半導体装置。
【請求項２】前記ゲート電極の下部領域に位置する前
記エピタキシャル層にはドレイン取り出し領域となる前
記第１の逆導電型の拡散領域と少なくとも一部で重畳す
るように第２の逆導電型の拡散領域が形成されており、
前記第２の逆導電型の拡散領域は前記第１の逆導電型の
拡散領域より低濃度領域であることを特徴とする請求項
１記載のＭＯＳ半導体装置。
【請求項３】前記一導電型の拡散領域と前記基板との
間には前記逆導電型の埋め込み層を介し、前記一導電型
の拡散領域には前記基板と異なる電圧が印加されること
を特徴とする請求項１または請求項２記載のＭＯＳ半導
体装置。