CN208173586U - 半导体装置 - Google Patents
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Abstract
本实用新型提供一种半导体装置，其包括具有第一导电型的衬底、第一静电放电保护多晶硅层、第二静电放电保护多晶硅层以及第一金属层。衬底定义有衬垫区域，且具有第一区、第二区，第一区环绕第二区，且衬垫区域与第二区至少部分重叠。第一静电放电保护多晶硅层位于第一区的衬底上且与衬底电性绝缘。第二静电放电保护多晶硅层位于第二区的衬底上，部分第二静电放电保护多晶硅层与衬底实体接触。第一金属层设置于第一静电放电保护多晶硅层与第二静电放电保护多晶硅层上方，且与第一静电放电保护多晶硅层与第二静电放电保护多晶硅层电性连接。本实用新型可利用现有的工艺，于栅极衬垫区域制作出同时保护栅极‑源极与栅极‑漏极的静电放电保护元件。
Description
技术领域
本实用新型涉及一种半导体装置，尤其涉及一种在栅极-源极间和栅极-漏极间具有静电放电保护元件的半导体装置。
背景技术
静电放电(Electrostatic Discharge，简称ESD)保护元件在半导体领域已广泛使用。理想的静电放电保护元件必须具有高电流承受上限、小布局面积、高开启速度以及适当的安全操作范围(Safe Operating Area)等特性，以确保静电放电保护元件能在面积资源有限的前提下提供良好的瞬间电流承受能力。
现有技术将静电放电防护元件配置在栅极电极周边，优点为在静电放电事件发生时，在栅极端即可排除而无须周边电路，因此反应时间较快、元件设计单纯。然而，由于现有技术一般将静电放电保护元件配置于栅极-源极之间而无法消除栅极-漏极间的静电放电，使得栅极-漏极间没有静电放电保护。另一方面，若要在栅极-漏极间配置静电放电保护元件则需要另外的空间以及工艺额外制作。
实用新型内容
有鉴于此，本实用新型提供一种半导体装置，可利用现有的工艺，于栅极衬垫区域制作出同时保护栅极-源极与栅极-漏极的静电放电保护元件。
本实用新型提供一种半导体装置，其包括具有第一导电型的衬底、第一静电放电保护多晶硅层、第二静电放电保护多晶硅层以及第一金属层。衬底定义有衬垫区域，且具有第一区、第二区，第一区环绕第二区，且衬垫区域与第二区至少部分重叠。第一静电放电保护多晶硅层位于第一区的衬底上且与衬底电性绝缘。第二静电放电保护多晶硅层位于第二区的衬底上，部分第二静电放电保护多晶硅层与衬底实体接触。第一金属层设置于第一静电放电保护多晶硅层与第二静电放电保护多晶硅层上方，且与第一静电放电保护多晶硅层与第二静电放电保护多晶硅层电性连接。
在本实用新型的一实施例中，上述半导体装置还包括具有第二导电型的主体区，配置于第二区的衬底中。
在本实用新型的一实施例中，上述第二静电放电保护多晶硅层包括具有第一导电型的第一掺杂层、具有第二导电型的多个第二掺杂层以及有第一导电型的多个第三掺杂层。第一掺杂层配置于第二区的中心区域的衬底上。多个第二掺杂层与多个第三掺杂层交替配置于第二区的周边区域的衬底上，第一掺杂层与衬底实体接触。
在本实用新型的一实施例中，上述半导体装置还包括绝缘层，其配置于衬底与第一静电放电保护多晶硅层之间。
在本实用新型的一实施例中，上述第一静电放电保护多晶硅层与第二静电放电保护多晶硅层共用一个具有第一导电型的共用掺杂层。
在本实用新型的一实施例中，上述第一金属层通过至少一第一接触部电性连接共用掺杂层。
在本实用新型的一实施例中，上述第一金属层通过多个第一接触部电性连接第一静电放电保护多晶硅层与第二静电放电保护多晶硅层。
在本实用新型的一实施例中，上述衬底包括基层以及位于基层上的外延层，且部分第二静电放电保护多晶硅层与外延层实体接触。
在本实用新型的一实施例中，上述第二静电放电保护多晶硅层的逆向崩溃电压大于第一静电放电保护多晶硅层的逆向崩溃电压。
基于上述，本实用新型在不影响栅极衬垫区域中原有栅极-源极静电放电保护元件面积的前提下，在栅极-漏极间加入静电放电保护元件，有效提高栅极-漏极间静电放电电流的承受上限。
为让本实用新型的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1为依据本实用新型一实施例所显示的一种半导体装置的剖面示意图；
图2为依据本实用新型一实施例所显示的一种半导体装置的等效电路图；
图3A为依据本实用新型一实施例所显示的第二静电放电保护元的电流电压曲线图；
图3B为依据本实用新型一实施例所显示的第一静电放电保护元的电流电压曲线图；
图4为依据本实用新型另一实施例所显示的一种半导体装置的剖面示意图；
图5为依据本实用新型又一实施例所显示的一种半导体装置的剖面示意图。
具体实施方式
在以下的实施例中，是以第一导电型为N型，第二导电型为P型为例来说明之，但不用以限定本实用新型。在其他实施例中，第一导电型可为P型，第二导电型可为N型。
图1为依据本实用新型一实施例所显示的一种半导体装置的剖面示意图。图2为依据本实用新型一实施例所显示的一种半导体装置的等效电路图。
请参照图1，半导体装置10包括具有第一导电型(N型)的衬底100、主体区150、第一静电放电保护多晶硅层110、第二静电放电保护多晶硅层120、第一金属层160以及绝缘层125。参照图2，晶体管210的栅极G和源极S间包括第一静电放电保护元件230，晶体管210的栅极G和漏极D间包括第二静电放电保护元件220。
衬底100具有第一区A1、第二区A2以及衬垫区域A3，第一区A1环绕第二区A2，且衬垫区域A3与第二区A2部分重叠。在一实施例中，衬垫区域A3构成栅极衬垫区域。在一实施例中，栅极衬垫区域的面积大于等于衬垫区域A3。在一实施例中，衬底100包括第一导电型的基层101以及位于基层101上具有第一导电型的外延层105，且部分第二静电放电保护多晶硅层120与外延层105实体接触。衬垫区域A3为钝化层170的开口区，用以使第一金属层160裸露以利后续打线(bonding)流程，使第一金属层160能够电性连接至芯片接脚或其他应用电路上。钝化层170用以保护半导体装置的表面。绝缘层155例如是层间绝缘层(Interlayerdielectric,ILD)，本实用新型不限制绝缘层155的种类与结构。
在一实施例中，半导体装置10还包括具有第二导电型(P型)的主体区150，其配置于第二区A2的衬底100中。在一实施例中，N型第一掺杂层131、P型主体区150以及N型衬底100构成垂直方向的NPN结构，以提高栅极-漏极间的触发电压(Trigger Voltage)。
第一静电放电保护多晶硅层110位于第一区A1的衬底100上且与衬底100电性绝缘。在一实施例中，第一静电放电保护多晶硅层110作为第一静电放电保护元件230，将详述于下。
第二静电放电保护多晶硅层120位于第二区A2的衬底100上，部分第二静电放电保护多晶硅层120与衬底100实体接触。在一实施例中，第二静电放电保护多晶硅层120、主体区150以及衬底100构成第二静电放电保护元件220，将详述于下。
第二静电放电保护多晶硅层120包括具有第一导电型的第一掺杂层131、具有第二导电型P的多个第二掺杂层(132,134)以及具有第一导电型N的多个第三掺杂层(133)。第一掺杂层131配置于第二区的中心区域A21的衬底100上。多个第二掺杂层(132,134)与多个第三掺杂层(133)交替配置于第二区的周边区域A22的衬底100上。在一实施例中，第一掺杂层131与衬底100实体接触。必须注意的是，图1仅为举例示范，本实用新型不限制第二掺杂层和第三掺杂层的数量。
第一静电放电保护多晶硅层110包括具有第二导电型的多个第四掺杂层(144,146)与具有第一导电型的多个第五掺杂层(145,147)，且多个第四掺杂层(144,146)与多个第五掺杂层(145,147)交替配置于第一区A1的衬底100上。必须注意的是，图1仅为举例示范，本实用新型不限制第四掺杂层和第五掺杂层的数量。
值得一提的是，在一实施例中，第一静电放电保护多晶硅层110与第二静电放电保护多晶硅层120共用一个共用掺杂层135，以节省布局面积。
在一实施例中，多个第四掺杂层(144,146)、多个第五掺杂层(145,147)与共用掺杂层135在晶体管210的栅极G和源极S间形成具有多个PN接面的背靠背齐纳二极管(Backto Back Zener diode)。上述具有多个PN接面的背靠背齐纳二极管组成第一静电放电保护元件230。
在一实施例中，多个第二掺杂层(132,134)、多个第三掺杂层(145,147)、共用掺杂层135、第一掺杂层131、主体区150与衬底100在晶体管210的栅极G和漏极D间形成具有多个PN接面的背靠背齐纳二极管(Back to Back Zener diode)。上述具有多个PN接面的背靠背齐纳二极管组成第二静电放电保护元件220。
第一金属层160设置于第一静电放电保护多晶硅层110与第二静电放电保护多晶硅层120上方，且与第一静电放电保护多晶硅层110与第二静电放电保护多晶硅层120电性连接。在本实施例中，第一金属层160电性连接至晶体管210的栅极G。
第二金属层161设置于第一静电放电保护多晶硅层110上方，且与第一静电放电保护多晶硅层110电性连接。在本实施例中，第二金属层161电性连接至晶体管210的源极S。
第一金属层160通过第一接触部151与共用掺杂层135电性连接，且第二金属层161通过第二接触部152与第五掺杂层147电性连接。
在一实施例中，半导体装置10还包括绝缘层125，其配置于衬底100与第二掺杂层(132,134)、第三掺杂层(133)以及共用掺杂层135中的每一者之间，以及配置于衬底100与第四掺杂层(144,146)以及第五掺杂层(145,147)中的每一者之间。在一实施例中，绝缘层125用以将第一静电放电保护多晶硅层110与衬底100电性绝缘，并将部分第二静电放电保护多晶硅层120与衬底100电性绝缘。
在一实施例中，衬底100的底面162与晶体管210的漏极D电性连接。
请参照图2，第一静电放电保护元件230和第二静电放电保护元件220都为双向静电放电保护元件，用以提供晶体管210静电放电保护。在一实施例中，第一静电放电保护元件230可以承受栅极到源极方向的静电放电电流，也可以承受源极到栅极方向的静电放电电流。第二静电放电保护元件220可以承受栅极到漏极方向的静电放电电流，也可以承受漏极到栅极方向的静电放电电流。
图3A为依据本实用新型一实施例所显示的第二静电放电保护元件的电流电压曲线图。请同时参照图2与图3A，在此电流电压曲线图中，横轴为电压V而纵轴为电流I。当正向静电放电脉冲发生于栅极而漏极接地时，第二静电放电保护元件220由于齐纳二极管崩溃而于第二静电放电保护多晶硅层的正向崩溃电压BVGDP开始导通。当负向静电放电脉冲发生于栅极而漏极接地时，第二静电放电保护元件220由于齐纳二极管崩溃而于第二静电放电保护多晶硅层的逆向崩溃电压BVGDN开始导通。所述正向意指栅极电压较漏极电压高，所述逆向意指漏极电压较栅极电压高
图3B为依据本实用新型一实施例所显示的第一静电放电保护元的电流电压曲线图。请同时参照图2与图3B，在此电流电压曲线图中，横轴为电压V而纵轴为电流I。当正向静电放电脉冲发生于栅极而源极接地时，第一静电放电保护元件230由于齐纳二极管崩溃而于第一静电放电保护多晶硅层的正向崩溃电压BVGSP开始导通。当负向静电放电脉冲发生于栅极而源极接地时，第一静电放电保护元件230由于齐纳二极管崩溃而于第一静电放电保护多晶硅层的逆向崩溃电压BVGSN开始导通。所述正向意指栅极电压较源极电压高，所述逆向意指源极较栅极电压高。
必须注意的是，在一实施例中，第二静电放电保护多晶硅层的逆向崩溃电压BVGDN大于第一静电放电保护多晶硅层的逆向崩溃电压BVGSN，并且上述电压比较是基于电压绝对值来进行比较。在一实施例中，第二静电放电保护多晶硅层120的电流电压曲线可以是不对称的。
图4为依据本实用新型另一实施例所显示的一种半导体装置的剖面示意图。图4与图1差别在于，图4并不包括主体区150，因而图4的第二静电放电保护多晶硅层120并不具有垂直方向的NPN结构。在此实施例中，第二静电放电保护多晶硅层的逆向崩溃电压BVGDN约等于第一静电放电保护多晶硅层的逆向崩溃电压BVGSN。因此，第二静电放电保护多晶硅层120的电流电压曲线可以是对称的。
图5为依据本实用新型又一实施例所显示的一种半导体装置的剖面示意图。图5与图1的差别在于，图5并不具有共用掺杂层135，且图5中的第一金属层160通过多个第一接触部(151a,151b)分别与第三掺杂层137b以及第五掺杂层137a电性连接，且第二金属层161通过第二接触部152与第五掺杂层147电性连接。在此实施例中，第三掺杂层137b与第五掺杂层137a之间还包括隔离掺杂层138，且隔离掺杂层138的导电型不同于第三掺杂层137b与第五掺杂层137a的导电型。在此实施例中，隔离掺杂层138具有第二导电型。
综上所述，本实用新型在不影响栅极衬垫区域原有的栅极-源极静电放电保护元件面积的前提下，在栅极-漏极间加入静电放电保护元件，有效提高栅极-漏极间静电放电电流的承受上限。
虽然本实用新型已以实施例揭示如上，然其并非用以限定本实用新型，任何所属技术领域中技术人员，在不脱离本实用新型的精神和范围内，当可作些许的更改与润饰，故本实用新型的保护范围当视后附的申请专利范围所界定的为准。
Claims (9)
1.一种半导体装置，其特征在于，包括：
具有第一导电型的衬底，定义有衬垫区域，且具有第一区及第二区，所述第一区环绕所述第二区，且所述衬垫区域与所述第二区至少部分重叠；
第一静电放电保护多晶硅层，位于所述第一区的所述衬底上且与所述衬底电性绝缘；
第二静电放电保护多晶硅层，位于所述第二区的所述衬底上，其中部分所述第二静电放电保护多晶硅层与所述衬底实体接触；以及
第一金属层，设置于所述第一静电放电保护多晶硅层与所述第二静电放电保护多晶硅层上方，且与所述第一静电放电保护多晶硅层与所述第二静电放电保护多晶硅层电性连接。
2.根据权利要求1所述的半导体装置，其特征在于，还包括：
具有第二导电型的主体区，配置于所述第二区的所述衬底中。
3.根据权利要求1所述的半导体装置，其特征在于，所述第二静电放电保护多晶硅层包括：
具有第一导电型的第一掺杂层，配置于所述第二区的中心区域的所述衬底上；以及
具有第二导电型的多个第二掺杂层与具有所述第一导电型的多个第三掺杂层，交替配置于所述第二区的周边区域的所述衬底上，
其中所述第一掺杂层与所述衬底实体接触。
4.根据权利要求1所述的半导体装置，其特征在于，还包括绝缘层，其配置于所述衬底与所述第一静电放电保护多晶硅层之间。
5.根据权利要求1所述的半导体装置，其特征在于，所述第一静电放电保护多晶硅层与所述第二静电放电保护多晶硅层共用一个具有所述第一导电型的共用掺杂层。
6.根据权利要求5所述的半导体装置，其特征在于，所述第一金属层通过至少一第一接触部电性连接所述共用掺杂层。
7.根据权利要求1所述的半导体装置，其特征在于，所述第一金属层通过多个第一接触部电性连接所述第一静电放电保护多晶硅层与所述第二静电放电保护多晶硅层。
8.根据权利要求1所述的半导体装置，其特征在于，所述衬底包括基层以及位于所述基层上的外延层，且部分第二静电放电保护多晶硅层与所述外延层实体接触。
9.根据权利要求1所述的半导体装置，其特征在于，所述第二静电放电保护多晶硅层的逆向崩溃电压大于所述第一静电放电保护多晶硅层的逆向崩溃电压。
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