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TWI704670B - 具有靜電放電防護功能的半導體元件 - Google Patents

具有靜電放電防護功能的半導體元件 Download PDF

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TWI704670B
TWI704670B TW105114247A TW105114247A TWI704670B TW I704670 B TWI704670 B TW I704670B TW 105114247 A TW105114247 A TW 105114247A TW 105114247 A TW105114247 A TW 105114247A TW I704670 B TWI704670 B TW I704670B
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戴昆育
王禮賜
唐天浩
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聯華電子股份有限公司
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Abstract

一種具有靜電放電防護功能的半導體元件，包含摻雜井、汲極區、源極區、第一摻雜區及防護環。該摻雜井是設置於基底中並具有一第一導電型。該汲極區是設置在該摻雜井內並具有一第二導電型。該源極區是設置在該摻雜井內，該源極區具有該第二導電型並與該汲極區相互分隔設置。該第一摻雜區是設置在該摻雜井內並位在該汲極區與該源極區之間，其中該第一摻雜區接觸該摻雜井及該源極區並具有該第一導電型。該防護環是設置在該摻雜井內並具有該第一導電型。

Description

具有靜電放電防護功能的半導體元件
本發明是關於一種半導體元件，特別來說，是關於一種具有靜電防護功能的半導體元件。
隨著半導體積體電路裝置的尺寸持續縮小，在次微米之互補式金氧半電晶體(complementary metal oxide semiconductor,CMOS)的技術中，較淺的接面深度(junction depth)、更薄的閘極氧化層(gate oxide)的厚度，加入輕摻雜之汲極(light doped drain,LDD)、淺溝隔離(shallow trench isolation,STI)以及自行對準金屬矽化物(self-aligned silicide)等製程已成為標準製程。但是上述的製程卻使得積體電路產品更容易遭受靜電放電(electrostatic discharge,ESD)的損害，因此晶片中必需加入靜電放電的防護電路設計來保護積體元件電路。
請參考第1圖，所繪示為習知具有靜電放電防護元件的電路示意圖。在一般情況下，內部電路104可藉由輸出墊100的訊號來執行各種功能，然而若遇到特殊情況而產生靜電放電電流，過大的電流則 可能會損害內部電路104。因此，習知技術還會設置有一靜電放電防護元件102，當靜電放電電流產生時，靜電放電防護元件102可以適當的開啟使靜電放電電流通過而導出至接地端Vss。
然而，現有的靜電放電防護元件常有持有電壓(holding voltage)小於外接元件的電流電壓的問題。此低持有電壓的元件特性將使得在實際系統應用下，使積體電路發生閉鎖效應(latchup)或類似閉鎖效應(latchup-like)的危險。
為解決前述問題，本發明於是提供了一種具有靜電放電防護功能的半導體元件，能具有較高的持有電壓。
根據本發明的一個實施例，本發明具有靜電放電防護功能的半導體元件，包含一摻雜井、一汲極區、一源極區、一第一摻雜區及一防護環。該摻雜井是設置於一基底中並具有一第一導電型。該汲極區是設置在該摻雜井內並具有一第二導電型。該源極區是設置在該摻雜井內，該源極區具有該第二導電型並與該汲極區相互分隔設置。該第一摻雜區是設置在該摻雜井內並位在該汲極區與該源極區之間，其中該第一摻雜區接觸該摻雜井及該源極區並具有該第一導電型。該防護環是設置在該摻雜井內且環繞該汲極區、該源極區及該第一摻雜區，並具有該第一導電型。
根據本發明的另一個實施例，本發明具有靜電放電防護功能 的半導體元件，包含一摻雜井、一汲極區、一源極區、一第一摻雜區及一防護環。該摻雜井是設置於一基底中並具有一第一導電型。該汲極區是設置在該摻雜井內並具有一第二導電型。該源極區是設置在該摻雜井內，該源極區具有該第二導電型並與該汲極區相互分隔設置。該第一摻雜區是設置在該摻雜井內並位在該汲極區與該源極區之間，其中該第一摻雜區具有該第一導電型、不接觸任何接觸插塞且接觸該源極區。該防護環是設置在該摻雜井內且環繞該汲極區、該源極區及該第一摻雜區，並具有該第一導電型。
本發明提供了一種可具有靜電放電防護功能的半導體元件，其主要是在內部寄生的雙載子接面電晶體結構的射極旁設置具相反導電型的摻雜區。其中，該摻雜區可選擇鄰接該雙載子接面電晶體結構的射極的至少一側，或者是直接環繞該雙載子接面電晶體結構的射極，藉此來提升該雙載子接面電晶體結構的基極濃度，進而提高該半導體元件的持有電壓。
30、40、50、60、70:半導體元件
100:輸出墊
102:靜電放電防護元件
104:內部電路
300:基底
302:摻雜井
304:汲極區
306:源極區
308、308a、308b:摻雜區
310:防護環
311、334、336:接觸插塞
314:隔離結構
316:摻雜區
322、322a:雙載子接面電晶體結構
340:閘極結構
341:閘極介電層
342:閘極
343:側壁子
d1、d2:深度
D1:第一方向
D2:第二方向
L1、L2、L3:長度
第1圖所繪示為習知具有靜電放電防護元件的電路示意圖。
第2圖至第4圖所繪示為本發明第一實施例中一種具有靜電放電防護功能的半導體元件的示意圖。
第5圖至第6圖所繪示為本發明第二實施例中一種具有靜電放電防護功能的半導體元件的示意圖。
第7圖所繪示為本發明第三實施例中一種具有靜電放電防護功能的 半導體元件的示意圖。
第8圖至第9圖所繪示為本發明第四實施例中一種具有靜電放電防護功能的半導體元件的示意圖。
第10圖所繪示為本發明第五實施例中一種具有靜電放電防護功能的半導體元件的示意圖。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之數個較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。
請參考第2圖至第4圖，所繪示者為本發明第一實施例中一種具有靜電放電防護功能的半導體元件30的示意圖，其中第2圖為半導體元件30的俯視示意圖，第3圖及第4圖則為第2圖中沿著AA’切線的剖面示意圖。如第2圖與第3圖所示，本發明具有靜電放電防護功能的電晶體結構30包含有一基底300，一摻雜井302、一汲極區304、一源極區306、一摻雜區308以及一防護環310。基底300例如是含矽基底(silicon containing substrate)、磊晶矽(epitaxial silicon substrate)或矽覆絕緣(silicon-on-insulator,SOI)基底，但不以此為限。摻雜井302設置在基底300中，並具有一第一導電型，例如是P型，而汲極區304、源極區306、摻雜區308以及防護環310則均是設置在摻雜井302內，較佳是不會和基底300直接接觸。也就是說，在本實施例中，摻雜井302完全環繞汲極區304、源極區306、摻雜區308以及防護環310。
汲極區304及源極區306均具有不同於該第一導電型的一第二導電型，例如N型，且較佳是具有相同的摻質濃度。然而在另一實施例中，汲極區304及源極區306也可選擇具有P型，而此時摻雜井302則具有N型。汲極區304及源極區306上分別設置有至少一個接觸插塞，例如是複數個接觸插塞334、336，以分別電連接汲極區304及源極區306。在本實施例中，汲極區304是設置在兩源極區306之間，且汲極區304及兩源極區306皆呈條狀(stripe shape)，並沿著一第一方向D1相互平行排列，例如是沿著y軸方向平行排列，如第2圖所示。然而，本發明的汲極區與源極區的具體實施態樣並不以條狀為限，在其他實施例中，該汲極區與該源極區也可選擇具有其他的形狀，如環狀等。詳細來說，本實施例的半導體元件30還具有一隔離結構314，例如是一淺溝渠隔離(shallow trench isolation,STI)或者是一場氧化層(field oxide)，從第2圖的俯視圖來看，隔離結構314是環繞汲極區304及兩源極區306，而防護環310位在隔離結構314之外並環繞隔離結構314。另一方面，從第3圖的剖面圖來看，一部分的隔離結構314是位在源極區306與防護環310之間，並直接接觸源極區306與防護環310；而另一部分的隔離結構314則是位在源極區306與汲極區304之間，但並不直接接觸汲極區304。
防護環310具有該第一導電型，例如P型，並具有大於摻雜井302的摻質濃度。在本實施例中，防護環310具有朝第一方向D1延伸的第一部分與朝向不同於第一方向D1的一第二方向D2(例如是x軸方向)延伸的第二部分，藉此，將汲極區304及兩源極區306均環繞於其內，如第2圖所示。防護環310的該第一部分及該第二部分皆設置有至少一 個接觸插塞，例如是複數個接觸插塞311，以電連接防護環310。同時，防護環310更進一步透過接觸插塞311及接觸插塞336而與源極區306彼此電連接，如第3圖所示。
從第2圖的俯視圖來看，摻雜區308是位在汲極區304及源極區306之間，並直接接觸隔離結構314與下方的摻雜井302。在一實施例中，摻雜區308可鄰接源極區306，並具有與源極區306相同的一深度d1，如第3圖所示。然而，摻雜區308的深度並不限於此，在另一實施例中，摻雜區308也可選擇至少部分具有大於源極區306深度d1的深度。例如是如第4圖所示，摻雜區308具有整體性大於源極區306的一深度d2，而可進一步環繞源極區306的底部，且分別接觸位在源極區306左右兩側的隔離結構314。也就是說，使源極區306位在摻雜區308內，但不以此為限。在另一實施樣態中，該摻雜區也可選擇僅在部分區域具有大於源極區306深度d1的深度，例如可使該摻雜區具有一城垛狀或是其他形狀(未繪示)，而該城垛狀或是其他形狀的該摻雜區僅部分重疊於該源極區306。
需注意的是，摻雜區308具有大於摻雜井302的摻質濃度，舉例來說，在一實施例中，摻雜井302可具有101至1017cm-3的摻質濃度，而摻雜區308則可具有1017至1021cm-3的摻質濃度。在一實施例中，摻雜區308的形成可選擇整合其他元件的製程，例如是與其他區域內同樣具相同導電型的功能性元件一併進行摻雜製程，例如是與一P型重摻雜(P+)區域、一P型漸進(P-grade,PG)區域或一P型ESD(P-type ESD,PESD)區域等，較佳是可同時與P+區域及PG區域或是與P+區域及 PESD區域一併形成。其中，P+區域、PG區域及PESD區域可分別具有1017至1021cm-3的摻質濃度，並且其摻質選擇可彼此相同或不同，但不以此為限。另一方面，摻雜區308在第二方向D2上具有一長度L2，其與源極區306的長度L1的比例大體上約為1：3至1：4，但不以此為限。
此外，另需注意的是，本發明的摻雜區308是一浮置(floating)結構，其並不會和其他外部的訊號輸出/輸入端連結，例如並沒有和任何接觸插拴連接。更詳細來說，在後續形成接觸插塞311、334、336時，摻雜區308的頂面會直接被一內層介電層(interlayer dielectric layer)完全覆蓋，而不會與導電材料電性接觸。如此一來，半導體元件30的汲極區304、摻雜井302以及源極區306即可形成一NPN型的雙載子接面電晶體(bipolar junction transistor,BJT)結構322，其中，汲極區304是作為雙載子接面電晶體結構322的集極(collector)，摻雜井302則是作為雙載子接面電晶體結構322的基極(base)，而源極區306則是作為雙載子接面電晶體結構322的射極(emitter)，如第3圖及第4圖所示。藉此，當一高電位源318產生一電流量很大的靜電放電電流時，此電流會經由汲極區304、摻雜井302(包含摻雜區308)而至源極區306最後流入低電位源320，例如是一接地端，以避免此靜電放電電流破壞主要電路。
由於本發明是在半導體元件30內寄生的雙載子接面電晶體結構322的射極(即源極區306)旁額外設置了具相反導電型的摻雜區308，摻雜區308具有高於摻雜井302的摻質濃度，因而可提昇雙載子接面電晶體結構322的基極濃度，這樣的配置可以有效提高雙載子接面電 晶體結構322的持有電壓，以提升半導體元件30的靜電耐受程度。同時，摻雜區308的摻質濃度及摻質範圍可直接影響半導體元件30的持有電壓。舉例來說，摻雜區308的摻質濃度約為1017至1021cm-3時，半導體元件30的持有電壓約為11至13伏特(V)，而當摻雜區308的摻質濃度每增加10倍，半導體元件30的持有電壓則約可提昇1伏特左右。另外，摻雜區308在x軸(即第二方向D2)上的長度L2與源極區306的長度L1的比例約為1：3至1：4時，半導體元件30的持有電壓亦可提升至約為11至13伏特。
此外，本實施例的另外一個特點在於，在半導體元件30的源極區306旁額外設置了具相反導電型的摻雜區308，而使半導體元件30具有不對稱的源極區306及汲極區304。也就是說，汲極區304的長度L3並不等同於源極區306的長度L1，並且，汲極區304的長度L3與源極區306及摻雜區308的總長度的比例大體上約為3：1至5：1，較佳是4：1。此外，當摻雜區308與源極區306的長度比例增加時，半導體元件30的持有電壓則可提升至11至13伏特，但不以此為限。
此外，本領域者應可輕易了解，本發明具有靜電放電防護功能的半導體元件並不限於前述的實施例。因此，下文將進一步針對本發明具有靜電放電防護功能的半導體元件的其他實施例或變化型進行說明。且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
請參照第5圖至第6圖，其繪示本發明第二實施例中一種具有靜電放電防護功能的半導體元件40的示意圖，其中第5圖為半導體元件40的俯視示意圖，第6圖則為第5圖中沿著BB’切線的示意圖。本實施例的半導體元件40和前述第一實施例的半導體元件30大體上相同，其同樣包含基底300，摻雜井302、汲極區304、源極區306以及一防護環310，前述元件的特徵及相對位置大體上與前述第一實施例的半導體元件30相同，容不再贅述。如第5圖及第6圖所示，本實施例與前述實施例之主要差異在於，半導體元件40具有兩摻雜區308a，使源極區306位在兩摻雜區308a之間。並且，從第5圖的俯視圖來看，兩摻雜區308a是分別位在源極區306與防護環110，以及源極區306與汲極區304之間，也就是說，兩摻雜區308a分別鄰接源極區306的兩相對側邊。在本實施例中，兩摻雜區308a皆具有與源極區306相同的一深度d1，如第6圖所示，但不以此為限。在另一實施例中，該兩摻雜區也可選擇具有大於源極區306深度的一深度(未繪示)。此外，兩摻雜區308a同樣可具有大於摻雜井302的摻質濃度，並且其形成同樣可選擇整合其他元件的製程，例如是與其他區域內的P+區域、PG區域或PESD區域等一併形成，而P+區域、PG區域及PESD區域的摻質濃度及摻質選擇可大體上與前述第一實施例所述相同，容不再贅述。
本實施例的兩摻雜區308a皆為一浮置結構，其並不會和其他外部的訊號輸出/輸入端連結，例如並沒有和任何接觸插拴連接，並且在後續形成接觸插塞311、334、336製程時，兩摻雜區308a的頂面會直接被該內層介電層完全覆蓋，而不會與導電材料電性接觸。如此一來，半導體元件30的汲極區304、摻雜井302以及源極區306仍可形成一NPN 型的雙載子接面電晶體結構322a，如第6圖所示。由於本實施例是在半導體元件40內寄生的雙載子接面電晶體結構322a的射極兩側額外設置了具相反導電型的摻雜區308a，摻雜區308a具有高於摻雜井302的摻質濃度，因而可提昇雙載子接面電晶體結構322a的基極濃度，這樣的配置可以有效提高雙載子接面電晶體結構322a的持有電壓，以提升半導體元件40的靜電耐受程度。
請參照第7圖所示，其繪示本發明第三實施例中一種具有靜電放電防護功能的半導體元件50的俯視示意圖。本實施例的半導體元件50和前述第二實施例的半導體元件40大體上相同，其同樣包含基底300，摻雜井302、汲極區304、源極區306、兩摻雜區308a以及一防護環310，前述元件的特徵及相對位置大體上與前述第一實施例的半導體元件30相同，容不再贅述。如第7圖所示，本實施例與前述第二實施例的主要差異在於，半導體元件50更額外設置有一摻雜區316，而兩摻雜區308a以及源極區306皆位在摻雜區316內。也就是說，從第7圖的俯視圖來看，摻雜區316完全環繞兩摻雜區308a以及源極區306。詳細來說，摻雜區316可以部分或完全具有大於或等於摻雜區308a的一深度(未繪示)，並且可具有大於摻雜井302但小於摻雜區308a的摻質濃度，舉例來說，在一實施例中，摻雜井302可具有1015至1017cm-3的摻質濃度，摻雜區316可具有1017至1019cm-3的摻質濃度，而摻雜區308a則可具有1017至1021cm-3的摻質濃度，但不以此為限。此外，摻雜區316同樣可與其他區域內的P+區域、PG區域或PESD區域等一併進行摻雜製程。舉例來說，在一實施例中，摻雜區308a例如是與P+區域一併形成，而摻雜區316則可與PG區域及/或PESD區域一併形成。
如此一來，本實施例不僅在半導體元件50內寄生的雙載子接面電晶體結構322a的射極兩側額外設置了具相反導電型的兩摻雜區308a，更進一步設置環繞兩摻雜區308a的摻雜區316，因此，可進一步可提昇雙載子接面電晶體結構322a的基極濃度，使得雙載子接面電晶體結構322a的持有電壓可進一步增加，而提昇半導體元件50的靜電耐受程度。
請參照第8圖至第9圖，其繪示本發明第四實施例中一種具有靜電放電防護功能的半導體元件的示意圖，其中第8圖為半導體元件60的俯視示意圖，第9圖則為第8圖中沿著CC’切線的示意圖。本實施例的半導體元件60和前述第一實施例的半導體元件30大體上相同，其同樣包含基底300，摻雜井302、汲極區304、源極區306以及一防護環310，前述元件的特徵及相對位置大體上與前述第一實施例的半導體元件30相同，容不再贅述。如第8圖所示，本實施例與前述實施例之主要差異在於，源極區306是直接位在摻雜區308b內。也就是說，從第8圖的俯視圖及第9圖的側剖圖來看，源極區306是完全被摻雜區308b環繞。其中，摻雜區308b同樣可與其他區域內的P+區域、PG區域或PESD區域等一併進行摻雜製程質，較佳是同時與P+區域及PESD區域一併形成，但不以此為限。
藉此，本實施例的半導體元件60同樣是在其內寄生的雙載子接面電晶體結構322b的射極外側額外設置了具相反導電型的摻雜區308b，摻雜區308b是完全環繞該射極並且具有高於摻雜井302的摻質濃 度，如第9圖所示。由此，利用摻雜區308b的設置可提昇雙載子接面電晶體結構322b的基極濃度，並有效提高雙載子接面電晶體結構322b的持有電壓，藉此使半導體元件60的靜電耐受程度可獲得提升。
請參照第10圖所示，其繪示本發明第五實施例中一種具有靜電放電防護功能的半導體元件70的剖面示意圖。本實施例的半導體元件70和前述第一實施例的半導體元件30大體上相同，其同樣包含基底300，摻雜井302、汲極區304、源極區306、摻雜區308以及一防護環310，前述元件的特徵及相對位置大體上與前述第一實施例的半導體元件30相同，容不再贅述。如第10圖所示，本實施例與前述實施例之主要差異在於，半導體元件70省略了該隔離結構，並且更額外設置一閘極結構340。例如是如第10圖所示省略所有的隔離結構，或者是至少省略位在汲極區304與源極區306之間的隔離結構(未繪示)。閘極結構340，例如是多晶矽或金屬的閘極結構，其是設置在基底300上方，並介於汲極區304(及/或摻雜區308)與源極區306之間。閘極結構340包含一閘極介電層341，例如包括像氧化矽，一閘極342，例如包括金屬或摻雜多晶矽，以及環繞閘極343的一側壁子，例如包括氧化矽，氮化矽或氮氧化矽等。如此一來，半導體元件70的摻雜井302、汲極區304、閘極340以及源極區306即可形成一閘極接地N型金氧電晶體(gate grounded NMOS,ggNMOS)，如第10圖所示。此外，前述第二實施例至第四實施例的半導體元件40、50、60，也可選擇適用此種將隔離結構取代為閘極結構的實施方式。
承前所述，本發明具有靜電放電防護功能的半導體元件主要 是在其內部寄生的雙載子接面電晶體結構的射極旁設置具相反導電型的摻雜區。其中，該摻雜區可選擇鄰接該雙載子接面電晶體結構的射極的至少一側，或者是直接環繞該雙載子接面電晶體結構的射極，藉此來提升該雙載子接面電晶體結構的基極濃度，進而提高該半導體元件的持有電壓。該摻雜區可與其他區域內同樣具相同導電型的功能性元件一併進行形成，例如是P+區域、PG區域或PESD區域等，較佳是同時與P+區域及PESD區域一併形成。摻雜區的摻質濃度與摻雜範圍可直接影響該半導體元件的持有電壓的提升幅度。當該摻雜區的摻質濃度每增加10倍，該半導體元件的持有電壓則約可提昇1伏特左右。此外，該摻雜區具有相對於該雙載子接面電晶體結構之射極的長度，其與該射極的長度比例約為1：3至1：4，該長度比例越大，越能提升該半導體元件的持有電壓。
雖然本發明的前述實施例中的半導體元件皆是以具有內部寄生的NPN型的雙載子接面電晶體結構為實施樣態說明，但本發明並不以此為限，在其他實施例中，本發明的半導體元件亦可選擇形成內部寄生的PNP型的雙載子接面電晶體結構，或是其他形式的寄生二極體(diode)等。本發明在內部寄生的雙載子接面電晶體結構的射極旁額外設置具相反導電型之摻雜區的方式，可有效提升單一元件的持有電壓，藉此，可避免利用串聯多個元件的方式來增加整體元件的持有電壓，有利於整體元件的微型化。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
30:半導體元件
302:摻雜井
304:汲極區
306:源極區
308:摻雜區
310:防護環
311、334、336:接觸插塞
314:隔離結構
D1:第一方向
D2:第二方向
L1、L2、L3:長度

Claims (18)

  1. 一種具有靜電放電防護功能的半導體元件，包含：一摻雜井，設置於一基底中，該摻雜井具有一第一導電型；一汲極區，設置在該摻雜井內，該汲極區具有一第二導電型；一源極區，設置在該摻雜井內，該源極區具有該第二導電型並與該汲極區相互分隔設置；一第一摻雜區，設置在該摻雜井內並位在該汲極區與該源極區之間，其中該第一摻雜區接觸該摻雜井及該源極區並具有該第一導電型，該第一摻雜區的摻質濃度大於該摻雜井的摻質濃度；以及一防護環，設置在該摻雜井內且環繞該汲極區、該源極區及該第一摻雜區，該防護環具有該第一導電型。
  2. 如申請專利範圍第1項所述之具有靜電放電防護功能的半導體元件，更包含：一第二摻雜區，設置在該摻雜井內並位在該源極區與該防護環之間，該第二摻雜區具有該第一導電型，並且該第二摻雜區與該第一摻雜區分別接觸該源極區的兩相對側邊。
  3. 如申請專利範圍第1項所述之具有靜電放電防護功能的半導體元件，其中，該源極區的深度與該第一摻雜區的深度相同。
  4. 如申請專利範圍第1項所述之具有靜電放電防護功能的半導體元件，其中，該第一摻雜區的深度大於該源極區的深度。
  5. 如申請專利範圍第1項所述之具有靜電放電防護功能的半導體元件，更包含：一閘極結構，設置在該基底上並位在該源極區與該汲極區之間。
  6. 如申請專利範圍第1項所述之具有靜電放電防護功能的半導體元件，更包含：一第一隔離結構，設置在該源極區與該防護環之間，且該第一隔離結構接觸該源極區。
  7. 如申請專利範圍第1項所述之具有靜電放電防護功能的半導體元件，更包含：一第二隔離結構，設置在該源極區與該汲極區之間，其中該第二隔離結構接觸該第一摻雜區。
  8. 如申請專利範圍第1項所述之具有靜電放電防護功能的半導體元件，其中，該第一摻雜區與該源極區的長度比例約為1：3至1：4。
  9. 如申請專利範圍第1項所述之具有靜電放電防護功能的半導體元件，其中，該源極區與該防護環彼此電連接。
  10. 一種具有靜電放電防護功能的半導體元件，包含：一摻雜井，設置於一基底中，該摻雜井具有一第一導電型； 一汲極區，設置在該摻雜井內，該汲極區具有一第二導電型；一源極區，設置在該摻雜井內，該源極區具有該第二導電型並與該汲極區相互分隔設置；一第一摻雜區，設置在該摻雜井內並位在該汲極區與該源極區之間，該第一摻雜區具有該第一導電型，其中，該第一摻雜區不連接任何接觸插塞並接觸該源極區，該第一摻雜區的摻質濃度大於該摻雜井的摻質濃度；以及一防護環，設置在該摻雜井內且環繞該汲極區、該源極區及該第一摻雜區，該防護環具有該第一導電型。
  11. 如申請專利範圍第10項所述之具有靜電放電防護功能的半導體元件，更包含：一第二摻雜區，設置在該摻雜井內並位在該源極區與該防護環之間，該第二摻雜區具有該第一導電型，並且該第二摻雜區與該第一摻雜區分別接觸該源極區的兩相對側。
  12. 如申請專利範圍第10項所述之具有靜電放電防護功能的半導體元件，其中，該源極區是設置在該第一摻雜區內。
  13. 如申請專利範圍第12項所述之具有靜電放電防護功能的半導體元件，其中，第一摻雜區環繞該源極區。
  14. 如申請專利範圍第10項所述之具有靜電放電防護功能的半導體元件，更包含： 一第三摻雜區，設置在該摻雜井內並具有該第一導電型，其中該源極區與該第一摻雜區皆位在該第三摻雜區內。
  15. 如申請專利範圍第14項所述之具有靜電放電防護功能的半導體元件，其中，該第三摻雜區的摻質濃度低於該第一摻雜區的摻質濃度。
  16. 如申請專利範圍第10項所述之具有靜電放電防護功能的半導體元件，其中，該第一摻雜區與該源極區的長度比例約為1：3至1：4。
  17. 如申請專利範圍第10項所述之具有靜電放電防護功能的半導體元件，更包含：一第一隔離結構，設置在該源極區與該防護環之間，且該第一隔離結構接觸該源極區；以及一第二隔離結構，設置在該源極區與該汲極區之間，其中該第二隔離結構接觸該第一摻雜區。
  18. 如申請專利範圍第10項所述之具有靜電放電防護功能的半導體元件，更包含：一閘極結構，設置在該基底上並位在該源極區與該汲極區之間。
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