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CN114446944A - 半导体静电保护器件 - Google Patents

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CN114446944A CN202011184992.XA CN202011184992A CN114446944A CN 114446944 A CN114446944 A CN 114446944A CN 202011184992 A CN202011184992 A CN 202011184992A CN 114446944 A CN114446944 A CN 114446944A
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Abstract

本发明涉及一种半导体静电保护器件，包括：衬底，衬底上形成有阱区；阱区内形成有静电保护组件，静电保护组件包括第一掺杂区、第二掺杂区及第四掺杂区，第一掺杂区与第二掺杂区均为第一导电类型的掺杂区，且第一掺杂区与第二掺杂区之间的衬底上形成有栅极层，第四掺杂区为第二导电类型的掺杂区；阱区内还包括第三掺杂区，第三掺杂区位于第二掺杂区与栅极层之间。第三掺杂区的设置，一方面加大了第二掺杂区与栅极层之间的距离从而提高传输线路脉冲曲线的维持电压；另一方面第三掺杂区能够在空穴电流到达一定阈值时吸收空穴电流，进一步达到提高传输线路脉冲曲线的维持电压的效果，使得半导体静电保护器件能够满足芯片功能提升的需求。

Description

半导体静电保护器件
技术领域
本发明涉及半导体领域，特别是涉及一种半导体静电保护器件。
背景技术
现在的电源管理芯片或者其他DC-DC转换器，或者AC-DC转换器中的各个电压量级的保护一般都是用对应电压量级的ESD保护器件，以5V的ESD保护器件为例，通常为5VGGNMOS(Gate Ground NMOS)和5V GDPMOS(Gate VDD PMOS)，而5V GGNMOS最为常用。
在现有的0.18um常规工艺中，常使用DCG(Distance from drain Contact toGate poly，增大漏极接触孔到栅极多晶硅的距离)来提高静电保护能力，但是其传输线路脉冲曲线中的维持电压Vh却一直制约ESD保护器件的特性。一般5V的ESD保护器件的维持电压在0.18um工艺中在5.5V左右，虽然可以通过调整沟道长度来使维持电压升高，但是升高的量是有限的，一般不超过7V。然而现在随着消费类电子的需求越来越高，5V芯片的工作电压会超过7V或者更高，那对于ESD保护器件来说就需要更高的维持电压，然而现有的ESD保护器件的维持电压并不能满足芯片功能提升的需求。
发明内容
基于此，有必要针对上述技术问题，提供一种半导体静电保护器件。其具有能够提供较高维持电压从而满足芯片功能提升的有益效果。
一种半导体静电保护器件，包括：
衬底，所述衬底上形成有阱区；
栅极层，位于所述阱区上表面；
第一掺杂区，位于所述栅极层一侧的阱区内；
第二掺杂区，位于所述栅极层另一侧的阱区内，且所述第二掺杂区与所述栅极层之间的所述阱区内还形成有第三掺杂区；
第四掺杂区，位于所述第二掺杂区远离所述栅极层的一侧的所述阱区内，所述第一掺杂区与所述第二掺杂区均为第一导电类型的掺杂区，所述第三掺杂区和所述第四掺杂区为第二导电类型的掺杂区。
通过上述技术方案，在电流进入半导体静电保护区间内后，达到触发电压后所产生的大量空穴向第四掺杂区所在位置移动，当空穴经过阱区流向第四掺杂区时，第二掺杂区下方的阱区到第四掺杂区会产生压差，当这个压差大于0.7V时会形成寄生的NPN从而泄放电流。第三掺杂区的设置，一方面加大了第二掺杂区与栅极层之间的距离从而提高抗ESD能力；另一方面由于第三掺杂区使得NPN泄放电流由表面转入体内，在相同的泄放电流下需要更高的电压来维持，这就会使得维持电压变高，从而提高了维持电压的效果，使得半导体静电保护器件能够满足芯片功能的共工作电压得到提升的要求。且第三掺杂区完全可以于第四掺杂区同步形成，并未对其结构上做出过多改变，大大减少了成本。
在其中一个实施例中，所述第三掺杂区沿所述第一掺杂区指向所述第二掺杂区方向上的长度大小与所述静电保护组件的维持电压呈正相关。
在其中一个实施例中，所述第三掺杂区上表面形成有第一阻挡层，且所述第一阻挡层完整覆盖所述第三掺杂区的上表面；
所述第二掺杂区与所述第三掺杂区相邻接，所述第一阻挡层延伸至所述第二掺杂区上表面。
在其中一个实施例中，还包括第二阻挡层，所述第二阻挡层位于所述栅极层的上表面，且所述第二阻挡层于所述衬底上表面的投影与所述第一阻挡层于所述衬底上表面的投影相邻接。
在其中一个实施例中，所述栅极层、所述第一掺杂区、第二掺杂区、第三掺杂区、第四掺杂区组成静电保护单元，所述阱区内包括至少两个所述静电保护单元。
在其中一个实施例中，同一所述阱区内，至少有两个所述静电保护单元共用同一个所述第一掺杂区。
在其中一个实施例中，所述第一掺杂区外接第一电压，所述栅极层、所述第二掺杂区及所述第四掺杂区均外接第二电压。
在其中一个实施例中，所述第一电压为输入/输出电压，所述第二电压为接地电压。
在其中一个实施例中，所述第一掺杂区上形成有绝缘阻挡层，所述绝缘阻挡层贯穿设置有通孔，所述第一掺杂区通过所述通孔外接所述第一电压。
在其中一个实施例中，所述第二掺杂区与所述第四掺杂区之间形成有浅沟槽隔离结构。
附图说明
图1为本发明一个实施例中半导体静电保护器件的截面结构示意图；
图2为本发明一个实施例中半导体静电保护器件的电位连接示意图；
图3为本发明一个实施例中有用不同尺寸第三掺杂区的半导体静电保护器件的传输线路脉冲曲线图。
附图标记：10、衬底；11、阱区；12、第一掺杂区；13、第二掺杂区；14、第四掺杂区；15、第三掺杂区；16、栅极层；161、栅极导电层；162、栅极氧化层；17、第一阻挡层；18、第二阻挡层；19、绝缘阻挡层；20、浅沟槽隔离结构；21、通孔。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在本发明的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
现在的电源管理芯片或者其他DC-DC转换器，或者AC-DC转换器中的各个电压量级的保护一般都是用对应电压量级的ESD保护器件，以5V的ESD保护器件为例，通常为5VGGNMOS(Gate Ground NMOS)和5V GDPMOS(Gate VDD PMOS)，而5V GGNMOS最为常用。
在现有的0.18um常规工艺中，常使用DCG来提高静电保护能力，但是其维持电压Vh却一直制约ESD保护器件的特性，一般5V的ESD保护器件的维持电压在0.18um工艺中在5.5V左右，虽然可以通过调整沟道长度来使维持电压升高，但是升高的量是有限的，一般不超过7V。然而现在随着消费类电子的需求越来越高，5V芯片的工作电压会超过7V或者更高，那对于ESD器件来说就需要更高的维持电压。
为了提供较高的维持电压，从而满足芯片功能的提升，如图1所示，本申请提供了一种半导体静电保护器件，包括：衬底10，衬底10上形成有阱区11；栅极层16，位于阱区11上表面；第一掺杂区12，位于栅极层16一侧的阱区11内；第二掺杂区13，位于栅极层16另一侧的阱区11内，且第二掺杂区13与栅极层16之间的阱区11内还形成有第三掺杂区15；第四掺杂区14，位于第二掺杂区13远离栅极层16的一侧的阱区11内，第一掺杂区12与第二掺杂区13均为第一导电类型的掺杂区，第三掺杂区15和第四掺杂区14均为第二导电类型的掺杂区。
通过上述技术方案，在电流进入半导体静电保护区间内后，达到触发电压后所产生的大量空穴向第四掺杂区14所在位置移动，当空穴经过阱区11流向第四掺杂区14时，第二掺杂区13下方的阱区11到第四掺杂区14会产生压差，当这个压差大于0.7V时会形成寄生的NPN从而泄放电流。增设第三掺杂区15，一方面加大了第二掺杂区13与栅极层16之间的距离从而提高抗ESD能力；另一方面由于第三掺杂区15使得NPN泄放电流由表面转入体内，在相同的泄放电流下需要更高的电压来维持，这就会使得维持电压变高，从而提高了维持电压的效果，使得半导体静电保护器件能够满足芯片功能的工作电压得到提升的要求。且第三掺杂区15完全可以与第四掺杂区14同步形成，并未对其结构上做出过多改变，大大减少了成本。
在一个可选的实施例中，衬底10的材料可以为硅、锗、GaAs(砷化镓)、InP(磷化铟)或GaN(氮化镓)等，即衬底10可以为硅衬底、锗衬底、GaAs衬底、InP衬底或GaN衬底等；本实施例中，衬底10可以为硅衬底。衬底10内可以通过离子注入的方式形成阱区11，阱区11可以为P型阱区。
在一个可选的实施例中，第一导电类型为N型，第二导电类型为P型，即，在此实施例中，第一掺杂区12和第二掺杂区13为N型掺杂区，第四掺杂区14与第三掺杂区15为P型掺杂区。且在一个可选的实施例中，第一掺杂区12和第二掺杂区13为N型重掺杂区，第四掺杂区14与第三掺杂区15为P型重掺杂区。第一掺杂区12、第二掺杂区13、第四掺杂区14和第三掺杂区15均可以通过离子注入工艺形成于阱区11内，可以通过在衬底10的表面形成图形掩膜层来限定需要进行离子注入的区域。
第三掺杂区15沿第一掺杂区12指向第二掺杂区13方向上的长度大小与静电保护组件的维持电压呈正相关。以0.18um工艺中5V的半导体静电保护器件为例，如图2所示，记第三掺杂区15沿着第一掺杂区12指向第二掺杂区13方向上的长度大小为a，图3四条曲线分别代表着没有第三掺杂区15的标准管、a为0.4um、a为0.6um和a为1um时半导体静电保护器件的传输线路脉冲(TLP)曲线。从图中可以明显看出，随着a数值的增大，维持电压也随之增大，能够达到7V以上，或者更高的8V，很好的解决了半导体静电保护器件维持电压不够导致芯片功能不能提升的瓶颈。
在一个可选的实施例中，第三掺杂区15上表面形成有第一阻挡层17，且第一阻挡层17完整覆盖第三掺杂区15的上表面。第一阻挡层17的材质可以为硅化物，如氮化硅、碳化硅等。第一阻挡层17能够避免在后续形成金属层的工艺中第二掺杂区13与第三掺杂区15直接通过金属层相连。
在一个可选的实施例中，第二掺杂区13与第三掺杂区15相邻接，第一阻挡层17延伸至第二掺杂区13上表面。第三掺杂区15与第二掺杂区13相邻接能够令第二掺杂区13与栅极层16之间的阱区11最大限度的成为P型重掺杂区，从而在实际应用中更大限度的吸收空穴电流。实际生产中第一阻挡层17的边界设置难免有波动，可能出现第三掺杂区15表面的第一阻挡层17靠近第二掺杂区13的一侧边界并未完全覆盖第三掺杂区15，导致后续形成的金属层直接将第二掺杂区13与第三掺杂区15相连。通过令第一阻挡层17从第三掺杂区15的上表面延伸覆盖第二掺杂区13邻接第三掺杂区15的边界区域，为实际生产中可能产生的波动预留了容差的空间，减少了第一阻挡层17未能覆盖第三掺杂区15邻接第二掺杂区13边界的可能性。
在一个可选的实施例中，还包括第二阻挡层18，第二阻挡层18位于栅极层16的上表面，且第二阻挡层18于衬底10上表面的投影与第一阻挡层17于衬底10上表面的投影相邻接。具体的，栅极层16包括栅极导电层161和栅极氧化层162；栅极导电层161的材料可以为重掺杂的多晶硅或金属，如钨、钛等，栅极氧化层162则由氧化物组成，包括二氧化硅等。第三掺杂区15在衬底10上表面的垂直投影与栅极层16在衬底10上表面的垂直投影相邻接，最大限度的令第二掺杂区13与栅极层16之间的阱区11成为P型重掺杂区，从而有更大的空穴电流收集容量。由于在现实生产中第一阻挡层17的形成位置可能存在偏差，导致第三掺杂区15靠近栅极层16的部分未被完全覆盖，第二阻挡层18则能够减少这种误差出现的可能性。
在一个可选的实施例中，阱区11内包括至少一个静电保护单元，静电保护单元包括两个静电保护组件。两个静电保护组件以第一掺杂区12为中心镜像设置于阱区11内，且同一静电保护单元内的两个静电保护组件之间共用同一个第一掺杂区12。
在一个可选的实施例中，如图2所示，第一掺杂区12外接第一电压，栅极层16、第二掺杂区13及第四掺杂区14均外接第二电压。其中，第一电压为输入/输出端电压，第二电压为接地端电压。
在一个可选的实施例中，第一掺杂区12上形成有绝缘阻挡层19，绝缘阻挡层19贯穿设置有通孔21，第一掺杂区12通过通孔21外接第一电压。绝缘阻挡层19的材质可以为硅化物，如氮化硅或碳化硅等，可与第一阻挡层17、第二阻挡层18一致。绝缘阻挡层19的设置可于第一阻挡层17、第二阻挡层18于同一工艺形成，具体包括以下步骤：于衬底10上表面及栅极层16的上表面沉积形成光刻胶层；对光刻胶层曝光显影进行图形化处理；图形化处理后的光刻胶层覆盖除第三掺杂区15所在区域、第二掺杂区13靠近第三掺杂区15的边界区域、栅极层16靠近第三掺杂区15的边界区域及第一掺杂区12两侧区域外的所有区域；沉积阻挡材料层，可以为氮化硅层或碳化硅层；去除光刻胶层上表面的阻挡材料层并去除光刻胶层。
在一个可选的实施例中，绝缘阻挡层19同样形成于栅极层16靠近所述第一掺杂区12的边界区域，用以减少在实际生产过程中可能出现的生产误差。
在一个可选的实施例中，第二掺杂区13与第四掺杂区14之间形成有浅沟槽隔离结构20。浅沟槽隔离结构20能够有效的将第二掺杂区13与第四掺杂区14隔离，减少两者之间的相互影响。具体的形成工艺包括以下步骤：于衬底10上表面形成图形化掩膜层，图形化掩膜层暴露出第二掺杂区13于第四掺杂区14之间的阱区11；采用干法刻蚀或湿法刻蚀工艺对阱区11进行刻蚀，从而形成沟槽；于沟槽内及图形化掩膜层的上表面沉积隔离结构材料层，隔离结构材料层可以为氧化物层，在其他实施中也可以是氧化形成隔离结构材料层；研磨去除图形化研磨层上表面的隔离结构材料层并去除图形化掩膜层以形成浅沟槽隔离结构20。
通过上述技术方案，第一掺杂区12接通输入/输出电压后，阱区11内所产生的大量空穴向第四掺杂区14所在位置移动，当空穴经过阱区11流向第四掺杂区14时，第二掺杂区13下方的阱区11到第四掺杂区14会产生压差，当这个压差大于0.7V时会形成寄生的NPN从而泄放电流。增设第三掺杂区15，一方面加大了第二掺杂区13与栅极层16之间的距离从而提高抗ESD能力；另一方面由于第三掺杂区15使得NPN泄放电流由表面转入体内，在相同的泄放电流下需要更高的电压来维持，这就会使得维持电压变高，从而提高了维持电压的效果，使得半导体静电保护器件能够满足芯片功能的共工作电压得到提升的要求。且第三掺杂区15完全可以与第四掺杂区14同步形成，并未对其结构上做出过多改变，大大减少了成本。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体静电保护器件，其特征在于，包括：
衬底，所述衬底上形成有阱区；
栅极层，位于所述阱区上表面；
第一掺杂区，位于所述栅极层一侧的阱区内；
第二掺杂区，位于所述栅极层另一侧的阱区内，且所述第二掺杂区与所述栅极层之间的所述阱区内还形成有第三掺杂区；
第四掺杂区，位于所述第二掺杂区远离所述栅极层的一侧的所述阱区内，所述第一掺杂区与所述第二掺杂区均为第一导电类型的掺杂区，所述第三掺杂区和所述第四掺杂区为第二导电类型的掺杂区。
2.根据权利要求1所述的半导体静电保护器件，其特征在于，所述第三掺杂区沿所述第一掺杂区指向所述第二掺杂区方向上的长度大小与所述静电保护组件的维持电压呈正相关。
3.根据权利要求1所述的半导体静电保护器件，其特征在于，所述第三掺杂区上表面形成有第一阻挡层，且所述第一阻挡层完整覆盖所述第三掺杂区的上表面；
所述第二掺杂区与所述第三掺杂区相邻接，所述第一阻挡层延伸至所述第二掺杂区上表面。
4.根据权利要求3所述的半导体静电保护器件，其特征在于，还包括第二阻挡层，所述第二阻挡层位于所述栅极层的上表面，且所述第二阻挡层于所述衬底上表面的投影与所述第一阻挡层于所述衬底上表面的投影相邻接。
5.根据权利要求1所述的半导体静电保护器件，其特征在于，所述栅极层、所述第一掺杂区、第二掺杂区、第三掺杂区、第四掺杂区组成静电保护单元，所述阱区内包括至少两个所述静电保护单元。
6.根据权利要求5所述的半导体静电保护器件，其特征在于，同一所述阱区内，至少有两个所述静电保护单元共用同一个所述第一掺杂区。
7.根据权利要求1所述的半导体静电保护器件，其特征在于，所述第一掺杂区外接第一电压，所述栅极层、所述第二掺杂区及所述第四掺杂区均外接第二电压。
8.根据权利要求7所述的半导体静电保护器件，其特征在于，所述第一电压为输入/输出电压，所述第二电压为接地电压。
9.根据权利要求7所述的半导体静电保护器件，其特征在于，所述第一掺杂区上形成有绝缘阻挡层，所述绝缘阻挡层贯穿设置有通孔，所述第一掺杂区通过所述通孔外接所述第一电压。
10.根据权利要求1所述的半导体静电保护器件，其特征在于，所述第二掺杂区与所述第四掺杂区之间形成有浅沟槽隔离结构。
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