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TWI696257B - 靜電放電保護電路、半導體靜電放電保護元件及其佈局結構 - Google Patents

靜電放電保護電路、半導體靜電放電保護元件及其佈局結構 Download PDF

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TWI696257B
TWI696257B TW105100110A TW105100110A TWI696257B TW I696257 B TWI696257 B TW I696257B TW 105100110 A TW105100110 A TW 105100110A TW 105100110 A TW105100110 A TW 105100110A TW I696257 B TWI696257 B TW I696257B
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TW
Taiwan
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doped region
region
well region
conductivity type
esd protection
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Application number
TW105100110A
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English (en)
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TW201725694A (zh
Inventor
李卿瑋
王禮賜
唐天浩
Original Assignee
聯華電子股份有限公司
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Publication date
Application filed by 聯華電子股份有限公司 filed Critical 聯華電子股份有限公司
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Priority to US15/007,163 priority patent/US9859271B2/en
Publication of TW201725694A publication Critical patent/TW201725694A/zh
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    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
    • H10D89/713—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base region coupled to the collector region of the other transistor, e.g. silicon controlled rectifier [SCR] devices
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    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
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    • H10D62/115—Dielectric isolations, e.g. air gaps

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  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一種半導體ESD保護元件，包含有一基底、一埋設於該基底內之埋藏層、一形成於該基底內之第一井區、一形成於該第一井區內之第一摻雜區、一形成於該第一井區內且鄰接該第一摻雜區之第二摻雜區、一形成於該第一井區內之第二井區、以及一形成於該第二井區內之第三摻雜區。該埋藏層、該第一井區、該第一摻雜區、與該第三摻雜區包含有一第一導電型態，而該第二摻雜區與該第二井區包含有一第二導電型態，且該第二導電型態與該第一導電型態彼此互補。該第二井區係藉由該第一井區與該第一摻雜區與該第二摻雜區分離。

Description

靜電放電保護電路、半導體靜電放電保護元件及其佈局 結構
本發明有關於一種靜電放電(electrostatic discharge protection，以下簡稱為ESD)保護電路、ESD保護元件及其佈局結構，尤指一種由半導體ESD保護元件組成之ESD保護電路及半導體ESD保護元件之佈局結構。
隨著科技進步，積體電路製程技術也隨之不斷精進，因此各種電子電路可積集/形成於單一晶片上。目前積體電路晶片可區分為核心電路與輸入/輸出電路，並且核心電路與輸入/輸出電路分別使用不同大小之電壓源來驅動。為了要使核心電路與輸入/輸出電路能接收外界的電壓源，積體電路晶片上會設有導電的電源連接墊以及輸入/輸出連接墊。
然而，晶片在封裝、測試、運輸、加工、等過程中，這些連 接墊也很容易因為與外界的靜電電源接觸，其所帶來的過量電荷會在極短時間內進入或傳導至晶片內部，進而導致晶片內部電路的損毀，這種現象即為所謂的靜電放電。為了解決此一問題，業界通常會在內部電路與I/O接腳之間設置一ESD保護裝置，其必須在靜電放電的脈衝(pulse)未到達內部電路之前先行啟動，以迅速地消除過高的電壓，減少靜電放電現象所導致的破壞。
當ESD保護元件/電路兩端跨壓大於其觸發電壓(trigger voltage，Vt1)時，驟回崩潰(snapback breakdown)即發生，同時將電壓箝制於一較低電位。當靜電放電防護元件進入驟回崩潰後，元件兩端需維持一定之跨壓，以維持元件的導通狀態，此電壓稱為該元件之驟回崩潰維持電壓(holding voltage)。雖然較低的維持電壓可使元件具有較佳之靜電放電耐受度，但若元件之維持電壓值小於積體電路之正常操作電壓(Vdd)，一旦元件在正常操作情況下因外在雜訊干擾而被誤觸發，將造成閂鎖效應(latch up)而毀損積體電路產品。為解決此一問題，習知技術曾提出將多個閘極接地之n型金氧半導體(metal-oxide-semiconductor，MOS)電晶體元件串聯組成的堆疊(stacked)ESD元件。然而，上述元件又產生了元件佈局過大，而佔用了珍貴的晶片面積等問題。
是以，本發明之一目的係在於提供一種具低導通電阻、適宜維持電壓、與高元件穩定性的半導體ESD保護元件。
根據本發明之申請專利範圍，係提供一種ESD保護電路，該ESD保護電路包含有一具有一第一供應電壓之高供應電壓線、一具有一第二供應電壓之低供應電壓線、一第一矽控整流器(silicon controlled rectifier，以下簡稱為SCR)、以及一第二SCR。該第一SCR之陽極係電性連接至該高供應電壓線，該第一SCR之陰極係電性連接至該低供應電壓線。該第二SCR之陽極係電性連接至該高供應電壓線，該第二SCR之陰極係電性連接至該低供應電壓線。
根據本發明之申請專利範圍，另提供一種半導體ESD保護元件，該半導體ESD保護元件包含有一基底、一埋設於該基底內之埋藏層(buried layer)、一形成於該基底內之第一井區、一形成於該第一井區內之第一摻雜區、一形成於該第一井區內且鄰接該第一摻雜區之第二摻雜區、一形成於該第一井區內之第二井區、以及一形成於該第二井區內之第三摻雜區。該埋藏層、該第一井區、該第一摻雜區、與該第三摻雜區包含有一第一導電型態，而該第二摻雜區與該第二井區包含有一第二導電型態，且該第二導電型態與該第一導電型態彼此互補。此外，該第二井區係藉由該第一井區與該第一摻雜區與該第二摻雜區分離。
根據本發明之申請專利範圍，更提供一種半導體ESD保護元件佈局結構。該半導體ESD保護元件佈局結構包含有一第一井區、一形成於該第一井區內之環狀第一摻雜區、至少一形成於該環狀第一摻雜區內之第二摻雜區、一形成於該第一井區內之第二井區、一形成於該第二井區內之第三摻雜區、以及一形成於該第二井區內之環狀第四 摻雜區。該第一井區、該環狀第一摻雜區與該第三摻雜區包含有一第一導電型態，該第二摻雜區、該第二井區與該環狀第四摻雜區包含有一第二導電型態，且該第二導電型態與該第一導電型態彼此互補。此外，該環狀第四摻雜區環繞該第三摻雜區。
根據本發明所提供之半導體ESD保護元件及其佈局結構，係藉由形成於環狀第一摻雜區內，且導電型態與其互補的第二摻雜區與其他的井區/摻雜區組成雙重(dual)SCR。該雙重SCR的陽極皆電性連接至該高供應電壓線，陰極電性連接至該低供應電壓線，以構成一ESD保護電路。根據上述本發明所提供之ESD保護電路、半導體ESD保護元件及其佈局結構，係藉由雙重SCR的設置，使得半導體ESD保護元件可在不增加佈局面積的前提下獲得較低的導通電阻、較高的維持電壓以及高元件穩定性。
100、100’、100”、100a:半導體靜電放電保護元件
102:基底
104:埋藏層
106:第一井區
106a:第一導電型井區
106b:高壓井區
106c:深井區
108:第二井區
110:第一摻雜區/環狀第一摻雜區
120:第二摻雜區/條狀第二摻雜區
120’:島狀摻雜區
120”:環狀摻雜區
122:接觸插塞
130:第三摻雜區
130a:漸增摻雜區域
130b:重摻雜區域
132:接觸插塞
140:第四摻雜區/環狀第四摻雜區
150、152:隔離結構
160:高供應電壓線
162:低供應電壓線
200:靜電放電保護電路
S1:第一矽控整流器
S1P:第一pnp型雙載子接面電晶體(pnp-BJT)
S1N:第一npn型雙載子接面電晶體(npn-BJT)
S2:第二矽控整流器
S2P:第二pnp-BJT
S2N:第二npn-BJT
R1:第一電阻
R2:第二電阻
SL:橫向距離
SV:縱向距離
A-A’:切線
第1圖為本發明所提供之一半導體ESD保護元件佈局結構之一較佳實施例之示意圖。
第2圖為該較佳實施例所提供之半導體ESD保護元件之示意圖，且為第1圖中沿A-A’切線之剖面圖。
第3圖為本發明所提供之半導體ESD保護元件之一變化型之示意圖。
第4圖為本發明所提供之半導體ESD保護元件之另一變化型之示意圖。
第5圖為本發明所提供之半導體ESD保護元件之又一變化型之示意圖。
第6圖為本發明所提供之半導體ESD保護電路之一電路圖。
請參閱第1圖與第2圖，第1圖係為本發明所提供之一半導體ESD保護元件佈局結構之一較佳實施例之示意圖，而第2圖為該較佳實施例所提供之半導體ESD保護元件之示意圖，且為第1圖中沿A-A’切線之剖面圖。如第1圖與第2圖所示，本較佳實施例所提供之半導體ESD保護元件100及其佈局結構係包含有一基底102，基底102內埋設形成有一埋藏層(buried layer)104，埋藏層104包含有一第一導電型態。在本較佳實施例中，第一導電型態係為n型。基底102內更形成有一第一井區106，第一井區106亦包含有第一導電型態，故第一井區106係為一n型井區。另外可注意的是，第一井區106係可包含複數個子井區。如第1圖與第2圖所示，第一井區106由上而下更可依序包含一第一導電型井區106a、一用以耐受高壓的高壓井(high voltage well)區106b以及一深井(deep well)區106c。此外，如第2圖所示，第一井區106係設置於埋藏層104上，且第一井區106之底部，即深井區106c的底部，係接觸埋藏層104。在本較佳實施例中，埋藏層104之摻雜濃度可大於第一井區106之摻雜濃度，但不限於此。
請繼續參閱第1圖與第2圖。第一井區106，尤其是第一井區106的第一導電型井區106a內，係設置有一環狀第一摻雜區110，且環 狀第一摻雜區110包含有該第一導電型態。另外須注意的是，環狀第一摻雜區110之一摻雜濃度大於第一井區106。更重要的是，在第一井區106內，尤其是在環狀第一摻雜區110之內，更設置有至少一個第二摻雜區120，且第二摻雜區120鄰接該第一摻雜區。也就是說，第二摻雜區120至少有二相對的側壁接觸環狀第一摻雜區110。此外，在本較佳實施例中第二摻雜區120之深度係等於第一摻雜區110之深度，但不限於此。第二摻雜區120包含一第二導電型態，且第二導電型態係與第一導電型態彼此互補，因此在本較佳實施例中，第二導電型態係為p型。然而，熟習該項技藝之人士應知，第一導電型態可為p型，而第二導電型態可為n型。第二摻雜區120內，係可設置有至少一個接觸插塞122。如第1圖所示，在本較佳實施例中，第二摻雜區120可包含有複數個條狀摻雜區，而各條狀摻雜區內，係可設置複數個接觸插塞122。然而，請參閱第3圖與第4圖，其分別為本發明所提供之半導體ESD保護元件之一變化型之示意圖。如第3圖所示，在本發明的一些變化型中，半導體ESD保護元件100’及其佈局結構之第二摻雜區120可包含複數個島狀摻雜區120’，排列設置於環狀第一摻雜區110之內。且如第3圖所示，各島狀摻雜區120’之內，係分別設置有一接觸插塞122。另外如第4圖所示，在本發明的其他變化型中，半導體ESD保護元件100”及其佈局結構之第二摻雜區120可包含一環狀摻雜區120”，設置於環狀第一摻雜區110之內。且如第4圖所示，環狀摻雜區120”之內，係設置有複數個接觸插塞122。
請重新參閱第1圖與第2圖。在第一井區106之內，更設置有一第二井區108，且第二井區108包含有該第二導電型態。如第1圖所 示，環狀第一摻雜區110係環繞第二井區108。而如第2圖所示，第一井區106係接觸第二井區108的側壁與一底部，因此第二井區108係藉由第一井區106而與埋藏層104分離。另外如第1圖與第2圖所示，基底102之表面，尤其是第一井區106與第二井區108接壤處，係更設置有一環狀的隔離結構150，是以第二井區108亦藉由隔離結構150以及第一井區106而與環狀第一摻雜區110以及第二摻雜區120分離。除隔離結構150之外，第二井區108內更設置有一環狀的隔離結構152，隔離結構150與152係可包含場氧化層(field oxide，FOX)或淺溝隔離(shallow trench isolation，STI)，但不限於此。
在第二井區108中，係設置有一第三摻雜區130，第三摻雜區130包含第一導電型態，且第三摻雜區130係設置於環狀的隔離結構152之內側。在本較佳實施例中，第三摻雜區130又可包含一漸增摻雜區域130a與一重摻雜區域130b，但不限於此。請參閱第5圖，其為本發明所提供之半導體ESD保護元件之又一變化型之示意圖。根據該變化型提所提供之半導體ESD保護元件100a，第三摻雜區130可如第5圖所示，僅包含一重摻雜區域130b。此外，如第2圖所示，第三摻雜區130之深度小於第二井區108之深度，因此，第三摻雜區130係藉由第二井區108而與第一井區106分離。如第2圖所示，第三摻雜區130與第一井區106之間定義有一橫向距離SL與一縱向距離SV，且橫向距離SL係大於縱向距離SV。另外，第三摻雜區130之表面更設置有複數個接觸插塞132。
請仍然參閱第1圖與第2圖。在第二井區108中，更設置有一環狀的第四摻雜區140，且第四摻雜區包含第二導電型態。如第1圖所 示，環狀的第四摻雜區140係環繞第三摻雜區130，但值得注意的是，由於第四摻雜區係設置於隔離結構150與隔離結構152之間，且第四摻雜區140之深度小於第二井區108，故第四摻雜區140更藉由隔離結構152與第二井區108而與第三摻雜區130分離。環狀的第四摻雜區140更藉由隔離結構150與第二井區108而與第一井區106及第一摻雜區110/第二摻雜區120分離。另外，環狀的第四摻雜區140之表面更設置有複數個接觸插塞142。
如第2圖所示，第一摻雜區110與第二摻雜區120實體且電性接觸，因此第一摻雜區110與第二摻雜區120係藉由接觸插塞122電性連接至一高供應電壓線160。高供應電壓線160包含有一第一供應電壓，因此第一摻雜區110與第二摻雜區120可視為電性連接至該第一供應電壓。在本較佳實施例中，第一供應電壓可以是一電源電壓Vdd。而第三摻雜區130與第四摻雜區140則分別藉由接觸插塞132與142電性連接至一低供應電壓線162，低供應電壓線162包含有一第二供應電壓，因此第三摻雜區130與第四摻雜區140可視為電性連接至該第二供應電壓。在本較佳實施例中，第二供應電壓可以是一接地電壓Vss。
請同時參閱第2圖與第6圖。根據本較佳實施例所提供之半導體ESD保護元件100，第二摻雜區120、第一井區106(包含第一導電型井區106a、高壓井區106b與深井區106c)/埋藏層104與第二井區108係形成一縱向的第一pnp型雙載子接面電晶體(pnp-bipolar junction transistor，以下簡稱為pnp-BJT)S1P，而埋藏層104/第一井區106(包含高壓井區106b與深井區106c)、第二井區108與第三摻雜區130則形成 一縱向的第一npn型雙載子接面電晶體(npn-bipolar junction transistor，以下簡稱為npn-BJT)S1N。更重要的是，第一pnp-BJT S1P與第一npn-BJT S1N係形成一第一矽控整流器(SCR)S1。除此之外，第二摻雜區120、第一井區106(包含第一導電型井區106a)、第二井區108係形成一橫向的第二pnp-BJT S2P，而第一井區106(包含第一導電型井區106a)、第二井區108以及第三摻雜區130則形成一橫向的第二npn-BJT S2N。同理，第二pnp-BJT S2P與第二npn-BJT S2N係形成一第二SCR S2。由此可知，本發明所提供之較佳實施例中，任一半導體ESD保護元件100係包含由第一SCR S1與第二SCR S2所組成的雙重SCR(dual SCR)。
請同時參閱第2圖與第6圖。在本較佳實施例中，第一SCR S1之陽極係電性連接至高供應電壓線160，而第一SCR S1之陰極與閘極係電性連接至低供應電壓線162。同理，第二SCR S2之陽極係電性連接至該高供應電壓線160，而第二SCR S2之陰極與閘極係電性連接至低供應電壓線162。且如前所述，高供應電壓線160係包含第一供應電壓如Vdd，而低供應電壓線162係包含第二供應電壓如Vss。據此，本較佳實施例係提供一ESD保護電路200。根據本較佳實施例所提供之ESD保護電路200，由於埋藏層104與第二井區108之間的濃度差大於第二井區108與第一井區106之間的濃度差，因此第一SCR S1的觸發電壓會小於第二SCR S2的觸發電壓。換句話說，當靜電放電發生時，縱向的第一SCR S1會優先開啟，橫向的第二SCR S2被隨後開啟。此外，在本較佳實施例中，第一摻雜區110係可作為一第一電阻R1，且第一電阻R1係連接於第一pnp-BJT S1P之射極與第一pnp-BJT S1P之基極之間，且 如第2圖與第6圖所示，第一電阻R1(即第一摻雜區110)係電性連接至高供應電壓線160。在本較佳實施例中，第一摻雜區110更可作為一第二電阻R2，連接於第二pnp-BJT S2P之射極與該第二pnp-BJT S2P之基極之間，且如第2圖與第6圖所示，第二電阻R2(即第一摻雜區110)係電性連接至高供應電壓線160。
根據本發明所提供之半導體ESD放電保護元件及其佈局結構100，係可藉由第四摻雜區140之寬度調整維持電壓的大小。舉例來說，當第四摻雜區140之寬度增加，係可增加維持電壓。一般說來，維持電壓的增加可能導致觸發電壓一併提昇，但由於第二摻雜區120的設置，本發明所提供之半導體ESD放電保護元件100之導通電阻係可降低達96%，故可降低整體半導體ESD放電保護元件100的觸發電壓，也就是說本發明所提供之半導體ESD放電保護元件100係可在降低觸發電壓的前提下有效地增加維持電壓。更值得注意的是，本較佳實施例中，第二摻雜區120係設置於環狀的第一摻雜區110之內，且第二摻雜區120的設置並未增加整個佈局結構的面積。此外，本較佳實施例中半導體ESD保護元件佈局結構100係包含一矩形形狀，但熟習該項技藝之人士應知半導體ESD保護元件佈局結構100係不限於此，其亦可包含一圓形形狀，或可根據實際製程或設計需要具有其他的形狀。
簡單地說，根據本發明所提供之半導體ESD保護元件及其佈局結構，係藉由形成於環狀第一摻雜區內，且導電型態與其互補的第二摻雜區與其他的井區/摻雜區組成雙重(dual)SCR。該雙重SCR的陽極皆電性連接至該高供應電壓線，陰極電性連接至該低供應電壓線， 以構成一ESD保護電路。根據上述本發明所提供之ESD保護電路、半導體ESD保護元件及其佈局結構，係藉由雙重SCR的設置，半導體ESD保護元件係可在不增加佈局面積的前提下獲得較低的導通電阻、較高的維持電壓以及高元件穩定性。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:半導體靜電放電保護元件
102:基底
104:埋藏層
106:第一井區
106a:第一導電型井區
106b:高壓井區
106c:深井區
108:第二井區
110:第一摻雜區
120:第二摻雜區
122:接觸插塞
130:第三摻雜區
130a:漸增摻雜區域
130b:重摻雜區域
132:接觸插塞
140:第四摻雜區
142:接觸插塞
150、152:隔離結構
160:高供應電壓線
162:低供應電壓線
SL:橫向距離
SV:縱向距離
A-A’:切線

Claims (20)

  1. 一種靜電放電(electrostatic discharge protection，ESD)保護電路，包含有：一高供應電壓(Vdd)線，包含有一第一供應電壓；一低供應電壓(Vss)線，包含有一第二供應電壓；一第一矽控整流器(silicon controlled rectifier，SCR)，該第一SCR之陽極係電性連接至該高供應電壓線，該第一SCR之陰極係電性連接至該低供應電壓線，其中該第一SCR包含：一基底；一埋藏層(buried layer)，埋設於該基底內，且該埋藏層包含有一第一導電型態；一第一井區，形成於該基底內，且該第一井區包含有該第一導電型態；一第二井區，完全形成於該第一井區內，且該第二井區包含有該第二導電型態；一第二摻雜區，形成於該第一井區內，該第二摻雜區包含有一第二導電型態，且該第二導電型態與該第一導電型態彼此互補；一第三摻雜區，形成於該第二井區內，且該第三摻雜區包含有該第一導電型態；以及一第二SCR，該第二SCR之陽極係電性連接至該高供應電壓線，該第二SCR之陰極係電性連接至該低供應電壓線，其中該第二SCR包含：該第二摻雜區、該第一井區、該第二井區和該第三摻雜區。
  2. 如申請專利範圍第1項所述之ESD保護電路，其中該第一SCR之閘極與該第二SCR之閘極係電性連接至該低供應電壓線。
  3. 如申請專利範圍第1項所述之ESD保護電路，其中該第一SCR包含一第一pnp型雙載子接面電晶體(pnp-bipolar junction transistor，pnp-BJT)與一第一npn型雙載子接面電晶體(npn-BJT)，該第二SCR包含一第二pnp-BJT與一第二npn-BJT。
  4. 如申請專利範圍第3項所述之ESD保護電路，更包含一第一電阻，連接於該第一pnp-BJT之射極與該第一pnp-BJT之基極之間。
  5. 如申請專利範圍第4項所述之ESD保護電路，其中該第一電阻係電性連接至該高供應電壓線。
  6. 如申請專利範圍第3項所述之ESD保護電路，更包含一第二電阻，連接於該第二pnp-BJT之射極與該第二pnp-BJT之基極之間。
  7. 如申請專利範圍第6項所述之ESD保護電路，其中該第二電阻係電性連接至該高供應電壓線。
  8. 一種半導體靜電放電(ESD)保護元件，包含有：一基底；一埋藏層(buried layer)，埋設於該基底內，且該埋藏層包含有一第一導電型態； 一第一井區，形成於該基底內，且該第一井區包含有該第一導電型態；一第一摻雜區，形成於該第一井區內，且該第一摻雜區包含有該第一導電型態；一第二摻雜區，形成於該第一井區內且鄰接該第一摻雜區，該第二摻雜區包含有一第二導電型態，且該第二導電型態與該第一導電型態彼此互補；一第二井區，完全形成於該第一井區內，且該第二井區包含有該第二導電型態，該第二井區係藉由該第一井區與該第一摻雜區與該第二摻雜區分離；以及一第三摻雜區，形成於該第二井區內，且該第三摻雜區包含有該第一導電型態。
  9. 如申請專利範圍第8項所述之半導體ESD保護元件，其中該第一井區係接觸該第二井區之側壁與一底部。
  10. 如申請專利範圍第9項所述之半導體ESD保護元件，其中該第二井區係藉由該第一井區與該埋藏層分離。
  11. 如申請專利範圍第9項所述之半導體ESD保護元件，其中該第三摻雜區與該第一井區之間定義有一橫向距離與一縱向距離，且該橫向距離係大於該縱向距離。
  12. 如申請專利範圍第8項所述之半導體ESD保護元件，其中 該第一摻雜區與該第二摻雜區係電性連接至一第一供應電壓。
  13. 如申請專利範圍第8項所述之半導體ESD保護元件，更包含一第四摻雜區，形成於該第二井區內，且該第四摻雜區係藉由該第二井區與該第一井區及該第二摻雜區分離。
  14. 如申請專利範圍第13項所述之半導體ESD保護元件，其中該第三摻雜區與該第四摻雜區係電性連接至一第二供應電壓。
  15. 如申請專利範圍第8項所述之半導體ESD保護元件，其中該第三摻雜區包含一漸增摻雜區域與一重摻雜區域。
  16. 一種半導體靜電放電(ESD)保護元件佈局結構，包含有：一第一井區，包含有一第一導電型態；一環狀第一摻雜區，形成於該第一井區內，且該環狀第一摻雜區包含有該第一導電型態；至少一第二摻雜區，形成於該環狀第一摻雜區內，該第二摻雜區包含有一第二導電型態，且該第二導電型態與該第一導電型態彼此互補；一第二井區，完全形成於該第一井區內，且該第二井區包含有該第二導電型態；一第三摻雜區，形成於該第二井區內，且該第三摻雜區包含有該第一導電型態；以及一環狀第四摻雜區，形成於該第二井區內並且在該第二摻雜區之外，該環狀第四摻雜區包含有該第二導電型態且環繞該第三摻雜區。
  17. 如申請專利範圍第16項所述之半導體ESD保護元件佈局結構，其中該環狀第一摻雜區係環繞該第二井區。
  18. 如申請專利範圍第16項所述之半導體ESD保護元件佈局結構，更包含複數個接觸插塞，電性連接至該第二摻雜區、該第三摻雜區與該環狀第四摻雜區。
  19. 如申請專利範圍第16項所述之半導體ESD保護元件佈局結構，其中該第二摻雜區包含複數個島狀摻雜區或複數個條狀摻雜區雜區。
  20. 如申請專利範圍第16項所述之半導體ESD保護元件佈局結構，其中該第二摻雜區包含一環狀摻雜區。
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