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CN111725202B - Scr静电保护结构及其形成方法 - Google Patents

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CN111725202B CN201910213723.2A CN201910213723A CN111725202B CN 111725202 B CN111725202 B CN 111725202B CN 201910213723 A CN201910213723 A CN 201910213723A CN 111725202 B CN111725202 B CN 111725202B
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Abstract

一种SCR静电保护结构及其形成方法，结构包括：P型基底；位于基底中的第一N型阱、第二N型阱和第三N型阱；位于第一N型阱中顶部边缘的第一P型掺杂区；位于第一N型阱沿第一方向侧部且位于第一N型阱与第二N型阱之间基底中第一N型掺杂区；位于部分第一N型掺杂区和部分第一P型掺杂区上的第一栅极结构；位于第一N型阱沿第二方向侧部的若干第二栅极结构组，第二栅极结构组位于第一N型阱和第二N型阱之间的基底上；分别位于第二栅极结构在第一方向两侧基底中的第二N型掺杂区；位于相邻的第二栅极结构组之间部分第二N型掺杂区中的第二P型掺杂区；位于基底中的第三P型掺杂区和阴极N型掺杂区。所述SCR静电保护结构的性能提高。

Description

SCR静电保护结构及其形成方法
技术领域
本发明涉及静电保护领域，尤其涉及一种SCR静电保护结构及其形成方法。
背景技术
在集成电路芯片的制作和应用中，随着超大规模集成电路工艺技术的不断提高，目前的CMOS集成电路制作技术已经进入深亚微米阶段，MOS器件的尺寸不断减小，栅氧化层的厚度越来越薄，MOS器件耐压能力显著降低，静电放电(Electrostatic Discharge，ESD)对集成电路的危害变得越来越显著。因此，对集成电路进行ESD保护变得尤为重要。
为了加强对静电的防护能力，通常在芯片的输入输出接口端(I/O pad)连接静电保护电路，静电保护电路是芯片中的内部电路提供静电电流的放电路径，以避免静电将芯片的内部电路击穿。
然而，现有的静电保护结构的性能较差。
发明内容
本发明解决的问题是提供一种SCR静电保护结构及其形成方法，以提高SCR静电保护结构的性能。
为解决上述问题，本发明提供一种SCR静电保护结构，包括：P型的基底；位于基底中的第一N型阱、第二N型阱和第三N型阱，第二N型阱位于第一N型阱侧部且环绕第一N型阱，第二N型阱与第一N型阱相互分立，第三N型阱位于第一N型阱底部，第三N型阱与第一N型阱邻接且与第二N型阱的底部邻接；位于第一N型阱中顶部边缘的第一P型掺杂区；位于第一N型阱沿第一方向侧部的第一N型掺杂区，且第一N型掺杂区位于第一N型阱与第二N型阱之间基底中，第一N型掺杂区与第一P型掺杂区邻接；位于部分第一N型掺杂区和部分第一P型掺杂区上的第一栅极结构；位于第一N型阱沿第二方向侧部的若干第二栅极结构组，且第二栅极结构组位于第一N型阱和第二N型阱之间的基底上，各第二栅极结构组包括沿第一方向排列的两个第二栅极结构，第二方向垂直于第一方向；分别位于第二栅极结构在第一方向两侧基底中的第二N型掺杂区，第二N型掺杂区分别与第一N型阱和第二N型阱分立，所述若干第二栅极结构组在第一方向侧部的第二N型掺杂区与第一N型掺杂区邻接；第二P型掺杂区，第二P型掺杂区位于沿第一方向上相邻的第二栅极结构组之间的部分第二N型掺杂区中；位于基底中的第三P型掺杂区，第三P型掺杂区环绕第二N型阱且与第二N型阱分立，且第三P型掺杂区与第二栅极结构组中相邻的第二栅极结构之间的第二N型掺杂区电学连接；位于基底中的阴极N型掺杂区，阴极N型掺杂区环绕第三P型掺杂区且与第三P型掺杂区分立。
可选的，还包括：位于第一N型阱中顶部的阳极N型掺杂区，第一P型掺杂区环绕所述阳极N型掺杂区且与所述阳极N型掺杂区分立，所述阳极N型掺杂区与第一P型掺杂区电学连接。
可选的，还包括：第一连接线，所述第一连接线电学连接所述阳极N型掺杂区和第一P型掺杂区。
可选的，还包括：第二连接线，所述第二连接线的一端与第二栅极结构组中相邻的第二栅极结构之间的第二N型掺杂区连接，第二连接线的另一端与第三P型掺杂区连接。
可选的，还包括：第三连接线，第三连接线电学连接沿第一方向上相邻的第二栅极结构组之间的第二N型掺杂区、第二P型掺杂区、以及位于所述若干第二栅极结构组在第一方向侧部的第二N型掺杂区。
可选的，第三N型阱中N型离子的浓度小于第一N型阱中N型离子的浓度且小于第二N型阱中N型离子的浓度。
可选的，第三N型阱中N型离子的浓度为第一N型阱中N型离子浓度的1/2倍～3/4倍。
可选的，第一P型掺杂区呈环状结构；第一N型掺杂区分别位于第一N型阱沿第一方向的两侧；第二栅极结构组分别位于第一N型阱沿第二方向的两侧。
可选的，所述基底包括半导体衬底和位于半导体衬底的若干鳍部，鳍部的延伸方向平行于第一方向。
可选的，第一栅极结构的延伸方向平行于第二方向，第二栅极结构的延伸方向平行于第二方向。
本发明还提供一种形成上述任意一项SCR静电保护结构的方法，包括：提供P型基底；在所述基底中形成第一N型阱、第二N型阱和第三N型阱，第二N型阱位于第一N型阱侧部且环绕第一N型阱，第二N型阱与第一N型阱相互分立，第三N型阱位于第一N型阱底部，第三N型阱与第一N型阱邻接且与第二N型阱的底部邻接；在第一N型阱中顶部边缘形成第一P型掺杂区；在第一N型阱沿第一方向的侧部形成第一N型掺杂区，且第一N型掺杂区位于第一N型阱与第二N型阱之间基底中，第一N型掺杂区与第一P型掺杂区邻接；在部分第一N型掺杂区和部分第一P型掺杂区上形成第一栅极结构；在第一N型阱沿第二方向的侧部形成若干第二栅极结构组，且第二栅极结构组位于第一N型阱和第二N型阱之间的基底上，各第二栅极结构组包括沿第一方向排列的两个第二栅极结构，第二方向垂直于第一方向；在第二栅极结构沿第一方向两侧的基底中分别形成第二N型掺杂区，第二N型掺杂区分别与第一N型阱和第二N型阱分立，所述若干第二栅极结构组在第一方向侧部的第二N型掺杂区与第一N型掺杂区邻接；在沿第一方向上相邻的第二栅极结构组之间的部分第二N型掺杂区中形成第二P型掺杂区；在基底中形成第三P型掺杂区，第三P型掺杂区环绕第二N型阱且与第二N型阱分立，且第三P型掺杂区与第二栅极结构组中相邻的第二栅极结构之间的第二N型掺杂区电学连接；在基底中形成阴极N型掺杂区，阴极N型掺杂区环绕第三P型掺杂区且与第三P型掺杂区分立。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的SCR静电保护结构中，具有第一电流泄放结构和第二电流泄放结构，第一电流泄放结构为PNPN结构，第一电流泄放结构包括第一PNP管和第一NPN管，第一P型掺杂区作为第一PNP管的发射极，第一N型阱作为第一PNP管的基极，由第一N型阱、第二N型阱和第三N型阱包围的基底作为第一PNP管的集电极，第一N型阱作为第一NPN管的集电极，由第一N型阱、第二N型阱和第三N型阱包围的基底作为第一NPN管的基极，位于第二栅极结构组中相邻的第二栅极结构之间的第二N型掺杂区作为第一NPN管Q12的发射极。第二电流泄放结构为PNPN结构，第一电流泄放结构包括第二PNP管和第二NPN管，第一P型掺杂区作为第二PNP管的发射极，第一N型阱和第三N型阱共同作为第二PNP管的基极，位于第三N型阱和第二N型阱外围的基底作为第二PNP管的集电极，第一N型阱和第三N型阱共同作为第二NPN管的集电极，位于第三N型阱和第二N型阱外围的基底作为第二NPN管的基极，阴极N型掺杂区作为第二NPN管的发射极。SCR静电保护结构具有触发结构，所述触发结构包括：第三PNP管和第三NPN管，第一P型掺杂区作为第三PNP管的发射极，第一N型掺杂区作为第三PNP管的基极，第二P型掺杂区作为第三PNP管的集电极，第一N型掺杂区作为第三NPN管的集电极，第二P型掺杂区作为第三NPN管的基极，位于第二栅极结构组中相邻的第二栅极结构之间的第二N型掺杂区作为第三NPN管的发射极。由于具有触发结构，在阴极和阳极上施加电压时，所述触发结构中的第三PNP管和第三NPN管正向导通，这样抬高了基底的电压，这样使得第一NPN管和第二NPN管导通，第一NPN管导通使得第一PNP管的基极的电位拉低，这样促使第一PNP管导通，此时触发第一类电流泄放路径进行泄流，第二NPN管导通使得第二PNP管的基极的电位拉低，这样促使第二PNP管导通，此时触发第二类电流泄放路径进行泄流。综上，由于触发结构的触发作用，因此在较低的触发电压下，就能够触发第一类电流泄放路径和第二类电流泄放路径进行泄流，这样降低了SCR静电保护结构的触发电压。
其次，第二电流泄放结构中的第三N型阱的深度较大，因此增加了第二类电流泄放路径导通时的导通电阻，进而增加了SCR静电保护结构的保持电压。由于第一类电流泄放路径包括第一子电流泄放路径和第二子电流泄放路径，第一类电流泄放路径由第一子电流泄放路径和第二子电流泄放路径串联叠加，因此增加了SCR静电保护结构的保持电压。由于SCR静电保护结构的保持电压提高，因此对于SCR静电保护结构所保护的半导体器件，半导体器件的正常工作电压的范围得到扩展。
附图说明
图1是本发明一实施例中SCR静电保护结构的结构示意图；
图2是沿图1中切割线A-A1的剖面结构示意图；
图3是沿图1中切割线B-B1的剖面结构示意图；
图4是沿图1中切割线C-C1的剖面结构示意图；
图5是沿图1中切割线D-D1的剖面结构示意图；
图6是图1的中第一电流泄放结构和触发结构对应的等效电路图；
图7是图1的中第二电流泄放结构和触发结构对应的等效电路图。
具体实施方式
正如背景技术所述，现有技术形成的SCR静电保护结构的性能较差。
SCR静电保护结构中有两个重要的参数，分别为保持电压和触发电压。较高的保持电压和较低的触发电压是SCR静电保护结构不断追求的工艺方向。然而，现有的SCR静电保护结构中保持电压有待提高，触发电压有待降低。
在此基础上，本发明提供一种SCR静电保护结构，包括：P型的基底；位于基底中的第一N型阱、第二N型阱和第三N型阱，第二N型阱位于第一N型阱侧部且环绕第一N型阱，第二N型阱与第一N型阱相互分立，第三N型阱位于第一N型阱底部，第三N型阱与第一N型阱邻接且与第二N型阱的底部邻接；位于第一N型阱中顶部边缘的第一P型掺杂区；位于第一N型阱沿第一方向侧部的第一N型掺杂区，且第一N型掺杂区位于第一N型阱与第二N型阱之间基底中，第一N型掺杂区与第一P型掺杂区邻接；位于部分第一N型掺杂区和部分第一P型掺杂区上的第一栅极结构；位于第一N型阱沿第二方向侧部的若干第二栅极结构组，且第二栅极结构组位于第一N型阱和第二N型阱之间的基底上，各第二栅极结构组包括沿第一方向排列的两个第二栅极结构，第二方向垂直于第一方向；分别位于第二栅极结构在第一方向两侧基底中的第二N型掺杂区；位于相邻的第二栅极结构组之间部分第二N型掺杂区中的第二P型掺杂区；位于基底中的第三P型掺杂区和阴极N型掺杂区。所述SCR静电保护结构的性能提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本发明一实施例提供一种SCR静电保护结构，请结合参考图1至图5，包括：
P型的基底200；
位于基底200中的第一N型阱201、第二N型阱202和第三N型阱203，第二N型阱202位于第一N型阱201侧部且环绕第一N型阱201，第二N型阱202与第一N型阱201相互分立，第三N型阱203位于第一N型阱201底部，第三N型阱203与第一N型阱201邻接且与第二N型阱202的底部邻接；
位于第一N型阱201中顶部边缘的第一P型掺杂区210；
位于第一N型阱201沿第一方向X侧部的第一N型掺杂区230，且第一N型掺杂区230位于第一N型阱201与第二N型阱202之间基底200中，第一N型掺杂区230与第一P型掺杂区210邻接；
位于部分第一N型掺杂区230和部分第一P型掺杂区210上的第一栅极结构240；
位于第一N型阱201沿第二方向Y侧部的若干第二栅极结构组，且第二栅极结构组位于第一N型阱201和第二N型阱202之间的基底200上，各第二栅极结构组包括沿第一方向X排列的两个第二栅极结构250，第二方向Y垂直于第一方向X；
分别位于第二栅极结构250在第一方向X两侧基底200中的第二N型掺杂区260，第二N型掺杂区260分别与第一N型阱201和第二N型阱202分立，所述若干第二栅极结构组在第一方向X侧部的第二N型掺杂区260与第一N型掺杂区230邻接；
第二P型掺杂区270，第二P型掺杂区270位于沿第一方向X上相邻的第二栅极结构组之间的部分第二N型掺杂区260中；
位于基底200中的第三P型掺杂区280，第三P型掺杂区280环绕第二N型阱202且与第二N型阱202分立，且第三P型掺杂区280与第二栅极结构组中相邻的第二栅极结构250之间的第二N型掺杂区260电学连接；
位于基底200中的阴极N型掺杂区290，阴极N型掺杂区290环绕第三P型掺杂区280且与第三P型掺杂区280分立。
本实施例中，以基底200为平面型半导体衬底为示例。
所述基底200的导电类型为P型，所述基底200的材料为单晶硅、单晶锗或者单晶锗化硅。
所述基底200的表面均暴露出第一N型阱201和第二N型阱202，也就是说，第一N型阱201的顶部表面与基底200的表面齐平，第二N型阱202的顶部表面与基底200的表面齐平。
第三N型阱203在基底200中的深度大于第一N型阱201在基底200中的深度。
第三N型阱203中N型离子的浓度小于第一N型阱201中N型离子的浓度且小于第二N型阱202中N型离子的浓度。在一个具体的实施例中，第三N型阱203中N型离子的浓度为第一N型阱201中N型离子的浓度的1/2倍～3/4倍。
本实施例中，第三N型阱203中N型离子的浓度较小的好处为：后续第二电流泄放路径导通之后，对应的导通电阻较大，利于保持电压的提高。
第三N型阱203与第一N型阱201邻接且与第二N型阱202的底部邻接，这样，第三N型阱203和第二N型阱202形成半包围结构，位于第三N型阱203上方且位于第二N型阱202和第一N型阱201之间的基底200，与位于第三N型阱203下方的基底200隔离开，且第二N型阱202朝向第一N型阱201一侧的基底200与第二N型阱202背向第一N型阱201一侧的基底200被第二N型阱202隔离开。
所述SCR静电保护结构还包括：位于第一N型阱201中顶部的阳极N型掺杂区220，第一P型掺杂区210环绕所述阳极N型掺杂区220且与所述阳极N型掺杂区220分立，所述阳极N型掺杂区220与第一P型掺杂区210电学连接。
本实施例中，第一P型掺杂区210呈环状结构。
所述SCR静电保护结构还包括：位于基底200上的第一连接线，所述第一连接线电学连接所述阳极N型掺杂区220和第一P型掺杂区210。
第一连接线的材料为金属。
本实施例中，第一N型掺杂区230分别位于第一N型阱201沿第一方向X的两侧，且第一N型掺杂区位于第一N型阱与第二N型阱202之间基底200中，第一N型掺杂区230与第一P型掺杂区210邻接。
第一栅极结构240的延伸方向平行于第二方向Y。第二栅极结构250的延伸方向平行于第二方向Y。
第一栅极结构240位于部分第一N型掺杂区230上，第一栅极结构240还在第一方向X延伸至与第一N型掺杂区230相邻的部分第一P型掺杂区210上。
本实施例中，第二栅极结构组分别位于第一N型阱201沿第二方向Y的两侧。
本实施例中，各第二栅极结构组包括两个第二栅极结构250，每个第二栅极结构组仅包括两个第二栅极结构250。
第二栅极结构250与第一N型阱201相互分立且与第二N型阱202相互分立。各第二栅极结构250相互分立。
所述若干第二栅极结构组在第一方向X侧部的第二N型掺杂区260与第一N型掺杂区230邻接，指的是：所述若干第二栅极结构组作为一个整体在第一方向侧部的第二N型掺杂区260与第一N型掺杂区230邻接，相邻第二栅极结构之间的第二N型掺杂区260与第一N型掺杂区230不邻接。
各第二栅极结构250在第一方向X两侧基底200中的第二N型掺杂区260相互分立，所述第二栅极结构250在第一方向X一侧的第二N型掺杂区260作为源区，第二栅极结构250在第一方向X另一侧的第二N型掺杂区260作为漏区。具体的，在第一方向X上相邻的第二栅极结构组之间的第二N型掺杂区260为漏区，且所述若干第二栅极结构组作为一个整体在第一方向X两侧的第二N型掺杂区260为漏区，第二栅极结构组中相邻的第二栅极结构250之间的第二N型掺杂区260为源区。
对于第二栅极结构两侧的源区和漏区，各源区电学连接，各漏区电学连接，源区和漏区之间不连接，具体的，本实施例中，对于第二栅极结构组中相邻的第二栅极结构250之间的第二N型掺杂区260，各第二N型掺杂区260电学连接在一起，且第二栅极结构组中相邻的第二栅极结构250之间的第二N型掺杂区260与第三P型掺杂区280电学连接；沿第一方向X上相邻的第二栅极结构组之间的第二N型掺杂区260与第二P型掺杂区270电学连接，且与若干第二栅极结构组作为一个整体在第一方向X两侧的第二N型掺杂区260电学连接，各第二P型掺杂区270电学连接。
需要说明的是，本实施例中，第一N型掺杂区230与第三P型掺杂区280不通过导线连接，对于各第二栅极结构组一侧的漏区，各漏区与第三P型掺杂区280不通过导线连接。
第二P型掺杂区270的底部表面与第二N型掺杂区260的底部表面齐平。
所述SCR静电保护结构还包括：第二连接线，所述第二连接线的一端与第二栅极结构组中相邻的第二栅极结构250之间的第二N型掺杂区260连接，第二连接线的另一端与第三P型掺杂区280连接。
所述SCR静电保护结构还包括：第三连接线，第三连接线电学连接沿第一方向上相邻的第二栅极结构组之间的第二N型掺杂区260、第二P型掺杂区270、以及位于所述若干第二栅极结构组在第一方向侧部的第二N型掺杂区260。
第二连接线与第三连接线均为金属。
本实施例的SCR静电保护结构包括第一电流泄放结构和第二电流泄放结构。
第一电流泄放结构T1为PNPN结构，第一电流泄放结构T1包括第一PNP管Q11和第一NPN管Q12，第一P型掺杂区210作为第一PNP管Q11的发射极，第一N型阱201作为第一PNP管Q11的基极，由第一N型阱201、第二N型阱202和第三N型阱203包围的基底200作为第一PNP管Q11的集电极，第一N型阱201作为第一NPN管Q12的集电极，由第一N型阱201、第二N型阱202和第三N型阱203包围的基底200作为第一NPN管Q12的基极，位于第二栅极结构组中相邻的第二栅极结构250之间的第二N型掺杂区260作为第一NPN管Q12的发射极。第一电流泄放结构T1参照图6，关于第一PNP管Q11和第一NPN管Q12的连接关系参照图6。
第二电流泄放结构T2为PNPN结构，第一电流泄放结构T2包括第二PNP管Q21和第二NPN管Q22，第一P型掺杂区210作为第二PNP管Q21的发射极，第一N型阱201和第三N型阱203共同作为第二PNP管Q21的基极，位于第三N型阱203和第二N型阱202外围的基底200作为第二PNP管Q21的集电极，第三N型阱203和第二N型阱202外围的基底200包括第三N型阱203底部的基底200和第二N型阱202背向第一N型阱201的侧部的基底200，第一N型阱201和第三N型阱203共同作为第二NPN管Q22的集电极，位于第三N型阱203和第二N型阱202外围的基底200作为第二NPN管Q22的基极，阴极N型掺杂区290作为第二NPN管Q22的发射极。第二电流泄放结构T2参照图7，关于第二PNP管Q21和第二NPN管Q22的连接关系参照图7。
本实施例的SCR静电保护结构中，具有两类电流泄放路径，分别为第一类电流泄放路径和第二类电流泄放路径L2，第一类电流泄放路径包括第一子电流泄放路径L11和第二子电流泄放路径L12，第一子电流泄放路径L11对应第一电流泄放结构T1。在第二子电流泄放路径L12中，电流由第三P型掺杂区280通过与第三P型掺杂区280邻接的基底200再流向阴极N型掺杂区290。
本实施例的SCR静电保护结构具有触发结构T3(参考图6和图7)，所述触发结构T3包括：第三PNP管Q31和第三NPN管Q32，第一P型掺杂区210作为第三PNP管Q31的发射极，第一N型掺杂区230作为第三PNP管Q31的基极，第二P型掺杂区270作为第三PNP管Q31的集电极，第一N型掺杂区230作为第三NPN管Q32的集电极，第二P型掺杂区270作为第三NPN管Q32的基极，位于第二栅极结构组中相邻的第二栅极结构250之间的第二N型掺杂区260作为第三NPN管Q32的发射极。
本实施例中，由于具有触发结构T3，在阴极和阳极上施加电压时，所述触发结构T3中的第三PNP管Q31和第三NPN管Q32正向导通，这样抬高了基底200的电压，这样使得第一NPN管Q12导通，同时，第一NPN管Q12导通使得第一PNP管Q11的基极的电位拉低，这样促使第一PNP管Q11导通，此时触发第一类电流泄放路径进行泄流。由于具有触发结构T3，在阴极和阳极上施加电压时，所述触发结构T3中的第三PNP管Q31和第三NPN管Q32正向导通，这样抬高了基底200的电压，这样使得第二NPN管导通，同时，第二NPN管导通使得第二PNP管的基极的电位拉低，这样促使第二PNP管导通，此时触发第二类电流泄放路径进行泄流。综上，由于触发结构T3的触发作用，因此在较低的触发电压下，就能够触发第一类电流泄放路径和第二类电流泄放路径进行泄流，这样降低了SCR静电保护结构的触发电压。
本实施例中，第二电流泄放结构T2中的第三N型阱203的深度较大，因此增加了第二类电流泄放路径导通时的导通电阻，进而增加了SCR静电保护结构的保持电压(holdvoltage)；其次，由于第一类电流泄放路径包括第一子电流泄放路径L11和第二子电流泄放路径L12，第一类电流泄放路径由第一子电流泄放路径L11和第二子电流泄放路径L12串联叠加，因此增加了SCR静电保护结构的保持电压。由于SCR静电保护结构的保持电压提高，因此对于SCR静电保护结构所保护的半导体器件，半导体器件的正常工作电压的范围得到扩展。
本实施例中，一方面，触发结构为寄生器件，没有占用额外的面积，另一方面，在一个实施例中，第一P型掺杂区210的宽度大于阳极N型掺杂区220在第一方向的尺寸且大于阳极N型掺杂区220在第二方向的宽度，第一P型掺杂区210的宽度指的是：第一P型掺杂区210的外侧壁至内侧壁之间的距离；第二P型掺杂区270在第二方向上的尺寸小于第二N型掺杂区260在第二方向上的尺寸，第三P型掺杂区280的宽度小于阴极N型掺杂区290的宽度，这样使得在不影响触发作用的情况下，阳极N型掺杂区220占用的面积较小，第二P型掺杂区270占用的面积较小，第三P型掺杂区280占用的面积较小，单位面积的放电电流增大，这样使得提高了SCR静电保护结构的级别。
本实施例中的触发结构为寄生的触发结构，因此节约了SCR静电保护结构的面积。
需要说明的是，在图6中，第一NPN管Q12的发射极通过第三P型掺杂区280与阴极N型掺杂区290连接。图6中Rwell_1指的是：第一N型阱201的等效电阻，图7中Rwell_2指的是：第一N型阱201和第三N型阱203总的等效电阻。
相应的，本发明还提供一种形成上述SCR静电保护结构的方法，包括：提供P型基底；在基底中形成第一N型阱、第二N型阱和第三N型阱，第二N型阱位于第一N型阱侧部且环绕第一N型阱，第二N型阱与第一N型阱相互分立，第三N型阱位于第一N型阱底部，第三N型阱与第一N型阱邻接且与第二N型阱的底部邻接；在第一N型阱中顶部边缘形成第一P型掺杂区；在第一N型阱沿第一方向的侧部形成第一N型掺杂区，且第一N型掺杂区位于第一N型阱与第二N型阱之间基底中，第一N型掺杂区与第一P型掺杂区邻接；在部分第一N型掺杂区和部分第一P型掺杂区上形成第一栅极结构；在第一N型阱沿第二方向的侧部形成若干第二栅极结构组，且第二栅极结构组位于第一N型阱和第二N型阱之间的基底上，各第二栅极结构组包括沿第一方向排列的两个第二栅极结构，第二方向垂直于第一方向；在第二栅极结构沿第一方向两侧的基底中分别形成第二N型掺杂区，第二N型掺杂区分别与第一N型阱和第二N型阱分立，所述若干第二栅极结构组在第一方向侧部的第二N型掺杂区与第一N型掺杂区邻接；在沿第一方向上相邻的第二栅极结构组之间的部分第二N型掺杂区中形成第二P型掺杂区；在基底中形成第三P型掺杂区，第三P型掺杂区环绕第二N型阱且与第二N型阱分立，且第三P型掺杂区与第二栅极结构组中相邻的第二栅极结构之间的第二N型掺杂区电学连接；在基底中形成阴极N型掺杂区，阴极N型掺杂区环绕第三P型掺杂区且与第三P型掺杂区分立。
本发明另一实施例还提供一种SCR静电保护结构，本实施例的SCR静电保护结构与前一实施例中SCR静电保护结构的区别在于：基底包括半导体衬底和位于半导体衬底的若干鳍部，鳍部的延伸方向平行于第一方向。
第二栅极结构横跨部分鳍部。
本实施例的第一类电流泄放路径贯穿鳍部，第二类电流泄放路径贯穿鳍部，贯穿的方式从鳍部在宽度方向上一侧的侧壁至鳍部另一侧的侧壁，这样使得放电电流增大，提高SCR静电保护结构的级别。
相应的，本实施例还提供一种形成上述SCR静电保护结构的方法，本实施例的方法参照前一实施例的方法，不再详述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种SCR静电保护结构，其特征在于，包括：
P型的基底；位于基底中的第一N型阱、第二N型阱和第三N型阱，第二N型阱位于第一N型阱侧部且环绕第一N型阱，第二N型阱与第一N型阱相互分立，第三N型阱位于第一N型阱底部，第三N型阱与第一N型阱邻接且与第二N型阱的底部邻接；
位于第一N型阱中顶部边缘的第一P型掺杂区；
位于第一N型阱沿第一方向侧部的第一N型掺杂区，且第一N型掺杂区位于第一N型阱与第二N型阱之间基底中，第一N型掺杂区与第一P型掺杂区邻接；
位于部分第一N型掺杂区和部分第一P型掺杂区上的第一栅极结构；
位于第一N型阱沿第二方向侧部的若干第二栅极结构组，且第二栅极结构组位于第一N型阱和第二N型阱之间的基底上，各第二栅极结构组包括沿第一方向排列的两个第二栅极结构，第二方向垂直于第一方向；
分别位于第二栅极结构在第一方向两侧基底中的第二N型掺杂区，第二N型掺杂区分别与第一N型阱和第二N型阱分立，所述若干第二栅极结构组在第一方向侧部的第二N型掺杂区与第一N型掺杂区邻接；
第二P型掺杂区，第二P型掺杂区位于沿第一方向上相邻的第二栅极结构组之间的部分第二N型掺杂区中；
位于基底中的第三P型掺杂区，第三P型掺杂区环绕第二N型阱且与第二N型阱分立，且第三P型掺杂区与第二栅极结构组中相邻的第二栅极结构之间的第二N型掺杂区电学连接；
位于基底中的阴极N型掺杂区，阴极N型掺杂区环绕第三P型掺杂区且与第三P型掺杂区分立。
2.根据权利要求1所述的SCR静电保护结构，其特征在于，还包括：位于第一N型阱中顶部的阳极N型掺杂区，第一P型掺杂区环绕所述阳极N型掺杂区且与所述阳极N型掺杂区分立，所述阳极N型掺杂区与第一P型掺杂区电学连接。
3.根据权利要求2所述的SCR静电保护结构，其特征在于，还包括：第一连接线，所述第一连接线电学连接所述阳极N型掺杂区和第一P型掺杂区。
4.根据权利要求1所述的SCR静电保护结构，其特征在于，还包括：第二连接线，所述第二连接线的一端与第二栅极结构组中相邻的第二栅极结构之间的第二N型掺杂区连接，第二连接线的另一端与第三P型掺杂区连接。
5.根据权利要求1所述的SCR静电保护结构，其特征在于，还包括：第三连接线，第三连接线电学连接沿第一方向上相邻的第二栅极结构组之间的第二N型掺杂区、第二P型掺杂区、以及位于所述若干第二栅极结构组在第一方向侧部的第二N型掺杂区。
6.根据权利要求1所述的SCR静电保护结构，其特征在于，第三N型阱中N型离子的浓度小于第一N型阱中N型离子的浓度且小于第二N型阱中N型离子的浓度。
7.根据权利要求6所述的SCR静电保护结构，其特征在于，第三N型阱中N型离子的浓度为第一N型阱中N型离子浓度的1/2倍～3/4倍。
8.根据权利要求1所述的SCR静电保护结构，其特征在于，第一P型掺杂区呈环状结构；第一N型掺杂区分别位于第一N型阱沿第一方向的两侧；第二栅极结构组分别位于第一N型阱沿第二方向的两侧。
9.根据权利要求1所述的SCR静电保护结构，其特征在于，所述基底包括半导体衬底和位于半导体衬底的若干鳍部，鳍部的延伸方向平行于第一方向。
10.根据权利要求1所述的SCR静电保护结构，其特征在于，第一栅极结构的延伸方向平行于第二方向，第二栅极结构的延伸方向平行于第二方向。
11.一种形成权利要求1至10任意一项所述SCR静电保护结构的方法，其特征在于，包括：
提供P型基底；
在所述基底中形成第一N型阱、第二N型阱和第三N型阱，第二N型阱位于第一N型阱侧部且环绕第一N型阱，第二N型阱与第一N型阱相互分立，第三N型阱位于第一N型阱底部，第三N型阱与第一N型阱邻接且与第二N型阱的底部邻接；
在第一N型阱中顶部边缘形成第一P型掺杂区；
在第一N型阱沿第一方向的侧部形成第一N型掺杂区，且第一N型掺杂区位于第一N型阱与第二N型阱之间基底中，第一N型掺杂区与第一P型掺杂区邻接；
在部分第一N型掺杂区和部分第一P型掺杂区上形成第一栅极结构；
在第一N型阱沿第二方向的侧部形成若干第二栅极结构组，且第二栅极结构组位于第一N型阱和第二N型阱之间的基底上，各第二栅极结构组包括沿第一方向排列的两个第二栅极结构，第二方向垂直于第一方向；
在第二栅极结构沿第一方向两侧的基底中分别形成第二N型掺杂区，第二N型掺杂区分别与第一N型阱和第二N型阱分立，所述若干第二栅极结构组在第一方向侧部的第二N型掺杂区与第一N型掺杂区邻接；
在沿第一方向上相邻的第二栅极结构组之间的部分第二N型掺杂区中形成第二P型掺杂区；
在基底中形成第三P型掺杂区，第三P型掺杂区环绕第二N型阱且与第二N型阱分立，且第三P型掺杂区与第二栅极结构组中相邻的第二栅极结构之间的第二N型掺杂区电学连接；
在基底中形成阴极N型掺杂区，阴极N型掺杂区环绕第三P型掺杂区且与第三P型掺杂区分立。
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