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CN112447703A - 静电放电防护元件 - Google Patents

静电放电防护元件 Download PDF

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CN112447703A
CN112447703A CN201910923703.4A CN201910923703A CN112447703A CN 112447703 A CN112447703 A CN 112447703A CN 201910923703 A CN201910923703 A CN 201910923703A CN 112447703 A CN112447703 A CN 112447703A
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CN201910923703.4A
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张文宗
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    • H10D89/713—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base region coupled to the collector region of the other transistor, e.g. silicon controlled rectifier [SCR] devices
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  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种静电放电(ESD)防护元件，其具有穿通的触发机制，能达成极低的触发电压，同时此ESD防护元件结构中包含由寄生NPN及PNP晶体管所形成硅控整流器(SCR)元件，将会有突返的特性，提高ESD防护元件的防护能力。

Description

静电放电防护元件
技术领域
本发明主要是关于静电放电(ESD)防护元件，其结构及形成半导体元件的方法。
背景技术
电路的输入输出端都需使用静电放电(ESD)防护元件，其具有高的电流泄放能力，以避免静电、雷击或突波等对电路造成毁损。过去在半导体行业利用不同方法与结构以形成ESD防护元件。
ESD防护技术最常见是以齐纳二极管为主体，如图1A所示，其触发电压大于5V，动态电阻高且无突返(snapback)特性，其箝位电压会变高。另一类ESD技术是以硅控整流器(SCR，silicon controlled rectifier)为主体，通常是搭配齐纳二极管作为触发元件，如图1B所示，因SCR具有突返特性可有助于降低箝位电压。因现有IC工作电压由5V逐渐下降至3.3V，再下降至2.5V。因为承受电压下降，需有较低触发电压来协助箝位电压的降低。齐纳二极管击穿电压低到5V时，隧道效应会使击穿曲线软化，使得漏电流增大。因此，另一类ESD防护技术会使用低压穿通达到低触发电压的特点。通常低压穿通元件是NPN结构，其中以N+P+P-N+四层结构有较佳的电性，如图1C所示，其反向漏电小且动态电阻低。该结构突返特性不明显，其穿通后呈雪崩状态会具有低的动态电阻而可降低箝位电压。通常ESD防护元件需要搭配低电容的二极管的使用来达低电容的需求。N+P+P-N+制程条件限制较多—较难在同一晶圆上制作出低电容的二极管。N+P+P-N+低压穿通的ESD防护元件要达低电容的需求，通常需用到多晶片封装的方式来制作。
期望有技术解决上述问题。本发明在此背景下产生。
发明内容
本发明ESD防护元件是利用一种穿通的结构，以穿通后的漏电流来启动SCR元件，使ESD防护元件具有低触发电压，触发电压可降低至5V或更低。
本发明的元件结构有寄生NPN及PNP晶体管组成SCR元件，使此ESD防护元件具有突返特性，能提高ESD电流的泄放能力及降低箝位电压。同时，本发明的ESD防护元件的结构限制较不严格，可依低电容二极管的制作方法作调整，将可用单一晶片制作出低电容的ESD防护元件。
本发明涉及ESD防护元件的结构。在本发明的一实施态样中，提供一种ESD防护元件，包括：半导体基板，具有第一掺杂类型；第一井，具有第一掺杂类型，配置在该半导体基板上，该第一井包含一第一部分及一第二部分；第二井，具有第二掺杂类型，配置在该半导体基板上且在该第一井的该第一部分及该第二部分之间；以及第三井，具有第一掺杂类型，形成在该第二井内。该ESD防护元件更包括：第一扩散区，具有第一掺杂类型，形成在该第一井内；第二扩散区，具有第一掺杂类型，在该第三井内；以及第三扩散区，具有第二掺杂类型，在该第三井内。
在一实施态样中，提供一种ESD防护元件，包括：半导体基板，具有第二掺杂类型；第一井，具有第一掺杂类型，配置在该半导体基板上；第二井，具有第二掺杂类型，形成在该第一井内；以及第三井，具有第一掺杂类型，形成在该第二井内。该ESD防护元件更包括：第一扩散区，具有第一掺杂类型，形成在该第一井内；第二扩散区，具有第一掺杂类型，在该第三井内；及第三扩散区，具有第二掺杂类型，在该第三井内。
在某些实施态样中，该第一扩散区耦接至低电位的阴极；而该第二扩散区及该第三扩散区耦接至高电位的阳极。
在另一实施态样中，一种ESD防护元件，包括：第一掺杂类型半导体基板，该半导体基板为重掺杂；第一外延层，形成于该半导体基板之上；第二外延层，形成于该第一外延层之上；第一埋层，具有第一掺杂类型，形成于该第一外延层内，包含一第一部分及一第二部分；以及第二埋层，具有第二掺杂类型，形成于该第一外延层内，在该第一埋层的该第一部分及该第二部分之间。该ESD防护元件更包括：第一井，具有第一掺杂类型，形成于该第二外延层内，且位于该第一埋层上方，该第一井包含一第一部分及一第二部分，该第一井的第一部分和第二部分分别在该第一埋层的第一部分及该第二部分之上，其中，该第一埋层、该第一井、及该半导体基板电性耦接；第二井，具有第二掺杂类型，形成于该第二外延层内，位于该第二埋层上方，该第二井位在该第一井的第一部分和第二部分之间；以及第三井，具有第一掺杂类型，形成在该第二井内。该ESD防护元件亦包括：第二扩散区，具有第一掺杂类型，在该第三井内；以及第三扩散区，具有第二掺杂类型，在该第三井内。
在一实施态样中，一种ESD防护元件，包括：第一掺杂类型或第二掺杂类型半导体基板，该半导体基板为重掺杂；第一外延层，形成于该半导体基板之上；第二外延层，形成于该第一外延层之上；第一埋层，具有第一掺杂类型，形成于该第一外延层内；以及第二埋层，具有第二掺杂类型，形成于该第一外延层内且位于该第一埋层的一中间区域。该ESD防护元件更包括：第一井，具有第一掺杂类型，形成于该第二外延层内，且位于该第一埋层上方，该第一井包含一第一部分及一第二部分，其中，该第一埋层、该第一井、及该第一掺杂类型的半导体基板电性耦接；第二井，具有第二掺杂类型，形成于该第二外延层内，位于该第二埋层上方，该第二井位在该第一井的第一部分和第二部分之间；以及第三井，具有第一掺杂类型，形成在该第二井内。该ESD防护元件亦包括：第二扩散区，具有第一掺杂类型，在该第三井内；及第三扩散区，具有第二掺杂类型，在该第三井内。
在某些实施态样中，该第一掺杂类型的半导体基板耦接至低电位的阴极；而该第二扩散区及该第三扩散区耦接至高电位的阳极。
在另一些实施态样中，一种ESD防护元件，包括：第一掺杂类型或第二掺杂类型半导体基板，该半导体基板为轻掺杂；第一埋层，具有第一掺杂类型，在该半导体基板内；第一外延层，形成于该半导体基板及该第一埋层之上；第二外延层，形成于该第一外延层上；第一井，具有第一掺杂类型，形成于该第二外延层之内，且位于该第一埋层上方，该第一井包含一第一部分及一第二部分；第二埋层，具有第二掺杂类型，形成于第一外延层内，且于该第一埋层的中间区域上方，在该第一井的该第一部分及该第二部分之间；第二井，具有第二掺杂类型，形成于该第二外延层之内且于该第二埋层上方，且在该第一井的该第一部分及该第二部分之间；以及第三井，具有第一掺杂类型，形成在该第二井内。该ESD防护元件更包括：第二扩散区，具有第一掺杂类型，在该第三井内；以及第三扩散区，具有第二掺杂类型，在该第三井内。
在一实施态样中，一种ESD防护元件，包括：第一掺杂类型或第二掺杂类型半导体基板，该半导体基板为轻掺杂；第一埋层，具有第一掺杂类型，在该半导体基板内；第一外延层，形成于该半导体基板及该第一埋层之上；第一井，具有第一掺杂类型，形成于该第一外延层之内，且位于该第一埋层上方，该第一井包含一第一部分及一第二部分；第二埋层，具有第二掺杂类型，形成于该半导体基板内且于该第一埋层的中间区域上方，在该第一井的该第一部分及该第二部分之间；第二井，具有第二掺杂类型，形成于该第一外延层之内且在该第二埋层上方，且在该第一井的该第一部分及该第二部分之间；以及第三井，具有第一掺杂类型，形成在该第二井内。该ESD防护元件更包括：第二扩散区，具有第一掺杂类型，在该第三井内；及第三扩散区，具有第二掺杂类型，位在该第三井内。
在某些实施态样中，该第二扩散区及该第三扩散区耦接至同一端点。
在某些实施态样中，该第三扩散区、该第三井及该第二井形成一PNP晶体管；而该第三井、该第二井及该第一井形成一NPN晶体管。
在某些实施态样中，该第二井是浮接区域。
在某些实施态样中，更包含一第一扩散区，该第一扩散区具有第一掺杂类型，且形成在该第一井内。
在某些实施态样中，该第一扩散区耦接至低电位的阴极；而该第二扩散区及该第三扩散区耦接至高电位的阳极。
附图说明
本揭露内容，由实施方式章节与随附图式，将更能完全理解，其中：
图1A为先前技术:齐纳二极管为主体的ESD防护技术。
图1B为先前技术:硅控整流器(SCR)为主体的ESD防护技术。
图1C为先前技术:NPN低压穿通技术。
图2为本发明的一实施例，具有N型基板的ESD防护元件的剖面图。
图3为本发明的一实施例的有效电路图。
图4为本发明的一实施例，具有N型基板的ESD防护元件的剖面图。
图5为本发明的一实施例，具有P型基板的ESD防护元件的剖面图。
图6为本发明的一实施例，双层外延层及使用重掺杂N型基板的剖面图。
图7为本发明的一实施例，双层外延层及使用重掺杂N型基板或重掺杂P型基板的剖面图。
图8为本发明的一实施例，双层外延层及使用轻掺杂N型基板或轻掺杂P型基板的剖面图。
图9为本发明的一实施例，单层外延层及使用轻掺杂N型基板或轻掺杂P型基板的剖面图。
图10为本发明ESD防护元件与二极管所组成的低电容的ESD防护电路。
图11为本发明使用外延层实施例的运作期间的仿真IV特性曲线图。
【符号说明】
200、ESD防护元件，201、N型基板，221、N型深井，221-1、第一部分，221-2、第二部分，223、P型井，224、N型井，225、N型扩散区，226、N型扩散区，227、N型扩散区，228、P型扩散区，400、ESD防护元件，401、N型基板，421、N型深井，421-1、第一部分，421-2、第二部分，423、P型井，424、N型井，425、N型扩散区，426、N型扩散区，427、N型扩散区，428、P型扩散区，429、P型扩散区，500、ESD防护元件，501、P型基板，521、N型深井，523、P型井，524、N型井，525、N型扩散区，526、N型扩散区，527、N型扩散区，528、P型扩散区，529、P型扩散区，600、ESD防护元件，601、基板，602、第一外延层，603、第二外延层，611、N型埋层，611-1、第一部分，611-2、第二部分，613、P型埋层，621、N型深井，621-1、第一部分，621-2、第二部分，623、P型井，624、N型井，625、N型扩散区，626、N型扩散区，627、N型扩散区，628、P型扩散区，629、P型扩散区，700、ESD防护元件，701、基板，702、第一外延层，703、第二外延层，711、N型埋层，713、P型埋层，721、N型深井，721-1、第一部分，721-2、第二部分，723、P型井，724、N型井，725、N型扩散区，726、N型扩散区，727、N型扩散区，728、P型扩散区，729、P型扩散区，800、ESD防护元件，801、基板，802、第一外延层，803、第二外延层，811、N型埋层，813、P型埋层，821、N型深井，821-1、第一部分，821-2、第二部分，823、P型井，824、N型井，825、N型扩散区，826、N型扩散区，827、N型扩散区，828、P型扩散区，829、P型扩散区，900、ESD防护元件，901、基板，902、外延层，911、N型埋层，913、P型埋层，921、N型深井，921-1、第一部分，921-2、第二部分，923、P型井，924、N型井，925、N型扩散区，926、N型扩散区，927、N型扩散区，928、P型扩散区，929、P型扩散区，1000、ESD防护元件。
具体实施方式
本发明的目的、优点和特色藉由以下实施例的详细说明及随附图式可更加明白。
为了更清楚地了解本发明的实施方式，在以下的叙述中，将提出许多特定细节。然而，即使缺乏该等特定细节的一部分或全部，所揭示的实施例亦可能实施。在某些情况下，则不详细说明习知的结构及操作方式，以免不必要地模糊所揭示的实施例内容。应当了解，图中所示的各种实施例是示意性的，且不一定按照比例绘制。
图2为根据本发明一实施例的ESD防护元件200的半导体结构的剖面图。如图2显示，ESD防护元件200包括N型基板201。在N型基板201之上形成有P型井223、及N型深井221，其中N型深井221包含第一部分221-1及第二部分221-2。P型井223位于N型深井221的第一部分221-1及第二部分221-2之间。在此实施例中，在N型深井221的第一部分221-1及第二部分221-2内分别形成有N型扩散区225及N型扩散区226。在P型井223内形成有N型井224。在N型井224内形成N型扩散区227及P型扩散区228。
P型扩散区228、N型井224、及P型井223形成PNP晶体管，且N型井224、P型井223、及N型深井221与N型基板201形成NPN晶体管。此两个寄生PNP晶体管及NPN晶体管将会形成SCR元件，其电路示意图如图3所示，其中RP井及RN井分别代表P型井223、N型井224的寄生电阻，而RN深井则代表N型深井221与N型基板201的寄生电阻。在此电路中，PNP晶体管射极及基极电性耦接至同一端点。
在此电路中，当同时施加正向偏压在该N型井内的N型扩散区及该P型扩散区，此时该N型井与该P型井的接面会是呈逆偏。加至某个偏压时，将使该P型扩散区与该P型井穿通，随后其漏电流将随施加正偏压增加而增大，当漏电流达到足以启动SCR元件，此时所施加正偏压是所谓触发电压，SCR元件启动后将出现突返现象。
具体来说，当同时施加正向偏压在N型扩散区227及P型扩散区228时，此时N型井224与P型井223之间的接面是逆偏，其空乏区会随所施加的偏压增加而扩大。当空乏区接触到P型扩散区228时，将达到穿通状态。
穿通前反向漏电流小，施加偏压增加时漏电流没有明显增加。穿通后产生较明显漏电流，漏电流中的电洞由N型井224注入P型井223。P型井223是NPN晶体管的基极，进入P型井223的电洞是主载子，成为基极电流。基极电流将促使射极将电子注入基极，也就是说，电子将会从N型深井221及N型基板等区域注入到P型井223。因N型井224与P型井223的接面是逆偏，这些注入电子在流经P型井223后被集极N型井224所收集。同时，进入N型井224的电子是主载子，将成为PNP晶体管的基极电流，此基极电流将促使射极将电洞注入基极，也就是说，电洞将会从P型扩散区228注入到N型井224。由于N型井224与P型井223的接面是逆偏，所以这些注入电洞在流经N型井224后被集极P型井223所收集。因此形成内部正回馈机制，使得穿通后，电流会随施加偏压增加将会明显增大。在NPN及PNP晶体同时启动后，正回馈机制使SCR形成自持导通路径，使通路电阻迅速降低，产生突返现象。一般应用于ESD防护的SCR元件的启动机制是利用寄生电阻产生约0.7V的压降，使基极与射极达到足够的顺向偏压来启动NPN或PNP晶体管。本发明以穿通方式使PNP晶体管导通，并直接利用穿通漏电流作为基极电流来启动NPN晶体管，以降低可使SCR元件启动的触发电压。
在一实施例中，P型井223维持在浮接状态，形成基极开路的NPN晶体管，当电洞由N型井224注入P型井223时，所有电洞须流向射极，能有效引发NPN晶体管射极的电子注入基极，因此可使SCR元件启动所需的启动电流降低，也就可降低触发电压。若将P型井223耦接至阴极，穿通后漏电流中的电洞将由P型井223导出，无法有效引发NPN晶体管射极的电子注入基极。也就是说，当NPN晶体管的基极与射极短路时，需有更大的穿通漏电流来使寄生电阻RP井产生压降约达0.7V，使得在基极与射极达到足够顺向偏压时才能启动NPN晶体管。因此，P型井223需用N型区域或沟槽隔离结构使其与其它P型区域作有效阻隔。
在上述实施例中，N型井224内需有至少一个诸如N型扩散区227的N型扩散区及至少一个诸如P型扩散区228的一个P型扩散区。本发明可根据需求选用多个N型扩散区或多个P型扩散区。在一实施例中，所有N型井224内的N型扩散区及P型扩散区须耦接至同一端点。在一实施例中，N型深井221可为N型基板201的一部分，意即，N型深井221可与N型基板201整合为一整体。值得注意的是，N型井224内的N型扩散区及P型扩散区可以熟习此技艺者所知的任何方式在组件内或在元件外耦接至同一端点，只要达成图3所示电路即可。
在图2中，分别在N型深井221的第一部分221-1及第二部分221-2显示N型扩散区225、226，但本发明不限于此。N型深井221内的N型扩散区可为一或多个，只要能够实现图3所示电路功能即可。意即，N型深井221的第一部分221-1及第二部分221-2内的N型扩散区225及N型扩散区226亦可只择一保留。在一实施例中，该N型深井221可设置成环绕P型井223的单一N型深井。N型深井亦可能为多个独立N型深井的组合。如熟习此技术领域者可明白的，N型深井221的设置方式不限于此，只要达成上述图3所示电路功能即可。
图4为根据本发明一实施例的ESD防护元件400的半导体结构的剖面图。该ESD防护元件400包括N型基板401。在N型基板401之上形成有P型井423、及N型深井421，其中N型深井421包含第一部分421-1及第二部分421-2。P型井423位于N型深井421的第一部分421-1及第二部分421-2之间。在N型深井421的第一部分421-1及第二部分421-2内分别形成N型扩散区425及N型扩散区426。在P型井423内形成N型井424。在N型井424内形成N型扩散区427、P型扩散区428、及P型扩散区429。类似地，P型扩散区428或429、N型井424、及P型井423形成PNP晶体管，而N型井424、P型井423、及N型深井421与N型基板401形成NPN晶体管。
在图4的实施例中，由于以元件结构对称性的考虑，因此图示在N型扩散区427两侧各形成一个P型扩散区，分别为P型扩散区428及P型扩散区429。应理解的是，本发明并不限于此实施例的型式，而是可以有更多种变化。在一实施例中，N型深井421可为N型基板401的一部分，意即，N型深井421可与N型基板401整合为一整体。类似地，所有N型井424内的N型扩散区及P型扩散区须耦接至同一端点。值得注意的是，N型井424内的N型扩散区及P型扩散区可以熟习此技艺者所知任何方法在元件内、在元件外、或以任何其他方式耦接至同一端点，只要实现图3电路功能即可。类似地，P型井423维持浮接状态，形成基极开路的NPN晶体管，这将可使SCR元件启动所需的启动电流降低，也就可降低触发电压。若将P型井423直接耦接至阴极，穿通后漏电流将由P型井423导出，无法有效引发NPN晶体管射极的电子注入基极。因此，P型井423需用N型区域或沟槽隔离结构使其与其它P型区域作有效阻隔。
在上述实施例中使用N型半导体基板，然而，在另外的实施例中则可使用P型基板。图5为根据本发明的另一实施例，使用P型基板的ESD防护元件500的剖面图。如图所示，在ESD防护元件500中，需先在P型基板501上形成N型深井521。P型井523则是形成于N型深井521内，使P型井523与P型基板501之间彼此隔绝。在N型深井521内形成N型扩散区525及N型扩散区526。在P型井523内形成N型井524。在N型井524内形成N型扩散区527、P型扩散区528、及P型扩散区529。ESD防护元件500的运作原理与上述图2、4的ESD防护元件200、400基本上相同。类似地，N型井524内需有至少一个N型扩散区及至少一个P型扩散区，且可根据需求选用多个N型扩散区或多个P型扩散区。类似地，所有N型井524内的N型扩散区及P型扩散区可以熟习此技艺者所知的任何方式在元件内、在元件外、或以任何其他方式耦接至同一端点，只要满足前述电路的功能。N型深井521内的N型扩散区可为一或多个，意即，N型深井521内的N型扩散区525及N型扩散区526可只择一保留。
若要制作垂直式的ESD防护元件或进行电性上的优化时，通常需要使用外延层(EPI，epitaxy)制程。在使用外延层制程的实施例，制程会有更多弹性，可依应用上或制程上需求做不同的选择。可依应用需求，使用的基板可为N型或P型，也可为轻掺杂或重掺杂。依制程需求，外延层可为N型或P型，也可使用单层或双层的外延层。同样依制程需求，N型埋层及P型埋层可选择使用或不使用。埋层可形成于基板或第一外延层。以下列举数个实施例作为说明。
图6为根据本发明的一实施例的ESD防护元件600的剖面图。在此实施例中，使用双层外延层制程及重掺杂N型基板。ESD防护元件600包括重掺杂N型基板601。在基板601上形成第一外延层602。在第一外延层602上进行埋层制程以形成N型埋层611及P型埋层613，其中N型埋层611包含第一部分611-1及第二部分611-2。P型埋层613在N型埋层611的第一部分611-1及第二部分611-2之间。接着，形成第二外延层603。在第二外延层603，P型井623形成于P型埋层613上方且与P型埋层613相接。N型深井621则形成于N型埋层611上方，且N型埋层611与N型深井621相接，其中，N型深井621包含第一部分621-1及第二部分621-2，而P型井623位于N型深井621的第一部分621-1及第二部分621-2之间。N型深井621、N型埋层611、及重掺杂N型基板电性耦接使其相导通。其中，N型埋层611与重掺杂N型基板可藉由使第一外延层602为N型外延层以达成耦接，或者，可经由后续热制程的扩散作用使得N型埋层611与重掺杂N型基板在第一外延层602中相接而相导通。在N型深井621的第一部分621-1及第二部分621-2内分别形成有N型扩散区625及N型扩散区626。在P型井623中形成N型井624。而在N型井624内形成N型扩散区627、P型扩散区628及P型扩散区629。此处显示一个N型扩散区627及二个P型扩散区628、629，但本发明不限于此，在N型井624内可设有一个以上N型扩散区及一个以上P型扩散区，只要满足前述电路功能即可。在外延层及埋层结构上的组件结构的运作原理与图4中所述的ESD防护元件400相同，类似地，P型扩散区628或629、N型井624、及P型井623与P型埋层613形成PNP晶体管，而N型井624、P型井623与P型埋层613、及N型深井621与N型埋层611形成NPN晶体管。值得注意的是，若要制作垂直式的ESD防护元件，此时阴极的接出端将由晶片表面移置到重掺杂基底的底部，在此情况下，N型扩散区625及N型扩散区626则可被省略。
图7为根据本发明的另一实施例的ESD防护元件700的剖面图，其中使用双层外延层制程及重掺杂N型基板。ESD防护元件700包括重掺杂N型基板701。在基板701上形成第一外延层702。在第一外延层702上进行埋层制程以形成N型埋层711。在N型埋层711上方中间区域形成P型埋层713。接着，形成第二外延层703。在第二外延层703，P型井723形成于P型埋层713上方且与P型埋层713相接。在N型埋层711上方且在P型井723及P型埋层713两侧形成N型深井721，且N型埋层711与N型深井721相接，其中，N型深井721包含第一部分721-1及第二部分721-2，而P型井723及P型埋层713位于N型深井721的第一部分721-1及第二部分721-2之间。N型深井721、N型埋层711、及重掺杂N型基板电性耦接使其相导通。其中，N型埋层711与重掺杂N型基板可藉由使第一外延层702为N型外延层以达成耦接，或者，可经由后续热制程的扩散作用使得N型埋层711与重掺杂N型基板在第一外延层702中相接而相导通。在N型深井721的第一部分721-1及第二部分721-2内分别有N型扩散区725及N型扩散区726。在P型井723中形成N型井724。在N型井724内则设有N型扩散区727、P型扩散区728及P型扩散区729。同样地，在外延层及埋层结构上的元件结构的运作原理与图4中所述的ESD防护元件400相同，类似地，P型扩散区728或729、N型井724、及P型井723与P型埋层713形成PNP晶体管，而N型井724、P型井723与P型埋层713、及N型深井721与N型埋层711形成NPN晶体管。如同上方所述，若要制作垂直式的ESD防护元件，则此时阴极的接出端将由晶片表面移置到重掺杂基底的底部，N型扩散区725及N型扩散区726因而可省略。在另一实施例中，该重掺杂N型基板可以重掺杂P型基板替换，此时，N型埋层711与重掺杂P型基板则不须电性耦接。
图8为根据本发明的一实施例的ESD防护元件800的剖面图，其中使用双层外延层及轻掺杂N型基板。ESD防护元件800包括轻掺杂N型基板801。在基板801上形成N型埋层811。在已有N型埋层811形成于其上的基板801上形成第一外延层802。在N型埋层811上方中间区域的外延层内形成P型埋层813。接着，在上方形成第二外延层803。在第二外延层803，P型井823形成于P型埋层813上方且与P型埋层813相接，而在N型埋层811上方且在P型井823及P型埋层813两侧形成N型深井821，且N型埋层811与N型深井821相接，其中，N型深井821包含第一部分821-1及第二部分821-2，而P型井823及P型埋层813位于N型深井821的第一部分821-1及第二部分821-2之间。在N型深井821的第一部分821-1及第二部分821-2内分别有N型扩散区825及N型扩散区826。在P型井823中形成N型井824。而在N型井824内则有N型扩散区827、P型扩散区828及P型扩散区829。在另一实施例中，该轻掺杂N型基板可以轻掺杂P型基板替换。同样地，在外延层及埋层结构上的元件结构的运作原理与图4中所述的ESD防护元件400相同，类似地，P型扩散区828或829、N型井824、及P型井823与P型埋层813形成PNP晶体管，而N型井824、P型井823与P型埋层813、及N型深井821与N型埋层811形成NPN晶体管。
如前面所述，依制程需求外延层可为单层或双层。图9为根据本发明的一实施例的ESD防护元件900的剖面图，其中使用单层外延层及轻掺杂P型基板。ESD防护元件900包括轻掺杂P型基板901。在基板901上方形成N型埋层911。在N型埋层911上方中间区域形成P型埋层913。接着，在上方形成外延层902。在外延层902中，P型井923形成于P型埋层913上方且与P型埋层913相接，而在N型埋层911上方且在P型井923及P型埋层913两侧形成N型深井921，且N型埋层911与N型深井921相接，其中，N型深井921包含第一部分921-1及第二部分921-2，而P型井923位于N型深井921的第一部分921-1及第二部分921-2之间。在N型深井921的第一部分921-1及第二部分921-2内分别有N型扩散区925及N型扩散区926。在P型井923内中间区域形成N型井924。而在N型井924内则有N型扩散区927、P型扩散区928及P型扩散区929。在另一实施例中，该轻掺杂P型基板可以轻掺杂N型基板替换。在外延层及埋层结构上的元件结构的运作原理与图4中所述的ESD防护元件400相同，类似地，P型扩散区928或929、N型井924、及P型井923与P型埋层913形成PNP晶体管，而N型井924、P型井923与P型埋层913、及N型深井921与N型埋层911形成NPN晶体管。
本发明使用外延层制程的实施例中，可依需求选用N型或P型外延层。在图6至图9的外延层实施例中，在浮接的P型井下方形成P型埋层，P型埋层下方有N型埋层或重掺杂N型基板。在这样结构下，经制程参数调整，将可提高维持电流。利用掺杂程度较高的P型埋层及N型埋层或N型基板，调整NPN晶体管的电流增益效应，使流经P型井及P型埋层的电流中的电子与电洞所占比例能相近。在突返时，电导调制作用就可有效地降低P型井及P型埋层的电阻，使维持电流提高。图10为本发明ESD防护元件与二极管所组成的低电容的ESD防护电路。若要达到低电容需求，须利用低电容的二极管，其组合电路如图10所示，在上方二极管的N型端将以金属导线耦接至ESD防护元件1000的阳极。而二极管与ESD防护元件1000的阳极可使用沟渠隔离结构来作为阻隔，降低寄生电容并避免其它寄生效应。
本发明是利用穿通后的漏电流来启动SCR元件，使ESD防护元件具有低触发电压，触发电压可降低至5V或更低。同时在结构与制程优化的实施例，可提高维持电压或维持电流，以避免SCR元件的闩锁问题。图11所表示是本发明使用外延层实施例的运作期间的仿真IV特性曲线图，其中，圆形数据点代表触发电压3V的IV数据点，表示触发电压3V的IV特性曲线；而三角形数据点为触发电压5V的IV数据点，表示触发电压5V的IV特性曲线图。
本发明ESD防护元件的制程具有弹性，可依不同需求，制作成垂直式或横向式的ESD防护元件，除了可用于系统级ESD防护，也有机会可应用到集成电路内部的ESD保护。
以上所述仅为本发明的较佳实例而非限制，凡依本发明申请专利范围所做的等同变化与修改，藉此实现在此所介绍这些实例相同的目标及/或达到相同的优点，皆属本发明权利要求的涵盖范围。熟习此技术领域者可明白，图2、图4到图9中的结构的N型及P型可互换，且图中所示的阴极及阳极因N型及P型互换而对调，互换后的结构仍有本发明所欲揭露的功能。
尽管上述实施例已为了清楚理解的目的而详细地加以描述，但显然地，在不超出本案所述原理的情况下，可实行某些变更及修改。应当注意，有许多替代的方式可实施本案实施例的装置。因此，本案实施例应被视为是用于说明的而不是限制性的，且本案实施例不应被限制于本文中所提出的特定细节。

Claims (13)

1.一种ESD防护元件，其特征在于，包括：
一半导体基板，具有第一掺杂类型；
一第一井，具有第一掺杂类型，配置在该半导体基板上，该第一井包含一第一部分及一第二部分；
一第二井，具有第二掺杂类型，配置在该半导体基板上且在该第一井的该第一部分及该第二部分之间；
一第三井，具有第一掺杂类型，形成在该第二井内；
一第一扩散区，具有第一掺杂类型，形成在该第一井内；
一第二扩散区，具有第一掺杂类型，在该第三井内；及
一第三扩散区，具有第二掺杂类型，在该第三井内。
2.一种ESD防护元件，其特征在于，包括：
一半导体基板，具有第二掺杂类型；
一第一井，具有第一掺杂类型，配置在该半导体基板上；
一第二井，具有第二掺杂类型，形成在该第一井内；
一第三井，具有第一掺杂类型，形成在该第二井内；
一第一扩散区，具有第一掺杂类型，形成在该第一井内；
一第二扩散区，具有第一掺杂类型，在该第三井内；及
一第三扩散区，具有第二掺杂类型，在该第三井内。
3.如权利要求1或2所述的ESD防护元件，其特征在于，该第一扩散区耦接至阴极；而该第二扩散区及该第三扩散区耦接至阳极。
4.一种ESD防护元件，其特征在于，包括：
第一掺杂类型半导体基板，该半导体基板为重掺杂；
第一外延层，形成于该半导体基板之上；
第二外延层，形成于该第一外延层之上；
第一埋层，具有第一掺杂类型，形成于该第一外延层内，包含一第一部分及一第二部分；
第二埋层，具有第二掺杂类型，形成于该第一外延层内，在该第一埋层的该第一部分及该第二部分之间；
第一井，具有第一掺杂类型，形成于该第二外延层内，且位于该第一埋层上方，该第一井包含一第一部分及一第二部分，该第一井的第一部分和第二部分分别在该第一埋层的第一部分及该第二部分之上，其中，该第一埋层、该第一井、及该半导体基板电性耦接；
第二井，具有第二掺杂类型，形成于该第二外延层内，位于该第二埋层上方，该第二井位在该第一井的第一部分和第二部分之间；
第三井，具有第一掺杂类型，形成在该第二井内；
一第二扩散区，具有第一掺杂类型，在该第三井内；及
一第三扩散区，具有第二掺杂类型，在该第三井内。
5.一种ESD防护元件，其特征在于，包括：
第一掺杂类型或第二掺杂类型半导体基板，该半导体基板为重掺杂；
第一外延层，形成于该半导体基板之上；
第二外延层，形成于该第一外延层之上；
第一埋层，具有第一掺杂类型，形成于该第一外延层内；
第二埋层，具有第二掺杂类型，形成于该第一外延层内且位于该第一埋层的一中间区域；
第一井，具有第一掺杂类型，形成于该第二外延层内，且位于该第一埋层上方，该第一井包含一第一部分及一第二部分，其中，该第一埋层、该第一井、及该第一掺杂类型的半导体基板电性耦接；
第二井，具有第二掺杂类型，形成于该第二外延层内，位于该第二埋层上方，该第二井位在该第一井的第一部分和第二部分之间；
第三井，具有第一掺杂类型，形成在该第二井内；
一第二扩散区，具有第一掺杂类型，在该第三井内；及
一第三扩散区，具有第二掺杂类型，在该第三井内。
6.如权利要求4或5所述的ESD防护元件，其特征在于，该第一掺杂类型的半导体基板耦接至阴极；而该第二扩散区及该第三扩散区耦接至阳极。
7.一种ESD防护元件，其特征在于，包括：
第一掺杂类型或第二掺杂类型半导体基板，该半导体基板为轻掺杂；
第一埋层，具有第一掺杂类型，在该半导体基板内；
第一外延层，形成于该半导体基板及该第一埋层之上；
第二外延层，形成于该第一外延层上；
第一井，具有第一掺杂类型，形成于该第二外延层之内，且位于该第一埋层上方，该第一井包含一第一部分及一第二部分；
第二埋层，具有第二掺杂类型，形成于第一外延层内，且于该第一埋层的中间区域上方，在该第一井的该第一部分及该第二部分之间；
第二井，具有第二掺杂类型，形成于该第二外延层之内且于该第二埋层上方，且在该第一井的该第一部分及该第二部分之间；
第三井，具有第一掺杂类型，形成在该第二井内；
一第二扩散区，具有第一掺杂类型，在该第三井内；及
一第三扩散区，具有第二掺杂类型，位在该第三井内。
8.一种ESD防护元件，其特征在于，包括：
第一掺杂类型或第二掺杂类型的半导体基板，该半导体基板为轻掺杂；
第一埋层，具有第一掺杂类型，在该半导体基板内；
第一外延层，形成于该半导体基板及该第一埋层之上；
第一井，具有第一掺杂类型，形成于该第一外延层之内，且位于该第一埋层上方，该第一井包含一第一部分及一第二部分；
第二埋层，具有第二掺杂类型，形成于该半导体基板内且于该第一埋层的中间区域上方，在该第一井的该第一部分及该第二部分之间；
第二井，具有第二掺杂类型，形成于该第一外延层之内且在该第二埋层上方，且在该第一井的该第一部分及该第二部分之间；
第三井，具有第一掺杂类型，形成在该第二井内；
一第二扩散区，具有第一掺杂类型，在该第三井内；及
一第三扩散区，具有第二掺杂类型，位在该第三井内。
9.如权利要求1、2、4、5、7或8所述的ESD防护元件，其特征在于，该第二扩散区及该第三扩散区耦接至同一端点。
10.如权利要求1、2、4、5、7或8所述的ESD防护元件，其特征在于，该第三扩散区、该第三井及该第二井形成一PNP晶体管；而该第三井、该第二井及该第一井形成一NPN晶体管。
11.如权利要求1、2、4、5、7或8所述的ESD防护元件，其特征在于，该第二井是浮接区域。
12.如权利要求4、5、7或8所述的ESD防护元件，其特征在于，更包含一第一扩散区，该第一扩散区具有第一掺杂类型，且形成在该第一井内。
13.如权利要求12所述的ESD防护元件，其特征在于，该第一扩散区耦接至阴极，而该第二扩散区及该第三扩散区耦接至阳极。
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