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CN111009524B - 经过栅极提升的nmos esd保护装置 - Google Patents

经过栅极提升的nmos esd保护装置 Download PDF

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CN111009524B CN201910951863.XA CN201910951863A CN111009524B CN 111009524 B CN111009524 B CN 111009524B CN 201910951863 A CN201910951863 A CN 201910951863A CN 111009524 B CN111009524 B CN 111009524B
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Abstract

一种ESD保护装置，包括：PNP晶体管，所述PNP晶体管连接到输入焊盘；二极管，所述二极管连接到所述PNP晶体管并且连接到输出焊盘；以及NMOS晶体管，所述NMOS晶体管连接到所述PNP晶体管和所述输出焊盘，其中所述二极管、所述PNP晶体管和所述NMOS晶体管被配置成将不同水平的静电放电(ESD)电流脉冲从所述输入焊盘路由到所述输出焊盘。

Description

经过栅极提升的NMOS ESD保护装置
技术领域
本文所公开的各种示例性实施例涉及静电放电(ESD)保护，并且更具体地说涉及一种由与二极管串联的PNP触发的经过栅极提升的NMOS ESD保护装置。
背景技术
传统上，使用接地栅极NMOS(GGNMOS)装置作为故障安全应用和开漏应用的本地保护。然而，GGNMOS和要保护的装置(受害者(victim))两者的触发电压(VT1)通常几乎相同。实际上，受害者的栅极在ESD应力期间是浮动的，并且当栅极节点相对于接地栅极条件提升时，受害者的故障电压较低。因此，GGNMOS不能够保护受害者。使用另外的工艺选项，已经展现了经过漏极工程化(用p型重掺杂或ESD植入层)并经过齐纳二极管触发的装置。用另外的电路系统，已经展现了用于降低VT1的栅极耦合解决方案、栅极驱动解决方案或PNP触发解决方案。实际上，这些方法仅对电源保护有用，因为快速信号可能引起误触发。
发明内容
下面呈现了对各个实施例的简要概述。可以在以下概述中作出一些简化和省略，这旨在突出和介绍各个实施例的某些方面，而不是限制本发明的范围。足以允许本领域普通技术人员创建和使用本发明概念的实施例的详细描述将在后面的章节中呈现。
实施例包括一种静电放电(ESD)保护装置，包括：PNP晶体管，所述PNP晶体管连接到输入焊盘；二极管，所述二极管连接到所述PNP晶体管并且连接到输出焊盘；以及NMOS晶体管，所述NMOS晶体管连接到所述PNP晶体管和所述输出焊盘，其中所述二极管、所述PNP晶体管和所述NMOS晶体管被配置成将不同水平的静电放电(ESD)电流脉冲从所述输入焊盘路由到所述输出焊盘。
所述ESD保护装置可以由与所述二极管串联的PNP触发。所述ESD保护装置的触发机构可以是与所述二极管串联的所述PNP晶体管的浮动基极区。由于所述PNP晶体管的所述浮动基极区，所述NMOS晶体管可以处于初始断开状态。
所述二极管和所述PNP晶体管可以组合以形成用于ESD电流的低电流路径。
所述PNP晶体管和所述NMOS晶体管可以组合以形成用于所述ESD电流的中等电流路径。
所述NMOS晶体管和所述PNP晶体管可以组合以形成被配置成路由用于所述ESD电流的高电流路径的嵌入式SCR。
所述NMOS晶体管的栅极可以是连接到所述PNP晶体管的集电极并且连接到所述二极管的阳极。
所述PNP晶体管的发射极可以连接到所述输入焊盘。
ESD电流可以经由所述NMOS晶体管的沟道和经过栅极提升的NMOS的寄生并联NPN晶体管传导，并且经由嵌入式SCR作用在较高电流水平下升压。
所述ESD保护装置可以包括：第一隔离区，所述第一隔离区安置在所述二极管与所述PNP晶体管之间；以及第二隔离区，所述第二隔离区安置在所述PNP晶体管与所述NMOS晶体管之间。
第一高掺杂隔离区可以比第二高掺杂隔离区宽。
所述PNP晶体管可以具有发射极与集电极接触区，所述发射极与集电极接触区具有与所述第一隔离区和所述第二隔离区相同的导电类型。
实施例还可以包括一种操作静电放电(ESD)装置的方法，包括：在PNP晶体管处接收ESD脉冲的低能量电流部分；将所述ESD脉冲的所述低能量电流部分通过二极管传导到输出焊盘；在所述PNP晶体管处接收所述ESD脉冲的中等电流脉冲；将所述ESD脉冲的所述中等能量电流通过NMOS晶体管传导到所述输出焊盘；在所述PNP晶体管处接收ESD脉冲的高能量电流部分；以及将所述ESD脉冲的所述高能量电流部分通过由所述PNP晶体管和所述NMOS晶体管形成的可控硅整流器(SCR)传导到所述输出焊盘。
所述方法可以包括使用与所述二极管串联的所述PNP晶体管触发所述ESD保护装置。
附图说明
在结合附图给出时，根据以下详细描述和所附权利要求书，本发明的另外的目的和特征将变得更加容易显而易见。尽管示出并描述了几个实施例，但相似的附图标记标示各个附图中的相似部分，在附图中：
图1示出了根据本文所描述的实施例的ESD保护装置的电路图；
图2示出了根据图1的ESD保护装置的布局设计；
图3示出了沿着根据图2的ESD保护装置的布局结构的线X-X′的横截面视图；
图4A示出了根据本文所描述的实施例的在从PAD到VSS引脚的正ESD应力期间ESD保护装置的第一操作机构；
图4B示出了根据本文所描述的实施例的在从PAD到VSS引脚的正ESD应力期间ESD保护装置的第二操作机构；
图4C示出了根据本文所描述的实施例的在从PAD到VSS引脚的正ESD应力期间ESD保护装置的第三操作机构；
图5示出了根据本文所描述的实施例的用于ESD保护装置的相对于温度的DC电流-电压特性；
图6示出了根据本文所描述的实施例的用于ESD保护装置的作为温度的函数的DC保持电压(VH)和触发电压(VT1)；
图7示出了根据本文所描述的实施例的与要保护的装置(受害者)并联的ESD装置的测试结构；
图8示出了ESD保护装置的VF-TLP特性以及根据本文所描述的实施例的独立5-V栅极监测测试结构的示意图；并且
图9示出了GGNMOS、FBPNP+二极管和ESD保护装置的TLP长脉冲特性。
具体实施方式
应理解，附图仅是示意性的并且不一定按比例绘制。还应理解，相同的附图标记在所有附图中用于指示相同或者类似的部分。
说明书和附图示出了各个示例实施例的原理。因此，应了解，本领域技术人员将能够设计出体现本发明的原理并且包括在本发明的范围内的各种布置，尽管本文中并未明确描述或示出所述布置。此外，本文所引用的所有例子原则上明确旨在用于教学目的以帮助读者理解本发明的原理和发明人贡献的概念从而促进本领域，并且应被理解为不限于这种具体引用的例子和条件。另外，除非另有指示(例如，“否则”或“或在替换性方案中”)，如本文所使用的术语“或”指代非排他性或(即，和/或)。而且，本文所描述的各个实施例不一定是相互排他的，因为某些实施例可以与一个或多个其它实施例组合形成新的实施例。如“第一”、“第二”、“第三”等描述词并不意味着限制所讨论的要素的顺序，而是用来区分一个要素与下一个要素，并且通常是可互换的。如最大值或最小值等值可以预先确定并且基于应用设定为不同的值。
本文所描述的实施例包括基于PNP、二极管和GGNMOS组件的电压触发的ESD装置。通过将NMOS的栅极连接到二极管的阳极，经过栅极提升的NMOS形成并且由与二极管串联的浮动基极PNP晶体管触发。
图1示出了根据本文所描述的实施例的ESD保护装置100的电路图。图2示出了根据图1的ESD保护装置100的布局设计。图3示出了沿着根据图2的ESD保护装置100的布局结构的线X-X′的横截面视图。
如图1-3所示，ESD保护装置100包括二极管101、PNP晶体管102和NMOS晶体管103。在正常操作中，ESD保护装置100处于断开状态。ESD保护装置100可以被配置成处理源自人体的ESD脉冲，这被称为人体模型(HBM)，或处理制造放电，这被称为带电装置模型(CDM)。
可以在焊盘105处接收ESD电流脉冲。本文所描述的ESD保护装置100被配置成处理和引导不同电流水平的ESD电流脉冲。二极管101与PNP晶体管102组合可以被配置成处理ESD电流脉冲的低电流路径。PNP晶体管102与二极管101和NMOS晶体管103组合可以被配置成处理ESD电流脉冲的中等电流路径。PNP晶体管102与NMOS晶体管103组合可以形成被配置成处理ESD电流脉冲的高电流路径的嵌入式可控硅整流器(SCR)装置。
关于装置的结构，如图1所示，二极管101具有连接到PNP晶体管102的集电极区118以及NMOS晶体管103的栅极的阳极端120。阴极端130连接到参考节点VSS 107。图2示出了沿半导体衬底200的一个边缘安置的二极管101。半导体衬底200可以属于第一导电类型P型。二极管101可以安置在属于第二导电类型N型的第一阱310(示出在图3中)中。二极管101可以包括属于第一导电类型P型的高掺杂阳极端120和属于第二导电类型N型的高掺杂阴极端130。高掺杂阳极端120和高掺杂阴极端130可以被浅沟槽隔离(STI)区230分开。图3示出了沿半导体衬底200的所述一个边缘安置的二极管101。阳极端120可以通过第一导线330连接到PNP晶体管102的集电极区118并且连接到NMOS晶体管103的栅极电极110。
在ESD事件期间，ESD脉冲的低电流分量可以通过焊盘105进入到第一导电类型的高掺杂发射极区122，通过充当基极的第二导电类型的第二阱320进入到集电极区118，所述集电极区118也是高掺杂的、属于第一导电类型。集电极区118通过第一导线330将低电流分量发送到二极管101的阳极端120，并且低电流通过阴极端130被路由到参考节点VSS 107以完成低电流路径。
图4A示出了在从PAD 105到VSS引脚107的正ESD应力期间ESD保护装置100的第一操作机构。在触发与二极管101串联的PNP晶体管102之前，NMOS晶体管103可以保持在断开状态并且表现得像大电阻。因此，PNP晶体管102的基极阱320和基极接触区116(示出在图3中)可以被视为浮动的。因此，对于低电流路径，ESD保护装置100的触发机构可以由与二极管101串联的浮动基极PNP晶体管102(FBPNP)确定，如在图3中用小破折号以及在示出低电流路径311的图4A中表示的。
关于PNP晶体管102，参见图1，PNP晶体管102的发射极区122连接到焊盘105。PNP晶体管102的基极接触区116连接到NMOS晶体管103的漏极区114。PNP晶体管102的集电极区118连接到二极管101的阳极端120并且连接到NMOS晶体管103的栅极电极110。
如图2所示，多个PNP晶体管202可以安置在半导体衬底200的中间部分中。所述多个PNP晶体管202可以包括被N阱220的不同片段分开的发射极区122和集电极接触区118的并联配置。发射极区122和集电极接触区118的配置在四个侧面上可以通过STI区240界定。STI区240可以另外通过高掺杂浓度基极接触区116界定。发射极接触区122、集电极接触区118和STI 240区的配置可以停留在第二导电类型N型的基极阱320内。高掺杂浓度基极接触区116和124可以通过STI区240和250界定。
如图3所示，发射极区122和集电极区118的串安置在第二导电类型的第二阱320内，所述第二阱320安置在第一导电类型的半导体衬底200的顶上。PNP晶体管102与二极管101可以被第一导电类型P型的第一高掺杂隔离区326和第一导电类型P型的第一阱328分开。另一方面，PNP晶体管102与NMOS晶体管103可以被第一导电类型P型的第二高掺杂隔离区336和第二导电类型P型的第二阱338分开。第一高掺杂隔离区326可以具有比第二高掺杂隔离区336更宽的宽度。
PNP晶体管102将接收的ESD电流脉冲的中等电流汇集(funnel)到图3中的中等虚线332所示的中等电流路径322中。结合由二极管101和PNP 102路由的低电流路径，电流脉冲的中等强度能量深入渗透到STI区下方的N阱320中并被吸引到相邻的高掺杂P基极接触区124。第二导线340连接NMOS晶体管103的基极接触区124和漏极114。NMOS晶体管103中的ESD电流从漏极114流到源极112并且然后通过第三导线350流到参考节点VSS。参考节点107VSS可以为隔离P区326/328和336/338提供偏置电位。
图4B示出了在从PAD 105到VSS引脚107的正ESD应力期间ESD保护装置100的第二操作机构。对于中等电流路径，在FBPNP晶体管102传导ESD电流之后，NMOS晶体管103的栅极电压高于VSS 107至少二极管101两端的电压降。因此，ESD电流由NMOS 103的沟道和经过栅极提升的NMOS 103的寄生NPN传导，如在图3中用中等虚线箭头322以及在图4B的“中等电流路径”322部分中指示的。寄生NPN晶体管可以从漏极114到源极112延伸到P阱区338中。
关于NMOS晶体管103，图2示出了在PNP晶体管区202的一侧的多个漏极连接的NMOS装置203a和在PNP晶体管区202的第二侧的第二多个NMOS装置203b。沿着图2的X′的横截面示出了单个NMOS晶体管103的横截面。
NMOS晶体管103将接收的ESD电流脉冲的高电流汇集到图3中的长虚线333所示的高电流路径333中。ESD保护装置100中的高电流路径333的路由包括嵌入式PNPN可控硅整流器(SCR)装置的工作。ESD电流脉冲的高能量分量进入P掺杂发射极接触区122并被进一步驱动到低分量和中等分量的N阱320中。高能量分量基本上流到中等掺杂的N阱320的底部。高电流路径333流到中等掺杂的P阱338中，并且从高掺杂的N源区112流出。放电电流可以从源极通过导线350路由到参考电位VSS 107。
图4C示出了在从PAD 105到VSS引脚107的正ESD应力期间ESD保护装置100的第三操作机构。对于高电流路径，一旦电流高得足以触发寄生晶体管PNP(区122、320、338)和NPN(区320、338、112)，以上所讨论的嵌入式SCR就开始起作用并且使其余的ESD电流分流，如在图3中用长虚线箭头333以及在图4C的“高电流路径”333部分中指示的。
上述实施例可以用于从PAD 105到VSS 107的正应力。对于负ESD电流脉冲，可以使用专用外部二极管104来增强从PAD 105到参考节点VSS 107的负应力的ESD性能。
根据设计者的导电性偏好，二极管101、横向PNP晶体管102和NMOS晶体管103可以是硅化的或未硅化的。PNP晶体管102、NMOS晶体管103和二极管101的总宽度可以分别为1000μm、200μm和46μm。PNP晶体管102和NMOS晶体管103两者的手指宽度均可以为50μm。
如图3所示，为了避免PNP晶体管102与二极管101之间的SCR作用，宽的高掺杂P区326可以具有约10μm的长度。为了通过在高电流范围内触发PNP晶体管102与GGNMOS 103之间的嵌入式SCR来增强高电流路径ESD电流能力，距离d1可以为约7.5μm，包括有意较窄的高掺杂P区336。
使用PNP 102的替代性方案将会是使用PMOS装置。如图3所示，可以使用高掺杂P发射极122区和高掺杂P集电极118区作为P掺杂源极区和P掺杂漏极区。可以使用栅极360来创建传导沟道。代替连接到PAD 105的发射极122，栅极360会被连接到PAD 105以接收ESD脉冲。
图5示出了用于ESD保护装置100的相对于温度的DC电流-电压特性。击穿电压在所有温度下均高于5V，并且5V以下(sub-5-V)的泄露电流小于1μA，这是典型的产品要求。
图6示出了用于ESD保护装置100的作为温度的函数的DC保持电压(VH)和触发电压(VT1)。如图5所示，可以在放大视图中的最低电压点处捕获VH。为了良好的噪声或瞬态事件抗扰性，VT1可以高于5V。ESD保护装置100示出了在150℃下VT1为7.2V，这表示了40％的裕度。对于VH的要求是，在装置已经触发之后，VH应当高于5V以获得相当好的闩锁抗扰性。因此，应当清楚，ESD保护装置100在85℃下可以安全地用于大多数移动应用。
图7展示了根据本文所描述的实施例的与要保护的装置(受害者)并联的ESD装置的测试结构700。实施例讨论了传输线脉冲(TLP)电流-电压特性。为了估计ESD稳健性，可以表征安全操作区以及电压和电流条件，在所述电压和电流条件下，可以期望装置在NMOS受害者晶体管没有自损伤的情况下操作。为了通过降低寄生横向双极晶体管的基极电阻来增加受害者的折转电压，可以在受害者的每两个手指周围插入另外的Psub保护环。浮动基极PNP 102的使用可以用于降低VT1。经过栅极提升的NMOS 103的使用降低了VT1并且为多手指实施方案提供了基本上均匀的接通。在这一技术中，FBPNP 102加上二极管101的VT1为约7.6V，远远低于非浮动基极PNP加上二极管的9.3V。当栅极110处的电压为1-2V时，NMOS 103的寄生NPN双极晶体管的VT1为约6.5-7.0V。
图7示出了ESD保护装置100的TLP特性以及FBPNP 102加上二极管101和200μm宽的未硅化GGNMOS 103的那些TLP特性。硅化NMOS“受害者”的总宽度可以为240μm。每条曲线的最后的点是恰好在硬故障之前的点。ESD保护装置示出了三种ESD电流传导范围。在低电流范围(高达0.4A)内，机构由FBPNP 102加上二极管101确定，如经由FBPNP 102加上二极管101的类似斜率在“低电流”TLP特性中表明的。在中等电流范围(0.5-1.7A)内，ESD电流由经过栅极提升的NMOS 103、FBPNP 102和二极管101的并联组合传导并且大于单个GGNMOS的电流，如“中等电流”TLP特性中指示的。如先前所讨论的，如果栅极节点经历相当于一个二极管的电位下降(至少)，则可以降低GGNMOS的触发电压，所述相当于一个二极管的电位下降与8.6V的VT1相一致(当二极管掺杂＝～0.6V时，在1.1A下，FBPNP 102加上二极管101＝～9.2V)。此外，在电压轴上将曲线从中等电流范围外推到6V可以指示，机构由经过栅极提升的NMOS 103确定。在高电流范围(1.8-4.0A)内，额外的ESD传导电流可以归因于嵌入式SCR作用，因为这个方案中没有可以维持这种高电流IT2的单独的ESD组件。另外，在电压轴上从高电流范围外推到4.5V用深折转电压表明了SCR作用。
表I中总结了本文所描述的装置的示例ESD参数。
表I-25℃下ESD装置的ESD参数
aDC Ileak在V＝5V时进行评估。
b宽度：240μm。
c宽度：PNP＝1000μm，Dp＝23μm。
d宽度：PNP＝1000μm，Dp＝46μm，ggNMOS＝200μm。
如果ESD装置无法及时接通，则可能在非常短的上升时间内因ESD事件损坏栅氧化层。图8示出了ESD保护装置100的VF-TLP特性以及独立5-V栅极监测测试结构的示意图。曲线的最后的点是恰好在硬故障之前的点。可以看出，ESD保护装置100可以足够早地触发以保护栅氧化层。
因为浪涌稳健性要求变得越来越重要，所以检查长脉冲宽度下的ESD保护装置100行为令人关注。图9示出了GGNMOS、FBPNP+二极管以及ESD保护装置100的TLP长脉冲特性。每条曲线的最后的点是恰好在硬故障之前的点。如可以看出的，ESD保护装置100展现出优于传统的GGNMOS和FBPNP+DP ESD装置的性能的性能。SCR作用持续，直到至少tpulse＝500纳秒。表II示出了在10-纳秒上升时间TLP条件下、在不同脉冲宽度下ESD保护装置100的ESD机构。
表II-在25℃下、在10-纳秒上升时间TLP条件下、在不同脉冲宽度下ESD保护装置100的ESD机构和IT2。
图5的插图中示出了在折转之后ESD保护装置100的相对于温度的DC电流-电压特性。可以看出，在25℃下ESD电流的传导由寄生NPN晶体管主导。因此，如图6所示，可以预期有高VH，所述高VH与在25℃TLP条件下在图7中看到的中等电流水平下的折转电压相一致。另外，在1000纳秒和1600纳秒的脉冲宽度下，表I中缺少SCR作用，因为装置无法处理所涉及的功率水平(I＞1A)。在达到SCR作用将会开始的电流水平之前，ESD保护装置100可能已经被破坏(还参见图8中的曲线)。
图6总结了DC测量结果(最大电流为90mA)。这些DC功率水平比具有较长脉冲宽度的TLP功率水平低约10倍。如图5所示，在SCR的触发电流随着温度的增加而减小时，SCR作用开始在较高温度下主导ESD传导。因此，VH在150℃下比在25℃下低得多。在考虑到自加热效应时，图6中150℃下的较深VH(3.2V)与(在25℃TLP条件下、在图7中看到的)高电流水平下的SCR传导机构相一致。
为了获得更好的闩锁安全性，通过用更宽的Psub抽头增加基极距离(d1)，ESD电流可以通过栅极耦合NMOS重新路由。另外，通过简单地增加NMOS晶体管的沟道长度，可以预期有更高的VH。根据图6，通过增加NMOS晶体管的大小，可以优化浪涌稳健性。
这一装置组合可以用于形成ESD装置以用于特定应用，如开漏、故障安全、电源和浪涌保护。这一已经确立的方法可以节省硅面积，缩短入市时间并且可以轻松移植(port)到不同的技术中。
本文所描述的实施例包括由与二极管串联的PNP触发的经过栅极提升的NMOS ESD保护装置，所述经过栅极提升的NMOS ESD保护装置被展示为在0.18μm CMOS工艺中在高达85℃下用于5-V移动应用。触发机构可以由与二极管串联的浮动基极PNP确定，而ESD电流经由经过栅极提升的NMOS的沟道和寄生并联NPN晶体管传导，并且经由嵌入式SCR作用在较高电流水平下升压。由于电容触发解决方案下的误触发问题，此电压触发技术可以保护信号引脚。此外，ESD保护装置100展现出优于传统的GGNMOS和FBPNP+DP ESD装置的长脉冲TLP特性的长脉冲TLP特性，因此可以预期有稳健的浪涌性能。
在0.18μm体CMOS技术中，经过栅极提升的NMOS ESD保护装置由与二极管串联的PNP触发以在高达85℃下用于5V移动应用。这一电压触发方案适于故障安全、开漏、电源和浪涌保护。另外，在高电流范围下，稳健的ESD性能通过嵌入式SCR作用增强。这一实施方案不需要额外的掩模或另外的RC控制电路系统。
尽管各个示例性实施例已经特别参考所述示例性实施例的某些示例性方面进行了详细描述，但是应理解，本发明能够具有其它实施例并且本发明的细节能够在各个明显的方面进行修改。如对于本领域技术人员来说容易显而易见的，可以在保持在本发明的精神和范围内的同时进行变化和修改。因此，前述公开、描述和附图仅仅是出于说明性目的并且不以任何方式限制本发明，本发明仅由权利要求书来限定。

Claims (7)

1.一种静电放电ESD保护装置，其特征在于，包括：
PNP晶体管，所述PNP晶体管连接到输入焊盘；
二极管，所述二极管具有直接连接到所述PNP晶体管的集电极的阳极端和直接连接到输出焊盘的阴极端；以及
NMOS晶体管，所述NMOS晶体管连接到所述PNP晶体管和所述输出焊盘，
其中所述二极管、所述PNP晶体管直接连接到所述PNP晶体管的浮动基极区和所述输出焊盘，其中所述二极管、PNP晶体管和NMOS晶体管被配置成将不同水平的静电放电ESD电流脉冲从所述输入焊盘路由到所述输出焊盘，
其中所述二极管和所述PNP晶体管组合以形成用于ESD电流的低电流路径，所述PNP晶体管和所述NMOS晶体管组合以形成用于所述ESD电流的中等电流路径，所述NMOS晶体管和所述PNP晶体管组合以形成被配置成路由用于所述ESD电流的高电流路径的嵌入式SCR。
2.根据权利要求1所述的ESD保护装置，其特征在于，所述ESD保护装置由与所述二极管串联的PNP触发。
3.根据权利要求1所述的ESD保护装置，其特征在于，所述NMOS晶体管的栅极连接到所述PNP晶体管的集电极并且连接到所述二极管的阳极。
4.根据权利要求1所述的ESD保护装置，其特征在于，所述PNP晶体管的发射极连接到所述输入焊盘。
5.根据权利要求1所述的ESD保护装置，其特征在于，ESD电流经由所述NMOS晶体管的沟道和经过栅极提升的NMOS的寄生并联NPN晶体管传导，并且经由嵌入式SCR作用在高电流水平下升压。
6.根据权利要求1所述的ESD保护装置，其特征在于，包括：第一隔离区，所述第一隔离区安置在所述二极管与所述PNP晶体管之间；以及第二隔离区，所述第二隔离区安置在所述PNP晶体管与所述NMOS晶体管之间。
7.一种操作静电放电ESD保护装置的方法，其特征在于，包括：
在PNP晶体管处接收ESD脉冲的低能量电流部分；
将所述ESD脉冲的所述低能量电流部分通过二极管传导到输出焊盘，所述二极管具有直接连接到所述PNP晶体管的集电极的阳极端和直接连接到输出焊盘的阴极端；
在所述PNP晶体管处接收所述ESD脉冲的中等能量电流部分；
将所述ESD脉冲的所述中等能量电流部分通过直接连接到PNP晶体管的浮动基极区的NMOS晶体管传导到所述输出焊盘；
在所述PNP晶体管处接收ESD脉冲的高能量电流部分；以及
将所述ESD脉冲的所述高能量电流部分通过由所述PNP晶体管和所述NMOS晶体管形成的可控硅整流器(SCR)传导到所述输出焊盘，
其中所述二极管和所述PNP晶体管组合以形成用于ESD电流的低电流路径，所述PNP晶体管和所述NMOS晶体管组合以形成用于所述ESD电流的中等电流路径，所述NMOS晶体管和所述PNP晶体管组合以形成被配置成路由用于所述ESD电流的高电流路径的嵌入式SCR。
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