CN101326638A - 用于静电放电保护的防护墙结构 - Google Patents

Abstract

一种用于保护I/O垫使其免受静电放电事件影响的半导体电路，其包括第一n阱(511)中的pMOS晶体管(510)，所述pMOS晶体管的源级连接到Vdd和所述第一n阱，且其漏极连接到所述I/O垫；所述晶体管具有到达所述第一n阱的指状接触件(513)，其接触源级结。源级(512)进一步具有到达接触件的欧姆(自毁)连接。指状二极管(520)的阴极(521)位于第二n阱中并连接到所述I/O垫，且其阳极连接到接地。所述阳极定位在所述阴极与所述第一n阱之间，藉此所述指状阳极和阴极定向成近似垂直于所述指状晶体管n阱接触件。此外，第三指状n阱定位在所述第一n阱与所述二极管之间，所述第三n阱连接到电源(Vdd)并近似垂直于所述第一n阱接触件，从而充当防护墙。

Description

用于静电放电保护的防护墙结构

技术领域

本发明大体上涉及电子系统和半导体装置领域，且更明确地说涉及深亚微型CMOS技术中对电源或信号垫的静电放电(ESD)保护的领域。

背景技术

集成电路(IC)可能受到静电放电(ESD)事件的严重损坏。作用于IC的ESD暴露的主要来源是人体(描述为“人体模型”，HBM)。人体放电向IC产生若干安培的峰值电流持续约100ns。ESD的第二来源是金属物体(描述为“机器模型”，MM)；其可产生具有显著高于HBM ESD来源的上升时间和电流电平的瞬变现象。第三来源描述为“带电装置模型”(CDM)，其中IC本身在不到500ps的上升时间内变得带电并放电而接地。

IC中的ESD现象随着对于较高操作速度、较小操作电压、较高组装密度和减小的成本的需求驱使所有装置尺寸的减小而变得更加重要。这通常暗示着较薄的介电层、具有较急剧掺杂转变的较高掺杂水平和较高的电场-所有因素均有助于增加对于损坏性ESD事件的敏感性。

金属氧化物半导体(MOS)IC中使用的最普遍的保护方案依靠与nMOS装置相关联的寄生双极晶体管，其漏极连接到待保护的引脚且其源极接地。可通过在nMOS装置的栅极氧化物下改变从漏极到源极的nMOS装置宽度来设定保护电平或故障阈值。在应力情形下，受保护引脚与接地之间的主导电流传导路径涉及所述nMOS装置的寄生双极晶体管。此寄生双极晶体管在相对于接地应力事件为正的引脚下在急速返回区(snapbackregion)中操作。

在急速返回情形中(急速返回时双极接通在集极/漏极电压Vt1和相关联的集极/漏极电流It1时发生)作为寄生双极晶体管操作的nMOS保护装置中存在的主导故障机制，是阈值电流It2时第二击穿的开始。第二击穿是每当冲击电离电流的减小由载流子的热生成偏移时在装置中诱发热逸散的现象。第二击穿由于自加热而在处于应力下的装置中启始。已知第二击穿启始时的峰值nMOS装置温度会随着应力电流电平的增加而增加。第二击穿触发电流It2广泛用作ESD强度监视器。

在ESD保护装置的发展过程中，pMOS晶体管由于寄生横向pnp双极结晶体管的低β的缘故(这导致较小急速返回和较高导通电阻特性)未受到很多关注。随着CMOS技术的进步，急速返回模式中pMOS的性能已持续改进。此外，pMOS装置在n阱电阻率足够高(这提供适当高的It2)时展示出较均匀的传导。虽然在急速返回传导模式中令人满意地运作已展示出有希望将pMOS用作正ESD箝位电路(clamp)，但其也可能因疏忽而接通，从而导致I/O电路中竞争电流路径，这引起新的可靠性问题。即使当pMOS晶体管的尺寸已设计得足够大以耐受预期的ESD应力时，也观察到这种故障。

发明内容

因此，需要开发出一种避免这种故障的方法。发明者的详细调查已展示，pMOS晶体管因疏忽而接通是由输入/输出(I/O)信号垫处的衬底二极管与pMOS输出上拉晶体管的局部化交互作用引起的。

本发明的一个实施例是一种用于当I/O垫位于电源垫与接地电位垫之间时保护I/O垫使其免受ESD事件影响的半导体电路。所述电路包括第一n阱中的pMOS晶体管，所述pMOS晶体管的源级连接到电源垫和第一n阱，且其漏极连接到I/O垫；所述晶体管具有到达第一n阱的指状接触件。所述电路进一步具有第一指状二极管，其阴极位于第二n阱中并连接到I/O垫，且其在p衬底中的阳极接地。所述阳极定位在阴极与第一n阱之间，藉此指状阳极和阴极定向成近似垂直于指状晶体管n阱接触件。

本发明的另一实施例是另一种用于当I/O垫位于电源垫与接地电位垫之间时保护I/O垫使其免受ESD事件影响的半导体电路。所述电路包括第一n阱中的pMOS晶体管，所述pMOS晶体管的源级连接到电源垫和第一n阱，且其漏极连接到I/O垫；所述晶体管具有指状n阱接触件。所述电路进一步具有：第一指状二极管，其阴极位于第二n阱中并连接到I/O垫，且其阳极连接到接地；和第三指状n阱，其定位在第一n阱与二极管之间。所述第三n阱连接到接地。

本发明的技术优点是，可在可维持芯片集成电路布局密度的同时实现本发明详细说明的布局技术。

本发明的额外技术优点是，实施例易于制造且其对于正常操作期间的闭锁较为稳健。明确地说，虽然文献资料中已推荐防护墙(收集电子的n型扩散)仅用于防止闭锁，但本发明还使用所述防护墙来改进ESD保护；因此，防护墙不仅可应用于具有pMOS晶体管的设计，而且通常可应用于具有所有晶体管的设计。

结合附图和权利要求书中陈述的新颖特征考虑，从本发明优选实施例的以下描述中将了解本发明所表现的技术进步以及其各个方面。

附图说明

图1是ESD保护电路的示意图，其中当I/O垫与Vdd之间施加负应力时上拉pMOS晶体管可能出乎意料地发生故障。

图2是图1中显示的ESD保护电路中的pMOS晶体管和衬底二极管的布局的示意横截面。

图3A是根据本发明实施例的ESD保护电路中的pMOS晶体管和衬底二极管的布局的示意横截面。

图3B是根据本发明另一实施例的ESD保护电路中的pMOS晶体管和衬底二极管的布局的示意横截面。

图4是并入有本发明若干实施例的ESD保护电路中的多指pMOS晶体管和指状衬底二极管的示意俯视图。

图5A是根据本发明另一实施例的ESD保护电路中的pMOS晶体管和衬底二极管的布局的示意横截面。

图5B是根据本发明另一实施例的ESD保护电路中的pMOS晶体管和衬底二极管的布局的示意横截面。

图6A是并入有本发明额外实施例的ESD保护电路中的多指pMOS晶体管和指状衬底二极管的示意俯视图。

图6B是并入有本发明额外实施例的ESD保护电路中的多指pMOS晶体管和指状衬底二极管的示意俯视图。

具体实施方式

图1说明旨在保护信号I/O垫101使其免受ESD事件影响的电路100的示意图。I/O垫101定位在电源垫(Vdd)102与接地电位垫103(Vss)之间。第一二极管104的阴极104a连接到I/O垫101，且其阳极104b连接到接地103。第二二极管105的阳极105b连接到I/O垫101，且其阴极105a连接到电源垫102。

当I/O垫101相对于Vdd 102被施加负应力时(或者等同地，当Vdd 102相对于I/O垫101被施加正应力时)，假定应力电流通过电源箝位电路106和负二极管104(在电源箝位电路106内部的多个组件中，图1仅展示nMOS晶体管107)从Vdd垫102流动到I/O垫101。此应力电流流动由图1中的实线箭头110表示。

作为输出驱动器，图1中的电路还含有上拉pMOS晶体管108和下拉nMOS晶体管109。pMOS晶体管108的源极108a连接到电源垫102并连接到第二二极管的阴极105a；晶体管108的漏极108b连接到I/O垫101。pMOS 108的n阱108c连接到Vdd垫102。nMOS晶体管109的源极109a连接到接地垫103并连接到第一二极管的阳极104b，且其漏极连接到I/O垫101并连接到pMOS晶体管的漏极108b。nMOS 109的衬底109c连接到Vss垫103。

依据应力电流路径110的有效导通电阻和所施加的ESD应力电平，Vdd垫102处的电压可上升得足够高以迫使上拉pMOS晶体管108进入急速返回传导模式，且交替电流120开始流动并与电流110竞争。电流120由图1中的虚线箭头120表示。如果急速返回模式中pMOS晶体管108的导通电阻足够低以汲取大量电流120，那么pMOS晶体管108可达到其第二击穿模式并发生故障。因而，有必要适当设计pMOS的尺寸以免其过早发生故障。然而，即使适当设计了pMOS的尺寸，pMOS与衬底二极管之间的局部化交互作用仍然可能导致pMOS的故障。Jung-Hoon Chun、Charvaka Duvvury、Gianluca Boselli、Hans Kunz和Robert W.Dutton所著的发表于2004年第42届国际可靠性物理论坛会议记录第405-411页中的论文“A pMOSFET ESD Failure Caused by Localized Charge Injection”已描述这种故障机制的照片和其它细节。

图2的示意横截面说明当I/O垫201在ESD应力下相对于Vdd电源垫202受负极性应力时发生的电子注入。等同地，Vdd垫202可相对于I/O垫201受正应力。pMOS晶体管208在第一n型阱230中，且其源极208a连接到Vdd垫202和第一n阱230。漏极208b连接到I/O垫201。

图2进一步展示第一二极管204。遵循组件的集成和小型化的发展趋势，集成电路的设计规则鼓励组件的高密度且因此鼓励二极管阴极204a、I/O垫201和晶体管208的紧密接近。第一二极管204的阴极接触件204a位于第二n阱240中并连接到I/O垫201。

在ESD应力下，在I/O垫201处从负二极管204注入的过量电子的一部分将由pMOS晶体管208的第一n阱230收集。此电子电流在图2中表示为250；其由第一与第二n阱230与240的紧密接近(遵循集成电路设计规则)而促进。电子电流250使第一n阱230局部偏置，藉此并非针对ESD作用的pMOS晶体管208可能过早触发并发生故障。因此，替代于图1中设计的电流路径110，过量电流将通过寄生路径120。

通过将二极管204定位成远离I/O垫201和晶体管208来消除电子电流250的交互作用的建议将对任何集成电路的布局造成不利影响。

图3A的示意横截面描述针对用于保护I/O垫301使其免受ESD事件影响的半导体电路300的本发明实施例。电路300制造在p型衬底材料中。I/O垫301定位在电源垫(Vdd)302与接地电位垫(Vss)303之间。电路300包括第一n阱311中的pMOS晶体管310；所述晶体管优选地是多指晶体管。其源极312连接到电源垫302和第一n阱311。到达第一n阱311的接触件313优选地为指状且邻接源极312的结312c。因为第一阱接触件313接触晶体管源极312，所以与浅沟槽隔离210在适当位置用于保持晶体管源极与阱接触件分开的情况下图2中的电阻相比，有效用于ESD保护的n阱电阻减小。晶体管漏极314连接到I/O垫301。

图3B中说明的实施例通过在源极312和n阱接触件313上提供欧姆连接315并因此减小接触电阻(其为待最小化的总电阻的一部分)来促使有效阱电阻进一步减小。欧姆连接的实例是硅化物层315。

电路300进一步包括第一二极管320(I/O垫处的衬底二极管)，其优选地为指状。二极管320的阴极321位于第二n阱322中；阴极321连接到I/O垫301，且阳极323连接到接地303。如图3所示，阳极323定位在阴极321与第一n阱311之间。利用这种几何配置，n阱311与322可保持彼此远离而不会违反任何电路设计布局规则。n阱311与n阱322之间的优选距离330＞5μm。

基于图3中描绘的n阱311、pMOS晶体管310和二极管320的几何配置，图3中展示为虚线箭头的注入电子电流340可保持较小使得其在n阱311中的局部偏置效果可以忽略。

额外的几何配置可产生针对安全电路操作(尤其对于pMOS晶体管310)以及可靠的ESD保护的另外的益处。图4描绘图3所示的电路部分的示意俯视图。n阱311具有指状n+接触件313，其接触晶体管源极312a。pMOS晶体管310展示为多指晶体管，其中源极(312a、312b)和漏极(314)指定向成平行于n阱接触件指313。

与图3A和3B一致，图4中展示负二极管320的n+接触件321远离n阱311；表示为330的分离距离优选地＞5μm。另外，接触件321定向成近似垂直于指状晶体管n阱接触件313。大约处于法向的定向角(90°)表示为440。n阱接触件313相对于阴极321的这种特定定向的目的是帮助使从二极管阴极321向晶体管n阱311的电子流340最小化，且因此帮助使n阱中任何局部偏置效果最小化。

图5A的示意横截面中说明本发明的另一实施例。半导体电路500制造在p型衬底材料中。I/O垫501定位在电源垫(Vdd)502与接地电位垫(Vss)503之间。电路500包括第一n阱511中的pMOS晶体管510；所述晶体管优选地是多指晶体管。其源极512连接到电源垫502和第一n阱511。到达第一n阱511的接触件513优选地为指状且邻接源极512的结512c。晶体管漏极514连接到I/O垫501。另外，图5A展示晶体管源极512与n阱接触件513之间的欧姆连接。欧姆连接的实例是硅化物层515。

电路500进一步包括第一二极管520(I/O垫处的衬底二极管)，其优选地为指状。二极管520的阴极521位于第二n阱522中；阴极521连接到I/O垫501，且阳极523连接到接地503。

另外，电路500具有第三n阱551，其优选地为指状且定位在第一n阱511与二极管520之间。第三n阱551通过其接触件552连接到接地Vss 503。

如图5A所示，从二极管阴极n阱522向晶体管n阱511注入的任何电子电流的大部分540渗漏到第三n阱551中，且因此被阻挡到达晶体管n阱511。因此，第三n阱551通常称为防护墙或虚设防护墙，且在图5A中表示为550。电子电流的仅一小部分541能够到达n阱511，但使局部偏置效果最小化。与引入防护环来防止闭锁的已知技术形成对比，此实施例的防护墙用于不仅在存在pMOS晶体管的情况下，而且还大体上通过防止ESD软弱性来改进ESD稳健性。

图5A说明本发明的另一实施例，其中防护墙550的插入与二极管阴极521的远距离定位组合。二极管阳极523定位在阴极521与第一n阱511之间，因此掩蔽衬底二极管的n+阴极。利用这种几何配置，n阱511与523可保持彼此远离而不会违反任何电路设计布局规则。n阱511与n阱523之间的优选距离530＞5μm。

基于图5A中描绘的n阱511、pMOS晶体管510、二极管520和防护墙550的插入的几何配置，图5A中展示为虚线箭头的任何注入电子电流541可保持较小以使得其在n阱511中的局部偏置效果可以忽略。

注意在图5B中，具有n阱551的防护墙552也可连接到电源(Vdd)，而不是如图5A中那样连接到Vss。事实上，对于许多应用来说，到达电源(Vdd)的连接是优选连接，因为Vdd的正电位增强防护墙551的电子阻挡能力，从而促使寄生电子电流541消失。

图6A的示意俯视图中说明利用几何配置的组合以提供针对安全电路操作(尤其对于pMOS晶体管510)以及可靠的ESD保护的益处的实施例。n阱511具有指状n+接触件513。pMOS晶体管510展示为多指晶体管，其中源极(512a、512b)和漏极(514)指定向成平行于n阱接触件指513。接触件指513接触源极512a的结。

图6A进一步展示防护墙550的n阱551和接触件552；接触件552连接到Vss。防护墙定向成近似垂直于指状晶体管n阱接触件513。大约处于法向的定向角(90°)表示为640。这种特定定向的目的是收集来自衬底二极管的电子注入；使从二极管阴极521流向晶体管n阱的电子的大部分540相交，且因此帮助减小n阱中任何局部偏置效果。

注意在图6B中，具有n阱551的防护墙552连接到电源(Vdd)。事实上，对于许多应用来说，这是优选连接(因为其正电位的缘故)。

与图5一致，图6A中展示负二极管520的n+接触件521远离n阱511；表示为530的分离距离优选地＞5μm。另外，接触件521定向成近似垂直于指状晶体管n阱接触件513。大约处于法向的定向角(90°)表示为640。这种特定定向的目的是帮助使从二极管阴极521向晶体管n阱511的电子流541最小化，且因此帮助使n阱中任何局部偏置效果最小化。

虽然已参照说明性实施例描述本发明，但并不希望在限定性意义上解释此描述内容。所属领域的技术人员参考描述内容将了解说明性实施例的各种修改和组合以及本发明的其它实施例。作为一实例，所述实施例在nMOS晶体管以及pMOS晶体管中有效地改进ESD保护。作为另一实例，半导体材料的材料可包括硅、硅锗、砷化镓，或IC制造过程中使用的任何其它半导体或化合物材料。作为又一实例，本发明的概念对于许多半导体装置技术节点有效且不限于特定的技术。因此，希望所主张的本发明涵盖任何此类修改或实施例。

Claims (9)

1.一种用于保护输入/输出(I/O)垫使其免受静电放电(ESD)事件影响的半导体电路，所述I/O垫位于电源垫附近，所述电路包括：

第一n阱中的pMOS晶体管，其源级连接到所述电源垫和所述第一n阱，且其漏极连接到所述I/O垫；所述pMOS晶体管具有到达所述第一n阱的指状接触件，且所述指状接触件接触所述晶体管源级；以及

第一指状二极管，其阴极位于第二n阱中并连接到所述I/O垫，且其阳极连接到接地。

2.根据权利要求1所述的电路，其中所述阳极定位在所述阴极与所述第一n阱之间，且所述指状二极管定向成近似垂直于所述pMOS晶体管的所述指状接触件。

3.根据权利要求1所述的电路，其进一步包括第三指状n阱，所述第三指状n阱定位在所述第一n阱与所述二极管之间，所述第三n阱连接到所述电源垫或连接到接地。

4.根据权利要求3所述的电路，其中所述第一二极管的阳极定位在其阴极与所述第一n阱之间，且其指状阳极和阴极定向成近似垂直于所述指状晶体管n阱接触件。

5.根据权利要求1-4中任一权利要求所述的电路，其中所述pMOS晶体管是多指晶体管。

6.根据权利要求1-4中任一权利要求所述的电路，其进一步包括插入在所述第一n阱与所述阳极之间达所述阳极的长度的屏障，所述屏障包括第三指状n阱，所述第三指状n阱连接到所述电源垫或连接到接地。

7.根据权利要求1-4中任一权利要求所述的电路，其进一步包括：

第二二极管，其阳极连接到所述I/O垫，且其阴极连接到所述电源垫且连接到所述pMOS晶体管的源级；

电源箝位电路，其连接到所述电源垫且连接到接地；以及

nMOS晶体管，其源级连接到接地并连接到所述第一二极管的阳极，且其漏极连接到所述I/O垫并连接到所述pMOS晶体管的漏极。

8.根据权利要求1-4中任一权利要求所述的电路，其进一步包括所述pMOS晶体管的源级与所述指状接触件之间的欧姆连接。

9.根据权利要求1-4中任一权利要求所述的电路，其中所述欧姆连接包含将所述pMOS晶体管的源级与所述指状接触件连接的硅化物层。

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