JP5242675B2

JP5242675B2 - 低下したトリガ電圧を有するｅｓｄ保護回路

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Description

開示される実施形態は、ＥＳＤ保護回路に関する。

一般にアクティブＲＣトリガクランプ（active RC triggered clamp）と呼ばれる静電放電（ＥＳＤ）保護回路は、静電放電の事象（events）によって引き起こされる損傷を与えるような高電圧から機能回路を保護するために使用することができる。集積回路の２つの端子間の電圧がＥＳＤの事象により適切な割合で増大する場合、ＲＣ回路は、大きなＮチャネル電界効果トランジスタ（「ｂｉｇＦＥＴ」とも呼ばれる）をトリガを与えてオンにする。ｂｉｇＦＥＴは、２つの端子間でＥＳＤ電流を短絡させ、端子群を横切る電圧を、機能回路にとって安全な電圧へクランプする。複数のそうしたアクティブＲＣトリガクランプ回路群を積層することはできるが、そうしたアクティブＲＣトリガクランプ回路群は、一般に、供給電圧が比較的低い（例えば３ボルト）用途において使用される。そうしたアクティブＲＣトリガクランプ回路群が、例えば２０ボルトの高めの供給電圧を有する用途において使用された場合、アクティブＲＣクランプ中のｂｉｇＦＥＴｓが通常の導電モードで動作するため、ｂｉｇＦＥＴｓは望ましくないことに、大きくなるように作られなければならないであろう。

比較的高い動作供給電圧から動作する能動回路が、ＥＳＤの事象から保護されるべき場合、従来技術において知られているようにシリコン制御整流器（ＳＣＲ）回路を使用することができた。不運にも、ＳＣＲＥＳＤ保護回路は、活性化された時に比較的高い動作供給電圧よりも低くなりうる保持電圧を有する。これは望ましくないことである。通常の回路動作中に、大きな電圧の過渡（それはＥＳＤの事象によらない）がＳＣＲＥＳＤ保護回路によって保護された回路の供給電圧端子を横切って現われた場合、ＳＣＲＥＳＤ保護回路は、供給電圧に関与してこれを能動回路の動作電圧よりも下へ引き下げるであろう。したがって、そのような大きな電圧の過渡が供給電圧端子を横切って課されるのを防ぐためには、一般に、いくつかの手段が提供されなければならない。この余分な回路を提供しなければならないことは、望ましくないことである。

図１（従来技術）は、上に記述された比較的大きな動作供給電圧から動作する機能回路を保護するために使用される従来のＥＳＤ保護回路１の回線図である。ＥＳＤクランプ回路１は、Ｎチャネル電界効果トランジスタ２−４は、トランジスタのソースに結合されるため、「ゲート接地ＮＭＯＳ（ＧＧＭＯＳまたはＧＧＮＭＯＳ）」保護回路とも呼ばれる。図２は、図１の回路の簡略化した横断面図である。ＥＳＤの事象の下では、３つのトランジスタ２−４は、ＥＳＤ電流がＶＣＣ供給電圧端子５からトランジスタ２を通り、トランジスタ３を通り、接地端子６へ流れるように、スナップバック（snap-back）または寄生バイポーラ（parasitic bipolar）モードで導通する。

図３（従来技術）は、図３のＧＧＭＯＳ保護回路のステージ群のうちの１つの横断面図である。高電圧条件の下で、逆バイアスがかかったドレイン７から本体８への空乏領域を横切る電界は、アバランシェ降伏のメカニズムが変更電荷キャリアを生成する点まで増大する。これらのキャリヤは、寄生バイポーラＮＰＮトランジスタ９のベースに流れ込む電流となる。寄生トランジスタ９のＮ型コレクタは、Ｎ＋型ドレイン７である。寄生トランジスタ９のＮ型エミッタは、Ｎ＋型ソース１０である。Ｐ型のベースは、Ｎチャネル電界効果トランジスタの本体８のＰ型材料である。寄生トランジスタ９は、図３の中でバイポーラトランジスタ記号で描かれている。ベース電流は、バイポーラトランジスタをオンにし、順々に、ドレイン−トゥ−本体接合を横切って大きなコレクタ電流を流れさせる。この電流は、寄生トランジスタのベース−トゥ−エミッタ接合の順バイアスを維持するのに必要なベース電流に寄与する役目をする。従って、バイポーラトランジスタの導通を開始するために高めのドレイン−トゥ−ソース電圧（トリガ電圧と呼ばれる）が要求されるが、いったん開始されたバイポーラトランジスタの導通は、ドレイン−トゥ−ソース電圧が低めの電圧（保持電圧と呼ばれる）よりも下に下がらない限り、維持される。こうしたトランジスタの作動および導通の特性は、一般に、「スナップバック」と呼ばれる。

図１の回路の中にあるように３つのそうしたＧＧＭＯＳ回路を積層することは、積層された回路群の数によって各トリガ電圧および保持電圧を増大させる。したがって、図１の回路は、図３の単段回路のトリガ電圧の３倍であるトリガ電圧を有する。したがって、図１の回路は、図３の単段回路の保持電圧の３倍である保持電圧を有する。不運にも、図１の積層回路の増大したトリガ電圧は、図１のＥＳＤ保護回路がその現在の短絡機能にトリガを与えて機能を実行する前に保護されるべき機能回路に対して損傷を生じさせるほど高いかもしれない。

図４（従来技術）は、低めのトリガ電圧を有するＥＳＤ保護回路の図である。ＥＳＤ保護回路は、ゲート駆動型ＮＭＯＳ（ＧＤＮＭＯＳ）回路あるいはＮＭＯＳ（ＧＣＮＭＯＳ）回路とも呼ばれる。抵抗器１１は、図４に例示されるようにゲート１２とソース１３との間に配置される。構造体は、そのトランジスタの固有のドレイン−トゥ−ゲート・重複キャパシタンス（overlap capacitance）のようなキャパシタンス１４を有する。ＥＳＤの事象の間に、ドレイン２４上の電圧の急上昇は、キャパシタンス１４によってゲート１２に結合され、抵抗器１１を横切った電流の流れがゲート−トゥ−ソース電圧を引き起こす。このゲート−トゥ−ソース電圧は、ゲート１２の下にチャネルを形成させ、ある量の表層電流１５をドレイン２４から流させる。電流１５は、回路のトリガ電圧を低下させる役目をする。この効果についてのさらなる情報については、１）“Design Methodology and Optimization of Gate-Driven NMOS ESD Protection Circuits In Submicron CMOS Processes”, IEEE Transactions on Electron Devices, vol. 45, no. 12, pages 2448-2456 (December 1998) by Julian Zhiliang Chen et al、２）U.S. Patent No. 5,982,217、３）U.S. Patent No. 5,838,146、および、４）U.S. Patent No. 5,631,793を参照されたい。単段で設けられる場合よりも大きな保持電圧およびトリガ電圧が必要な場合、図４の回路を積層することができる。図５（従来技術）は、３つのステージ１６−１８を有する従来の積層されたＧＣＭＯＳＥＳＤ保護回路を例示している。

積層ゲート結合Ｎチャネル電界効果トランジスタ（ＧＣＮＦＥＴ）静電放電（ＥＳＤ）保護回路は、ステージ群のスタックを含んでいる。各ステージは、本体がソースに結合されるＮＦＥＴを有する。抵抗器は、ＮＦＥＴのゲートとソースとの間に結合される。１つの例では、３つのステージがあり、各ステージはそれぞれ他のステージからそれ自身の深いＮウェルの中で孤立される。電流通路は、ＥＳＤの事象の間に電流がステージの抵抗器を横切って流れ、低下したトリガ電圧でステージのトリガを引き起こすように、各ステージに、供給電圧ノード（例えば、供給電圧端子ＶＣＣ）からＮＦＥＴのゲートまでに設けられる。１つの実施形態では、他のＮＦＥＴステージによって供給電圧ノードから孤立されるＮＦＥＴステージは、関連するキャパシタンス構造体を有する。キャパシタンス構造体は、例えば、高電圧ダイオード、あるいは金属−絶縁体−金属キャパシタ（ＭＩＭＣＡＰ）、あるいは他の適切な構造体であってもよい。キャパシタンス構造体の１枚のプレートは、電圧供給ノードに結合され、一方、キャパシタンス構造体の他のプレートは、ＮＦＥＴのゲートに結合される。ＥＳＤの事象の過渡状態中、電流は、供給電圧ノードからキャパシタンス構造体を通ってゲートへ流れ、抵抗器を横切る。抵抗器を横切る電流の流れは、ＮＦＥＴのゲート−トゥ−ソース電圧（Ｖｇｓ）を増大させ、ステージのトリガ電圧を低下させる。新しい積層ＧＣＮＦＥＴＥＳＤ保護回路の１つの具体例は、１５ボルトを超える保持電圧を有し、また、保持電圧よりも２０パーセント高い電圧に満たないトリガ電圧を有する。保持電圧（例えば、２０ボルト）は、ＧＣＮＦＥＴＥＳＤ保護回路によって保護されている機能回路の通常の動作供給電圧（例えば、１８．０ボルト）に近似し且つそれに満たない電圧である。ＧＣＮＦＥＴＥＳＤ保護回路および機能回路は、同じ集積回路上に集積される。

前述したのは概要である。従って、必要に応じて、簡略化、一般化、および詳細の省略を含んでいる。結果として、本技術分野における当業者は、サマリーが例示的に過ぎず、限定を意味するものでないことを理解するであろう。クレームによって単独で定義されるようにここに記述される装置および／またはプロセスの他の態様、発明の特徴、および利点は、ここで説明される限定しない詳細な説明において明らかになるであろう。

図１（従来技術）は、「ゲート接地ＮＭＯＳ」（ＧＧＭＯＳ）ＥＳＤ保護回路との呼ばれる従来のＥＳＤ保護回路の図である。図２（従来技術）は、「ゲート接地ＮＭＯＳ」（ＧＧＭＯＳ）ＥＳＤ保護回路との呼ばれる従来のＥＳＤ保護回路の図である。図３（従来技術）は、図１のＧＧＭＯＳ回路の一部を例示する。図４（従来技術）は、ゲート駆動ＮＭＯＳ（ＧＤＮＭＯＳ）回路あるいはＮＭＯＳ（ＧＣＮＭＯＳ）回路とも呼ばれるＥＳＤ保護回路の図である。図５（従来技術）は、３つのステージを有する先行技術の積層ＥＳＤ保護回路を例示する。図６は、１つの新しい態様による積層ＧＣＮＦＥＴＥＳＤ保護回路の図である。図７は、図６の積層ＧＣＮＦＥＴＥＳＤ保護回路の簡略化した概略図である。図８は、図６の積層ＧＣＮＦＥＴＥＳＤ保護回路の動作を例示する図である。図９は、図６の積層ＧＣＮＦＥＴＥＳＤ保護回路のＴＬＰＩ−Ｖ曲線である。図１０は、図６の積層ＧＣＮＦＥＴＥＳＤ保護回路の中のＮＦＥＴ群のゲート−トゥ−ソース電圧（Ｖｇｓ）曲線を示すグラフである。図１１は、図６の積層ＧＣＮＦＥＴＥＳＤ保護回路のＮＦＥＴ群のうちの１つの簡略化したトップダウンレイアウト図である。図１２は、図６の積層ＧＣＮＦＥＴＥＳＤ保護回路のキャパシタンス構造体群のうちの１つの簡略化したトップダウンレイアウト図である。図１３は、１つの新しい態様による方法のフローチャートである。図１４は、積層ＧＣＮＦＥＴＥＳＤ保護回路の第２の実施形態の図である。図１５は、積層ＧＣＮＦＥＴＥＳＤ保護回路の第３の実施形態の図である。図１６は、積層ＧＣＮＦＥＴＥＳＤ保護回路の第４の実施形態の図である。

図６は、１つの新しい態様による、積層ゲート結合Ｎチャネル電界効果トランジスタ（ＧＣＮＦＥＴ）静電放電（ＥＳＤ）保護回路１００の簡略化した回線図である。ＧＣＮＦＥＴＥＳＤ保護回路１００は、集積回路１０１の一部であり、集積回路１０１の一部である他の機能回路（図示せず）を保護する。ＧＣＮＦＥＴＥＳＤ保護回路１００は、３つのステージ１５０、１５１および１５２を有する。ＧＣＮＦＥＴＥＳＤ保護回路１００は、第１の供給電圧端子１０２、第２の供給電圧端子１０３、第１のＮチャネル電界効果トランジスタ（ＮＦＥＴ）１０４、第２のＮＦＥＴ１０５、第３のＮＦＥＴ１０６、第１の抵抗器１０７、第２の抵抗器１０８、第３の抵抗器１０９、第１のキャパシタンス構造体１１０および第２のキャパシタンス構造体１１１を含んでいる。ＮＦＥＴ１０４−１０６は、サイズ（Ｗ／Ｌ＝２００ミクロン／０．７ミクロン）の６ボルトのトランジスタであり、トリプルウェルプロセスを用いて作られている。図６の具体的な回路では、キャパシタンス構造体１１０および１１１は、高電圧ダイオードであり、０．１のピコファラドのキャパシタンスを有する。抵抗器１０７−１０９は、ポリシリコン抵抗器であり、それぞれが１００ｋオームの抵抗を有する。集積回路１０１の第１の供給電圧バス（ＶＣＣバス）１１２は、等電位ノード１１３である。ノード１１３は、第１のＮＦＥＴ１０４のドレインに結合され、また、第１の供給電圧端子１０２に結合される。同様に、集積回路１０１の第２の供給電圧バス（ＧＮＤバス）１１４は、等電位ノード１１５である。ノード１１５は、第３のＮＦＥＴ１０６のソースに結合され、また、第２の供給電圧端子１０３に結合される。機能回路（図示せず）は、ＶＣＣバス１１２から電力を供給され、それは本例では通常の動作条件の下で１８ボルトを送るであろう。本例では、端子１０２および１０３は、集積回路１０１の接着パッドである。

図７は、図６のＧＣＮＦＥＴＥＳＤ保護回路１００の簡略化した図である。第１のＮＦＥＴ１０４はＰウェル１１６に配置される。Ｐウェル１１６は、順々に、Ｎ型ウェル１１７の中へ広がる。Ｎ型ウェル１１７は、深いＮウェル埋込み部１１８およびより浅いＮウェル埋込み部１１９を含む。Ｐウェルは、遠隔のＰ＋コンタクト領域を使用して、図７に概略的に例示されるように、第１のＮＦＥＴ１０４のソースに結合される。同様に、第２のＮＦＥＴ１０５は、遠隔のＰ＋コンタクト領域を有するＰウェル１２０に配置される。Ｐウェル１２０は、順々に、Ｎ型ウェル１２１の中へ広がる。Ｎ型ウェル１２１は、深いＮウェル埋込み部１２２およびより浅いＮウェル埋込み部１２３を含んでいる。したがって、第１および第２のＮＦＥＴは、分離されたＮウェルの中に孤立される。第３のＮＦＥＴ１０６は、それ自身の分離されたＮウェルの中で２つのＮＦＥＴから孤立されるかもしれないし孤立されないかもしれない。例示された具体的な例では、第３のＮＦＥＴ１０６は、孤立されておらず、それ自身の分離されたＮウェルを有していない。

図６のダイオード記号１２４は、第１のＮＦＥＴ１０４の孤立構造のＰウェル１１６からＮウェル１１７への接合を表している。図６のダイオード記号１２５は、Ｎウェル１１７からＰ型基板１２６への接合を表している。線１４３は、ＮＦＥＴ１０４の深いＮウェルがＮＦＥＴ１０４のソースに接続されることを示す。図６のダイオード記号１２７は、第２のＮＦＥＴ１０５の隔離構造のＰウェル１２０からＮウェル１２１への接合を表している。図６のダイオード記号１２８は、Ｎウェル１２１からＰ型基板１２６への接合を表している。線１４４は、ＮＦＥＴ１０５の深いＮウェルがＮＦＥＴ１０５のソースに接続されることを示す。

図８は、図７のＧＣＮＦＥＴＥＳＤ保護回路１００の動作を例示する。キャパシタ記号１３２は、第１のＮＦＥＴ１０４のドレイン−トゥ−ゲート重複キャパシタンスを表している。ＥＳＤ状態の間に、ＶＣＣ端子１０２とＧＮＤ端子１０３の間の電圧が素早く上昇するとき、本体領域１３０空乏領域に対して逆バイアスがかかったドレイン領域１２９が成長し、空乏領域を横切る電界が増大する。キャパシタンス１３２は、ノード１１３をＮＦＥＴ１０４のゲート１３３に連結させる。十分な漏れ電流がドレイン−トゥ−本体空乏領域を横切って流れて寄生ＮＰＮバイポーラトランジスタ１３１をオンにする前に、電流１３４が、第１の電流経路の中で、ノード１１３から、キャパシタンス１３２を通り、また、抵抗器１０７を通り、ノード１３５へ流れる。第１の電流通路は、実際、さらにノード１３５から第２の端子１０３まで広がる。すべてのゲート−トゥ−ソース電圧は、引き上げられ、したがって、３つのすべてのＮＦＥＴステージ１５０−１５２がオンにされ、ドレイン−トゥ−ソース電流が各ＮＦＥＴの中で流れる。具体的には、オンになる第１のステージはステージ１５２であり、第２のステージ１５１のＮＦＥＴ１０５のソースを引き下げる一方で、キャパシタンス構造体１１０は、第２のステージ１５１をオンにするゲートを引き上げる。同様に、ＮＦＥＴ１０４のソースが導通ステージ１５２および１５１によって引き下げられる一方で、ＮＦＥＴ１０４のゲート−トゥ−ドレイン重複キャパシタンスは、ソースに関してＮＦＥＴ１０４のゲートをポジティブに引き上げ、これによりステージ１５０をオンにする。

抵抗器１０７を横切ってこの第１の電流通路の中で流れる電流１３４（図８を参照）は、ＮＦＥＴ１０４のゲート−トゥ−ソース電圧を増大させる。増大したゲート−トゥ−ソース電圧は、ゲート１３０の下に短絡チャネルを生じさせ、ある量の電流１３６を空乏領域を横切って流させる。電流１３６は、寄生ＮＰＮバイポーラトランジスタ１３１をオンさせるのに必要な種電流に寄与する。したがって、全体の種電流は、抵抗器１０７が無い場合のようにドレイン−トゥ−本体漏れ電流を含んでいないが、しかし、全体の種電流は、ＭＯＳＦＥＴチャネル面電流１３６とともにドレイン−トゥ−本体漏れ電流を含んでいる。抵抗器１０７を横切る電圧の結果として、寄生ＮＰＮバイポーラトランジスタ１３１は、抵抗器１０７が無かった場合よりも、より早く且つより低いノード１１３からノード１３５への電圧で「トリガ」する。したがって、第１のＮＦＥＴ１０４を含む第１のステージ１５０が、およそ７．５ボルト（ノード１１３とノード１３５との間で）トリガし、バイポーラトランジスタ１３１がオンになりドレイン電流が増加するようにコレクタ電流を増加させる。増加したドレイン電流により、ドレイン−トゥ−ソース電圧が「保持電圧」に保持されるよう、ＮＦＥＴを横切るドレイン−トゥ−ソース電圧が低下する（あるいは「スナップバックする」）。ＮＦＥＴ１０４の保持電圧は、およそ６．５ボルトである。ＮＦＥＴ１０４を通って流れるすべての電流は、ＮＦＥＴ構造の寄生バイポーラトランジスタを通って流れる電流を含み、ＮＦＥＴ１０４を「通って」流れる。

ＮＦＥＴ１０５を含む第２のステージ１５１は、ＥＳＤの事象の間に電流１３７を第２の電流経路の中で抵抗器１０８を横切って流させることによってトリガ電圧が低下されるという点で第１のステージ１５０が動作するのとほとんど同じ方法で動作する。この第２の電流の流れは、第２のＮＦＥＴ１０５の中でゲート−トゥ−ソース電圧を引き起こし、順々に、浅いチャネルを生じさせてゲート１３８の下に短絡電流を形成し、これにより表層電流１３９をドレイン−トゥ−本体空乏領域を横切って流させる。第１のステージ１５０の場合のように、この電流１３９は、寄生ＮＰＮバイポーラトランジスタ１４０をオンさせるのに必要な種電流に寄与する。しかしながら、第２のステージ１５１の場合には、ＥＳＤの事象のＡＣ過渡状態の下では、電流１３７が、第２の電流経路の中で、ノード１１３から、キャパシタンス構造体１１０を通り、第２のＮＦＥＴ１０５のゲートノードへへ、そして抵抗器１０８を通って流れることができるように、キャパシタンス構造体１１０が結合される。第２の電流通路は、実際、さらに抵抗器１０８から、ステージ１５２を通って、第２の端子１０３へ広がる。キャパシタンス構造体１１０は、ノード１１３から抵抗器１０８までに第２の電流通路を提供する。

第２のＮＦＥＴ１０５が接続されるように、第３のＮＦＥＴ１０６が接続されるが、第３のＮＦＥＴについては孤立された深いＮウェルの中には設けられない。したがって、ＥＳＤの事象のＡＣ過渡状態の下で、電流１４１が、第３の電流通路の中で、キャパシタンス構造体１１１を通り、第３のＮＦＥＴ１０６のゲートへ、抵抗器１０９を通って流れるように、キャパシタンス構造体１１１が結合される。キャパシタンス構造体１１１は、ノード１１３から抵抗器１０９までにに第３の電流通路を提供する。抵抗器１０９を横切る電流の流れ１４１は、第３のＮＦＥＴ１０６上にゲート−トゥ−ソース電圧を引き起こし、表層電流１４２を流させる。したがって、第３のステージ１５２のトリガ電圧は、第２および第１のステージのトリガ電圧が低下されるのと同じメカニズムによって低下される。回路中のキャパシタンス構造体１１０および１１１により、各ステージのトリガ電圧はおよそ７．５ボルトであるが、もしキャパシタンス構造体１１０および１１１が提供されなければ各ステージのトリガ電圧はおよそ１１．５ボルトになっていた。

図５（従来技術）の従来の回路では、対照的に、ＥＳＤの事象の間に電流が抵抗器１９を横切って流れる実質的な電流通路が無い。図５の従来の回路では、第１のステージ１６がトリガされたとき以前に、電流が第１のステージ１６を経由して第２のステージ１７のＮＦＥＴのドレインへ通る方法が無い。したがって、抵抗器１９の存在の有無にかかわらず、抵抗器１９を横切って流れる実質的な電流はなく、ゲート−トゥ−ソース電圧は、図４の中の電流１５の電流の導入によって低減されたトリガ電圧で第２のステージをトリガさせるのに適切な第２のステージにおいて、進展されていない。第３のステージ１８は、第２のステージ１７が接続されるのと同じ方法で接続される。したがって、第３のステージ１８のトリガ電圧は、図４の中の電流１５のような電流の導入によって同様に低下されない。さらに、第２および第３のステージ１７および１８のトリガの前に、第１のステージ１６のＮＦＥＴのソースは接地端子２１から孤立される。したがって、第１のステージ１６の抵抗器２２を横切って接地端子２１へ流れる実質的な電流の流れは無い。したがって、第１のステージ１６中の抵抗器２２の存在の有無にかかわらず、第１のステージ１６のトリガ電圧も、図４の中の電流１５のような電流の導入によって低下されない。抵抗器２２、１９および２３は、図５の回路のトリガ電圧に対する効果がほとんど無いかあるいは全く無い。

図９は、図６の積層ＧＣＮＦＥＴＥＳＤ保護回路１００のＴＬＰ（伝送線パルス）Ｉ−Ｖ曲線である。図９の中の各測定は、端子１０２へ供給された１００ナノ秒パルスに対するものである。パルスの電圧振幅は、水平軸に沿った測定マークの配置を決定する。パルスの開始が垂直軸に沿った測定マークの配置を決定した後、ＥＳＤ保護回路１００を流れる電流は、７０ナノ秒と９０ナノ秒の間で平均される。提供されないキャパシタンス構造体１１０および１１１のトリガ電圧となるおよそ３４．５ボルトのトリガ電圧と比較して、ＴＬＰＩ−Ｖ曲線は、ＥＳＤ保護回路１００が２２．６ボルトのトリガ電圧ＶＴＲＩＧを有することを示す。ＴＬＰＩ−Ｖ曲線は、ＥＳＤ保護回路１００が２０．３ボルトの保持電圧ＶＨＯＬＤを有することを示す。この例におけるＶＣＣ供給電圧は、１８．０ボルトの最大値を有する。２０．３ボルトの保持電圧は、しかしながら通常のＶＣＣ供給電圧以上かもしくはそれに等しい電圧に接近し、２２．６ボルトのトリガ電圧は比較的小さいが、しかし通常ＶＣＣ動作供給電圧よりも高い満足のいくマージン（約４ボルト）である。有利なことに、ＧＣＮＦＥＴＥＳＤ保護回路１００は、トリガ電圧が保持電圧よりも２０パーセント高い電圧未満となるように、ＥＳＤ電流を短絡させ、保持電圧は１５ボルトを超える。

図１０は、図６の３つのＮＦＥＴ１０４−１０６のゲート−トゥ−ソース電圧（Ｖｇｓ）曲線を示す図である。留意すべきは、２０．３の保持電圧で、第１、第２および第３のＮＦＥＴ１０４、１０５および１０６に対するゲート−トゥ−ソース電圧は、それぞれ１．４５ボルト、１．９ボルトおよび１．９ボルトである。図１０の曲線は、キャパシタンス構造体１１０および１１１のキャパシタンスのサイズを決め、かつ抵抗器１０８および１０９の抵抗のサイズを決めるのに使用可能である。約２２ボルトのＶｇｓ曲線中の急上昇は、シミュレータのダイオードモデルにおけるアバランシェ降伏電圧に達するキャパシタンス構造体１１１によるものである。通常、最適ば衝撃イオン化のゲート−トゥ−ソース電圧は、頂点のＮＦＥＴ１０４の約１．５ボルトから２．０ボルトである。したがって、抵抗器１０７−１０９は、ゲート−トゥ−ソース電圧（Ｖｇｓ）がＥＳＤの事象の間に１．５ボルトとなるのに十分大きいサイズにされるが、ＮＦＥＴ１０４−１０６が通常の回路動作の間にオフとなるのに十分な小さいサイズにされる。キャパシタンス構造体１１０および１１１の容量は、端子１０２が１００ナノ秒で０ボルトから保持電圧（２０．３ボルト）に上昇し、第１、第２および第３のＮＦＥＴ１０４−１０６のゲート−トゥ−ソース電圧（Ｖｇｓ）を１．５ボルト値へ引き出すときに、十分な電流が流されるように、サイズが決められる。キャパシタンス構造体１１０および１１１がこのようにサイズが決められれば、チャネル電流１３６、１３９および１４１は、直列接続されたＮＦＥＴ１０４−１０６を通って流れ、一方で、ＮＦＥＴのドレイン領域は、ロバスト衝撃イオン化電流をＮＦＥＴ本体に流れ込ませ、最終的に、直列接続されたＮＦＥＴのトリガを起こさせる高い値となる。

図１１は、ＮＦＥＴ１０４−１０６のうちの１つの簡略化したレイアウト図である。Ｎ＋アクティブと呼ばれるエリアは、深いＮウェルのＮ＋拡散面積である。これは一つの正方形領域である。Ｎウェルの中のＰウェルは、図示されていない。しかしＰウェルは、類似してはいるがわずかに大きな形状を有する。これら正方形のウェル領域が形成された後、ポリシリコン層が、構造体を覆って配置され、図１１に描写された縦じまに延びる２つの平行線が残るようにパターン形成される。そして、次のサリサイド（salicide）処理を「阻む」ために使用されるフォトレジスト（「サリサイドブロック」と呼ばれる）の正方形を作るために、フォトレジストが配置され、パターン形成される。ブロックによって保護されず、酸化物領域で覆われていないシリコンのエリアは、ソース、ゲートおよびドレイン領域で基礎をなすＮ＋シリコンへの良好なコンタクトを促進するためにサリサイド化される。図１１に例示されるように、ソース領域のほとんどの表面はサリサイド化され、ドレインの一部がサリサイド化される。ゲートフィンガ（gate fingers）から中央のドレインのサリサイド化された部分まで内部へ広がるエリアは、埋め込まれたバラスト抵抗（ballasting resistance）を構成する。コンタクト（小さな黒い正方形の列）が作られると、金属の層が構造体全体を覆って配置される。金属層は３枚のプレートを作るようにパターン化される。図１１の図では、それぞれの金属板の境界は、「ＭＥＴＡＬ１」と呼ばれる太い３つの長方形のラインによって示される。

図１２は、キャパシタンス構造体１１０−１１１のうちの１つの簡略化したレイアウト図である。図１２の例では、キャパシタンス構造体は高電圧ダイオードである。Ｐウェルは、Ｎウェルの中に形成される。Ｐウェルの境界は、図１２の中の破線の囲みによって示される。ダイオードの接合は、Ｐウェル（アノード）とＮウェル（カソード）との間の接合である。カソードのコンタクト部分は、サリサイド化される。アノードはキャパシタンス構造体のプレートと呼ばれ、一方、カソードはキャパシタンス構造体の別のプレートと呼ばれる。

図１３は、１つの新しい態様による方法２００を例示する簡略化したフローチャートである。方法２００は、保持電圧より２０パーセント高い電圧に満たないトリガ電圧を有する積層ＧＣＮＦＥＴＥＳＤ保護デバイスを提供するステップ（ステップ２０１）を含む。１つの例では、このステップ２０１は、以下により達成される。１）第１の電流通路を設ける。これにより、第１の電流がＥＳＤの事象の間に第１の抵抗器を横切って流れる（サブステップ２０２）。この抵抗器の一例は、図６の抵抗器１０７である。抵抗器を横切るこの電流の流れは、第１のステージのＮＦＥＴのゲート−トゥ−ソース電圧を増大させ、これにより、第１のステージのトリガを開始する。２）第２の電流通路を設ける。これにより、第２の電流がＥＳＤの事象の間に第２の抵抗器を横切って流れる（サブステップ２０３）。この抵抗器の一例は、図６の抵抗器１０８である。抵抗器を横切ったこの電流の流れは、第２のステージのＮＦＥＴのゲート−トゥ−ソース電圧を増大させ、これにより、第２のステージのトリガを開始する。積層ＧＣＮＦＥＴＥＳＤ保護回路１００の各ステージは、第１および第２の電流経路が設けられない場合よりも低いトリガ電圧でトリガするように作られる。ステージ群を積層することにより、保持電圧は１５ボルトを超えるように作られる。その結果、ＧＣＮＦＥＴＥＳＤ保護回路１００の全体は、回路の保持電圧よりも２０パーセント高い電圧に満たないトリガ電圧を有し、保持電圧は１５ボルトを超えることになる。

図１４は、積層ＧＣＮＦＥＴＥＳＤ保護回路３００の第２の実施形態の図である。ここで、キャパシタンス構造体３０１および３０２は、図６の実施形態におけるダイオードよりも専用のキャパシタ構造体である。専用のキャパシタ構造は、例えば、金属の同じ層の中で２つの並列に延びる金属片の間の側壁キャパシタンスを担う側壁の金属−絶縁体−金属キャパシタ（ＭＩＭＣＡＰ）であってもよい。キャパシタンス構造体の中の並列に延びる金属片の間のスペースは、配置された絶縁体によって占められる。キャパシタも、２つの隣接した金属層を用いるとともに、２つの金属層の間の誘電体を薄くすることにより、実現することができる。２つの金属層の間のより薄いレベル間誘電体は、特別なマスキング層を用いて選択的に作られる。

図１５は、積層ＧＣＮＦＥＴＥＳＤ保護回路４００の第３の実施形態の図である。この実施形態では、第１および第２のＮＦＥＴの深いＮウェルは、それぞれのＮＦＥＴのドレインに結合される。第１のＮＦＥＴ４０２の深いＮウェル４０１は、第１のＮＦＥＴのドレインに結合される。第２のＮＦＥＴ４０４の深いＮウェル４０３は、第２のＮＦＥＴのドレインに結合される。これは図６の回路と異なり、深いＮウェルがそれぞれのＮＦＥＴのソースに接続される。

図１６は、積層ＧＣＮＦＥＴＥＳＤ保護回路５００の第４のの実施形態の図である。この実施形態では、第１、第２および第３のＮＦＥＴ５０１−５０３は、１つの共通の深いＮウェル５０４に配置される。この共通のＮウェル５０４は、第１の電圧供給ノード５０５に結合される。

具体的な実施形態は、教育的な目的のために記述されているが、この特許文書の教えは一般的な適用可能性を有しており、上述した具体的な実施形態に制限されるものではない。積層ＧＣＮＦＥＴＥＳＤ保護回路は、３つのステージを有する必要はなく、２つのステージあるいは３つを超えるステージを有することも可能である。したがって、記述された具体的の実施形態の様々な特徴の、様々な変形、適応および組合せは、以下に記述される請求項の範囲から逸脱することなく実施することができる。

Claims

第１の電圧供給ノードと、
ドレイン、ゲート、ソースおよび本体を有する第１のＮチャネル電界効果トランジスタ（ＮＦＥＴ）であって、当該本体が当該ソースに結合され、当該第１のＮＦＥＴのドレインが前記第１の供給ノードに結合される第１のＮチャネル電界効果トランジスタ（ＮＦＥＴ）と、
第１のリード線および第２のリード線を有する第１の抵抗器であって、当該第１の抵抗器の第１のリード線が前記第１のＮＦＥＴのゲートに結合され、当該第１の抵抗器の第２のリード線が前記第１のＮＦＥＴのソースに結合される第１の抵抗器と、
ドレイン、ゲート、ソースおよび本体を有する第２のＮＦＥＴであって、当該本体が当該ソースに結合され、当該第２のＮＦＥＴのドレインが前記第１のＮＦＥＴのソースに結合される第２のＮＦＥＴと、
第１のリード線および第２のリード線を有する第２の抵抗器であって、当該第２の抵抗器の第１のリード線が前記第２のＮＦＥＴのゲートに結合され、当該第２の抵抗器の第２のリード線が前記第２のＮＦＥＴのソースに結合される第２の抵抗器と、
第１のリード線および第２のリード線を有する第１のキャパシタンス構造体であって、当該第１のキャパシタンス構造体が、ダイオード、金属−絶縁体−金属キャパシタ（ＭＩＭＣＡＰ）、電界絶縁体キャパシタ、ゲート−絶縁体−半導体キャパシタからなる一群の中から選ばれ、当該第１のキャパシタンス構造体の第１のリード線が前記第１の電圧供給ノードに結合され、当該第１のキャパシタンス構造体の第２のリード線が前記第２の抵抗器の第１のリード線に結合され、当該第１のキャパシタンス構造体が、ＥＳＤの事象の間に前記第２の抵抗器を通って流れる電流を供給するように結合される、第１のキャパシタンス構造体と、
第２の電圧供給ノードであって、ＥＳＤの事象の間に、電流が、電流経路において、前記第１の電圧供給ノードから、前記第１のＮＦＥＴを通り、前記第２のＮＦＥＴを通り、当該第２の電圧供給ノードへ流れる、第２の電圧供給ノードと、
前記第１の電圧供給ノードから、ＥＳＤの事象の間に前記第１の電圧供給ノードを前記第１のＮＦＥＴのゲートに結合させるドレイン−トゥ−ゲートキャパシタンスを通り、前記第１の抵抗器を通り、前記第２のＮＦＥＴのドレインへ延びる第１の電流経路であって、ＥＳＤの事象の間に第１の電流が当該第１の電流経路の中でドレイン−トゥ−ゲートキャパシタンスおよび前記第１の抵抗器を横切って流れるような第１の電流経路と、
前記第１の電圧供給ノードから、前記第１のキャパシタンス構造体および前記第２の抵抗器を通って延びる第２の電流経路であって、ＥＳＤの事象の間に第２の電流が当該第２の電流経路の中で前記第１のキャパシタンス構造体および前記第２の抵抗器を横切って流れるような第２の電流経路と
を具備する回路。
請求項１の回路において、
ドレイン、ゲート、ソースおよび本体を有する第３のＮＦＥＴであって、当該本体が当該ソースに結合され、当該第３のＮＦＥＴのドレインが前記第２のＮＦＥＴのソースに結合される第３のＮＦＥＴと、
第１のリード線および第２のリード線を有する第３の抵抗器であって、当該第３の抵抗器の第１のリード線が前記第３のＮＦＥＴのゲートに結合され、当該第３の抵抗器の第２のリード線が前記第３のＮＦＥＴのソースに結合される第３の抵抗器と、
第１のリード線および第２のリード線を有する第２のキャパシタンス構造体であって、当該第２のキャパシタンス構造体が、ダイオード、金属−絶縁体−金属キャパシタ（ＭＩＭＣＡＰ）、電界絶縁体キャパシタ、ゲート−絶縁体−半導体キャパシタからなる一群の中から選ばれ、当該第２のキャパシタンス構造体の第１のリード線が前記第１の電圧供給ノードに結合され、当該第２のキャパシタンス構造体の第２のリード線が前記第３の抵抗器の第１のリード線に結合される、第２のキャパシタンス構造体と
を具備する回路。
請求項１に記載の回路において、
第１のＮウェルと、
前記第１のＮウェルの中に広がる第１のＰウェルであって、前記第１のＮＦＥＴの本体が当該第１のＰウェルの一部である、第１のＰウェルと、
第２のＮウェルと、
前記第２のＮウェルの中に広がる第２のＰウェルであって、前記第２のＮＦＥＴの本体が当該第２のＰウェルの一部である、第２のＰウェルと
をさらに具備する回路。
請求項３に記載の回路において、前記第１のＮウェルが前記第１のＮＦＥＴのソースに結合され、前記第２のＮウェルが前記第２のＮＦＥＴのソースに結合される回路。
請求項３に記載の回路において、前記第１のＮウェルが前記第１のＮＦＥＴのドレインに結合され、前記第２のＮウェルが前記第２のＮＦＥＴのドレインに結合される回路。
請求項３に記載の回路において、前記第１のＮウェルが前記第１の電圧供給ノードに結合され、前記第２のＮウェルが前記第１のＮウェルに結合される回路。
請求項１に記載の回路において、
共通のＮウェルと、
前記共通のＮウェルの中に広がる第１のＰウェルであって、前記第１のＮＦＥＴの本体が当該第１のＰウェルの一部である、第１のＰウェルと、
前記共通のＮウェルの中に広がる第２のＰウェルであって、前記第２のＮＦＥＴの本体が当該第２のＰウェルの一部である、第２のＰウェルと、
をさらに具備する回路。
請求項１に記載の回路において、当該回路がトリガ電圧を有し、当該回路が保持電圧を有し、前記保持電圧が１５ボルトを超え、前記トリガ電圧が前記保持電圧よりも２０パーセント高い電圧に満たない回路。
第１の電圧供給ノードを設けることと、
ドレイン、ゲート、ソースおよび本体を有する第１のＮチャネル電界効果トランジスタ（ＮＦＥＴ）であって、当該本体が当該ソースに結合され、当該第１のＮＦＥＴのドレインが前記第１の供給ノードに結合される第１のＮチャネル電界効果トランジスタ（ＮＦＥＴ）を設けることと、
第１のリード線および第２のリード線を有する第１の抵抗器であって、当該第１の抵抗器の第１のリード線が前記第１のＮＦＥＴのゲートに結合され、当該第１の抵抗器の第２のリード線が前記第１のＮＦＥＴのソースに結合される第１の抵抗器を設けることと、
ドレイン、ゲート、ソースおよび本体を有する第２のＮＦＥＴであって、当該本体が当該ソースに結合され、当該第２のＮＦＥＴのドレインが前記第１のＮＦＥＴのソースに結合される第２のＮＦＥＴを設けることと、
第１のリード線および第２のリード線を有する第２の抵抗器であって、当該第２の抵抗器の第１のリード線が前記第２のＮＦＥＴのゲートに結合され、当該第２の抵抗器の第２のリード線が前記第２のＮＦＥＴのソースに結合される第２の抵抗器を設けることと、
第１のリード線および第２のリード線を有する第１のキャパシタンス構造体であって、当該第１のキャパシタンス構造体が、ダイオード、金属−絶縁体−金属キャパシタ（ＭＩＭＣＡＰ）、電界絶縁体キャパシタ、ゲート−絶縁体−半導体キャパシタからなる一群の中から選ばれ、当該第１のキャパシタンス構造体の第１のリード線が前記第１の電圧供給ノードに結合され、当該第１のキャパシタンス構造体の第２のリード線が前記第２の抵抗器の第１のリード線に結合され、当該第１のキャパシタンス構造体が、ＥＳＤの事象の間に前記第２の抵抗器を通って流れる電流を供給するように結合される、第１のキャパシタンス構造体を設けることと、
第２の電圧供給ノードであって、ＥＳＤの事象の間に、電流が、電流経路において、前記第１の電圧供給ノードから、前記第１のＮＦＥＴを通り、前記第２のＮＦＥＴを通り、当該第２の電圧供給ノードへ流れる、第２の電圧供給ノードを設けることと、
前記第１の電圧供給ノードから、ＥＳＤの事象の間に前記第１の電圧供給ノードを前記第１のＮＦＥＴのゲートに結合させるドレイン−トゥ−ゲートキャパシタンスを通り、前記第１の抵抗器を通り、前記第２のＮＦＥＴのドレインへ延びる第１の電流経路であって、ＥＳＤの事象の間に第１の電流が当該第１の電流経路の中でドレイン−トゥ−ゲートキャパシタンスおよび前記第１の抵抗器を横切って流れるような第１の電流経路を設けることと、
前記第１の電圧供給ノードから、前記第１のキャパシタンス構造体および前記第２の抵抗器を通って延びる第２の電流経路であって、ＥＳＤの事象の間に第２の電流が当該第２の電流経路の中で前記第１のキャパシタンス構造体および前記第２の抵抗器を横切って流れるような第２の電流経路を設けることと
を含む方法。
請求項９に記載の方法であって、積層ゲート結合Ｎチャネル電界効果トランジスタ（ＧＣＮＦＥＴ）静電放電（ＥＳＤ）保護回路であって、当該積層ＧＣＮＦＥＴＥＳＤ保護回路がトリガ電圧および保持電圧を有し、前記トリガ電圧が前記保持電圧よりも２０パーセント高い電圧に満たず、前記保持電圧が１５ボルトを超える積層ゲート結合Ｎチャネル電界効果トランジスタ（ＧＣＮＦＥＴ）静電放電（ＥＳＤ）保護回路を設けること
を含む方法。
請求項１０に記載の方法において、
前記第１の抵抗器を通る前記第１の電流経路であって、ＥＳＤの事象の間に前記第１の電流が前記第１の電流経路を通って流れ、前記第１のＮＦＥＴのゲート−トゥ−ソース電圧を上げるような前記第１の電流経路を設けることと、
前記第２の抵抗器を通る前記第２の電流経路であって、ＥＳＤの事象の間に前記第２の電流が前記第２の電流経路を通って流れ、第２のＮＦＥＴのゲート−トゥ−ソース電圧を上げるような前記第２の電流経路を設けることと
により、前記保持電圧よりも２０パーセント高い電圧に満たない前記トリガ電圧が少なくとも一部分において達成される方法。
請求項１に記載の回路において、
ＥＳＤの事象の間の静電放電（ＥＳＤ）電流を前記第１の電圧供給ノードから前記第２の電圧供給ノードへ短絡させる手段であって、当該手段が、１５ボルトを超える保持電圧を有し、当該手段が、前記保持電圧よりも２０パーセント高い電圧に満たないトリガ電圧を有する手段と
を具備する回路。
請求項１２に記載の回路において、
前記手段によりＥＳＤの事象から保護される機能回路であって、当該機能回路が第１の電圧供給ノードから電力を供給され、１５ボルトを超える電圧供給が、当該機能回路の通常動作の間に、前記第１の電圧供給ノードと前記第２の電圧供給ノードの間に存在する機能回路
をさらに具備する回路。
請求項１２に記載の回路において、前記第１の電圧供給ノードが当該回路の第１の端子に結合され、前記第２の電圧供給ノードが当該回路の第２の端子に結合される回路。
請求項１２に記載の回路において、前記手段が、積層ゲート結合Ｎチャネル電界効果トランジスタ（ＧＣＮＦＥＴ）静電放電（ＥＳＤ）保護回路である回路。
請求項１５に記載の回路において、前記短絡させる手段は、
前記第１の電圧供給ノードから、前記第１のＮＦＥＴのゲート−トゥ−ソース電圧がＥＳＤの事象の間に上がって第１のステージのスナップバックを開始するように、前記第１の抵抗器を通って、前記第１の電流を導通させる手段と、
前記第１の電圧供給ノードから、前記第２のＮＦＥＴのゲート−トゥ−ソース電圧がＥＳＤの事象の間に上がって第２のステージのスナップバックを開始するように、前記第２の抵抗器を通って、前記第２の電流を導通させる手段であって、前記第１のステージおよび前記第２のステージが、前記積層ゲート結合Ｎチャネル電界効果トランジスタ（ＧＣＮＦＥＴ）静電放電（ＥＳＤ）保護回路のステージ群である手段と
具備する回路。