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TWI765166B - 暫態電壓抑制元件 - Google Patents

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TWI765166B
TWI765166B TW108125073A TW108125073A TWI765166B TW I765166 B TWI765166 B TW I765166B TW 108125073 A TW108125073 A TW 108125073A TW 108125073 A TW108125073 A TW 108125073A TW I765166 B TWI765166 B TW I765166B
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林正基
陳志豪
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源芯半導體股份有限公司
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Abstract

一種暫態電壓抑制元件，其包括具有第一導電型的基底、具有第二導電型的第一井區、第一陽極、第一陰極以及第一觸發節點。第一井區位於基底中。第一陽極位於第一井區外的基底中，且包括具有第二導電型的第一摻雜區。第一陰極位於第一井區中且包括：具有第二導電型的第二摻雜區；以及位於第二摻雜區與第一摻雜區之間的具有第一導電型的第三摻雜區。第一觸發節點位於第一陽極與第一陰極之間，且包括：位於基底中的具有第一導電型的第四摻雜區；以及至少部分位於第一井區中且位於第四摻雜區與第三摻雜區之間的具有第二導電型的第五摻雜區。

Description

暫態電壓抑制元件
本發明是有關於一種積體電路，且特別是有關於一種暫態電壓抑制元件。
一般而言，電子產品很容易受到突如其來且無法控制的靜電放電（ElectroStatic Discharge，ESD）的衝擊，而造成電子產品受到傷害而無法復原的問題。目前，對於電子產品的靜電放電或突波問題，使用暫態電壓抑制器（Transient Voltage Suppressor，TVS）是較為有效的解決方法。
隨著科技的進步，各類電子產品皆朝向高速、高效能、且輕薄短小的趨勢發展。在此趨勢下，暫態電壓抑制器對於靜電放電與突波的防護能力受到元件尺寸的縮小而隨之變弱，故無法承受較大功率的能量。因此，如何在有限的布局面積下提升元件對於靜電放電的防護能力將成為重要的一門課題。
本發明提供一種暫態電壓抑制元件，可縮小元件面積、提升靜電放電耐受度、調整崩潰電壓或觸發電壓並降低接面電容。
本發明提供一種暫態電壓抑制元件，其包括具有第一導電型的基底、具有第二導電型的第一井區、第一陽極、第一陰極以及第一觸發節點。第一井區位於基底中。第一陽極位於第一井區外的基底中，且包括具有第二導電型的第一摻雜區。第一陰極位於第一井區中且包括：具有第二導電型的第二摻雜區；以及位於第二摻雜區與第一摻雜區之間的具有第一導電型的第三摻雜區。第一觸發節點位於第一陽極與第一陰極之間，且包括：位於基底中的具有第一導電型的第四摻雜區；以及至少部分位於第一井區中且位於第四摻雜區與第三摻雜區之間的具有第二導電型的第五摻雜區。
在本發明的一實施例中，第一觸發節點為電性浮置。
在本發明的一實施例中，第四摻雜區與第五摻雜區在同一擴散區中，且均鄰近基底的表面。
在本發明的一實施例中，第四摻雜區的摻雜濃度大於等於第五摻雜區的摻雜濃度。
在本發明的一實施例中，部分第四摻雜區位於第五摻雜區中。
在本發明的一實施例中，第一陰極更包括具有第一導電型的第六摻雜區，且第二摻雜區位於第六摻雜區與第三摻雜區之間。
在本發明的一實施例中，第一陰極更包括具有第二導電型的第七摻雜區，且第七摻雜區位於第二摻雜區以及第三摻雜區下方。
在本發明的一實施例中，第七摻雜區的摻雜濃度介於第一井區的摻雜濃度與第二摻雜區的摻雜濃度之間。
在本發明的一實施例中，第七摻雜區與第五摻雜區接觸。
在本發明的一實施例中，第七摻雜區與第五摻雜區分開一距離。
在本發明的一實施例中，第一觸發節點更包括具有第一導電型的第二井區，位於第四摻雜區下方的基底中。
在本發明的一實施例中，第二井區與第一井區接觸。
在本發明的一實施例中，第二井區與第一井區分開一距離。
在本發明的一實施例中，第二摻雜區與第三摻雜區接觸且為同電位。
在本發明的一實施例中，暫態電壓抑制元件為以第一摻雜區第二摻雜區為中心軸的鏡像結構。
基於上述，在本發明的暫態電壓抑制元件中，陰極端的摻雜區為同一擴散區域的N+/P+/N+接面結構並等電位，用以提升觸發電流（trigger current）。相較傳統技術利用場氧化層將陰極端的摻雜區分開在不同擴散區域的結構，本發明的佔用面積較小並可有效提升靜電放電耐受度。同時在觸發節點的底部有摻雜區結構以提高陽極端與陰極端的隔絕度，可縮小設計面積、提升單位面積的元件密度，進而有效降低元件的導通電阻（Ron）。此外，觸發節點的摻雜區結構均在同一擴散區域，有N摻雜區與P摻雜區形成的N/P接面，僅需改變P摻雜區的摻雜濃度即可調整崩潰電壓或觸發電壓，可降低設計複雜度。再者，陽極端為P+/N-Sub接面，因N-sub濃度低，使得其與P+間的空乏區拉大，可降低接面電容。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之標號表示相同或相似之元件，以下段落將不再一一贅述。
在以下的實施例中，當第一導電型為N型，第二導電型為P型；當第一導電型為P型，第二導電型為N型。在本實施例中，可以第一導電型為N型，第二導電型為P型為例來實施。但本發明並不以此為限。
圖1至圖8是依據本發明一些實施例所繪示的多種暫態電壓抑制元件的剖面示意圖。以下將詳細說明圖1的暫態電壓抑制元件的結構，再說明圖2至圖8的暫態電壓抑制元件與圖1的暫態電壓抑制元件的差異處。
請參照圖1，本發明提供一種暫態電壓抑制元件1，其包括基底10、第一井區100、第一陽極A1、第一陰極C1以及第一觸發節點TN1。
基底10包括半導體基底、半導體化合物基底或是絕緣體上有半導體（semiconductor-on-insulator，SOI）基底。在一實施例中，基底10為具有第一導電型（例如N型）的基底。
第一井區100位於基底10中。在一實施例中，第一井區100為具有第二導電型（例如P型）的第一井區100。
第一陽極A1位於第一井區100外的基底10中。在一實施例中，第一陽極A1包括具有第二導電型（例如P型）的第一摻雜區101。第一摻雜區101為重摻雜區。
第一陰極C1位於第一井區100中。在一實施例中，第一陰極C1包括具有第二導電型（例如P型）的第二摻雜區102、具有第一導電型（例如N型）的第三摻雜區103以及具有第一導電型（例如N型）的第六摻雜區106。第二摻雜區102位於第三摻雜區103與第六摻雜區106之間，且第三摻雜區103位於第二摻雜區102與第一摻雜區101之間。第二摻雜區102、第三摻雜區103以及第六摻雜區106為重摻雜區。在一實施例中，第二摻雜區102、第三摻雜區103以及第六摻雜區106透過金屬層彼此電性連接使其同電位。
第一觸發節點TN1位於第一陽極A1與第一陰極C1之間。在一實施例中，第一觸發節點TN1與第一陽極A1以隔離結構IS1彼此分開，且第一觸發節點TN1與第一陰極C1以隔離結構IS2彼此分開。換句話說，隔離結構IS1與隔離結構IS2定義出第一觸發節點TN1所在的擴散區R。隔離結構IS1以及隔離結構IS2包括場氧化層、淺溝渠隔離結構或任何合適的隔離結構。
在一實施例中，第一觸發節點TN1包括具有第一導電型（例如N型）的第四摻雜區104以及具有第二導電型（例如P型）的第五摻雜區105。第四摻雜區104位於基底10中。第五摻雜區105位於第一井區100中且位於第四摻雜區104與第三摻雜區103之間。第四摻雜區與第五摻雜區在同一擴散區R中，且均鄰近基底10的表面SS。
在一實施例中，部分第四摻雜區104位於第五摻雜區105中。換言之，第五摻雜區105更延伸至第四摻雜區10下方。在一實施例中，第四摻雜區104的摻雜濃度大於第五摻雜區105的摻雜濃度。第四摻雜區104為重摻雜區，第五摻雜區105為輕摻雜區，且第四摻雜區104與第五摻雜區105接觸。在一實施例中，第一觸發節點TN1為電性浮置。
在一實施例中，暫態電壓抑制元件1更包括第二觸發節點TN2，且第二觸發節點TN2與第一觸發節點TN1以第一陽極A1為中心呈鏡像對稱。
在一實施例中，暫態電壓抑制元件1更包括第三觸發節點TN3，且第三觸發節點TN3與第一觸發節點TN1以第一陰極C1為中心呈鏡像對稱。在一實施例中，第三觸發節點TN3與第一陰極C1以隔離結構IS3彼此分開。隔離結構IS3包括場氧化層、淺溝渠隔離結構或任何合適的隔離結構。
在一實施例中，暫態電壓抑制元件1更包括第二陽極A2，且第二陽極A2與第一陽極A1以第一陰極C1為中心呈鏡像對稱。在一實施例中，第二陽極A2與第三觸發節點TN3以隔離結構IS4彼此分開。隔離結構IS4包括場氧化層、淺溝渠隔離結構或任何合適的隔離結構。
在一實施例中，暫態電壓抑制元件1更包括第二陰極C2，且第二陰極C2與第一陰極C1以第一陽極A1為中心呈鏡像對稱。
在一實施例中，暫態電壓抑制元件1更包括第四觸發節點TN4，且第四觸發節點TN4與第二觸發節點TN2以第二陰極C2為中心呈鏡像對稱。
在一實施例中，暫態電壓抑制元件1更包括第三陽極A3，且第三陽極A3與第二陽極A2以第二陰極C2為中心呈鏡像對稱。
基於上述，暫態電壓抑制元件1為以第一摻雜區101為中心軸的鏡像結構。更具體地說，第一摻雜區101兩側的構件（如摻雜區）可視需要依上述規則繼續往兩側延伸排列。
在暫態電壓抑制元件1中，第一陽極A1具有第一摻雜區101（如P+摻雜區）與基底10（如N型基底）構成的P+/N接面。因N型基底10的摻雜濃度低，使得其與第一摻雜區101（如P+摻雜區）之間的空乏區拉大，可降低接面電容。
此外，第一觸發節點TN1的第四摻雜區104（如N+摻雜區）可提高第一陽極A1（如P+摻雜區）與第一井區100（如 P型井區）的隔絕度，防止第一井區100與第一陽極A1之間的擊穿（punch through）現象，同時可縮減元件面積。再者，第一觸發節點TN1的第四摻雜區104（如N+摻雜區）和第五摻雜區105（如P-摻雜區）均裸露於基底10的表面；換句話說，以俯視觀之，第一觸發節點TN1可看到N+/P兩種摻雜區，此種結構比先前技術之摻雜區上下重疊的結構更加穩定。
第一陰極C1的第二摻雜區102（如P+摻雜區）、第三摻雜區103（如N+摻雜區）以及的第六摻雜區106（如N+摻雜區）彼此電性連接（例如透過金屬層）使其等電位，可大幅提升觸發電流（trigger current）。
接下來，將說明圖1之暫態電壓抑制元件1的各種可能的變化結構。當然，本發明的結構並不以此為限。
圖2之暫態電壓抑制元件2與圖1之暫態電壓抑制元件1類似，其差別在於，暫態電壓抑制元件2之第一觸發節點TN1更包括具有第一導電型（例如N型）的第二井區108。在一實施例中，第二井區108位於第四摻雜區104下方的基底10中。更具體地說，第二井區108與第四摻雜區104和第五摻雜區105均實體接觸。
在暫態電壓抑制元件2中，第一觸發節點TN1的第二摻雜區102（如N+摻雜區）以及第二井區108（如N型井區）可進一步提高第一陽極A1（如P+摻雜區）與第一井區100（如P型井區）的隔絕度，以防止第一井區100與第一陽極A1之間的擊穿（punch through）現象，便可縮減第一陽極A1與第一井區100的距離以縮小元件面積。在此實施例中，第二井區108與第一井區100接觸，但本發明並不以此為限。
圖3之暫態電壓抑制元件3與圖2之暫態電壓抑制元件2類似，其差別在於，暫態電壓抑制元件3之第一陰極C1更包括具有第二導電型（例如P型）的第七摻雜區107。第七摻雜區107為輕摻雜區。在一實施例中，第七摻雜區107位於第二摻雜區102、第三摻雜區103以及第六摻雜區106下方。在一實施例中，第七摻雜區107的摻雜濃度介於第一井區100的摻雜濃度與第二摻雜區102的摻雜濃度之間。在此實施例中，第七摻雜區107與第五摻雜區105接觸，但本發明並不以此為限。
在暫態電壓抑制元件3中，第一陰極C1的第七摻雜區107（如P-摻雜區）連接第一觸發節點TN1的第五摻雜區105（如P-摻雜區），可更進一步地降低元件的導通電阻（Ron）且提升觸發電流。
圖4之暫態電壓抑制元件4與圖3之暫態電壓抑制元件3類似，其差別在於，暫態電壓抑制元件4之第七摻雜區107與第五摻雜區105分開一距離d1。
圖5之暫態電壓抑制元件5與圖3之暫態電壓抑制元件3類似，其差別在於，暫態電壓抑制元件5之第二井區108與第一井區100可分開一距離d2。
圖6之暫態電壓抑制元件6與圖3之暫態電壓抑制元件3類似，其差別在於，暫態電壓抑制元件6之第七摻雜區107與第五摻雜區105分開一距離d1，且第二井區108與第一井區100可分開一距離d2。
圖7之暫態電壓抑制元件7與圖2之暫態電壓抑制元件2類似，其差別在於，暫態電壓抑制元件7之第五摻雜區105為重摻雜區，而暫態電壓抑制元件2之第五摻雜區105為輕摻雜區。更具體地說，暫態電壓抑制元件7之第五摻雜區105與第四摻雜區104相鄰，但並未延伸至第四摻雜區10下方。在此實施例中，加重第五摻雜區105的摻雜濃度可改變崩潰電壓。
圖8之暫態電壓抑制元件8與圖7之暫態電壓抑制元件7類似，其差別在於，暫態電壓抑制元件8之第二井區108與第一井區100分開一距離d3，而暫態電壓抑制元件7之第二井區108與第一井區100彼此接觸。
圖9至圖16是依據本發明替代實施例所繪示的多種暫態電壓抑制元件的剖面示意圖。
圖9-16之暫態電壓抑制元件9-16與圖1-8之暫態電壓抑制元件1-8類似，其差別在於，以第一陽極A1為中心時，暫態電壓抑制元件9-16未呈鏡像對稱，而暫態電壓抑制元件1-8呈鏡像對稱。
在一實施例中，以第一陽極A1為中心時，第二陰極C2與第一陰極C1未呈鏡像對稱。更具體地說，在暫態電壓抑制元件9-16中，左側的第一陰極C1靠近元件的中心區，而右側的第二陰極C2靠近元件的邊緣區。因此，左側的第一陰極C1需要設置第六摻雜區106，而右側的第二陰極C2不需要設置第六摻雜區。在此實施例中，右側的第二陰極C2僅僅包括彼此接觸且為同電位的第二摻雜區102與第三摻雜區103。
從另一角度觀之，暫態電壓抑制元件9-16為以第二摻雜區102為中心軸的鏡像結構，第三觸發節點TN3與第一觸發節點TN1呈鏡像對稱，且第二陽極A2與第一陽極A1呈鏡像對稱。
基於上述，在本發明的暫態電壓抑制元件中，陰極端的摻雜區為同一擴散區域的N+/P+/N+接面結構並等電位，用以提升觸發電流（trigger current）。相較傳統技術利用場氧化層將陰極端的摻雜區分開在不同擴散區的結構，本發明的佔用面積較小並可有效提升靜電放電耐受度。同時在觸發節點的底部有摻雜區結構以提高陽極端與陰極端的隔絕度，可縮小設計面積、提升單位面積的元件密度，進而有效降低元件的導通電阻（Ron）。此外，觸發節點的摻雜區結構均在同一擴散區域，有N摻雜區與P摻雜區形成的N/P接面，僅需改變P摻雜區的摻雜濃度即可調整崩潰電壓或觸發電壓，可降低設計複雜度。再者，陽極端為P+/N-Sub接面，因N-sub濃度低，使得其與P+間的空乏區拉大，可降低接面電容。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
1~16:暫態電壓抑制元件 10:基底 100:第一井區 101:第一摻雜區 102:第二摻雜區 103:第三摻雜區 104:第四摻雜區 105:第五摻雜區 106:第六摻雜區 107:第摻雜區 108:第二井區 A1:第一陽極 A2:第二陽極 A3:第三陽極 C1:第一陰極 C2:第二陰極 d1、d2、d3:距離 IS1、IS2、IS3、IS4:隔離結構 R:擴散區 SS:表面 TN1:第一觸發節點 TN2:第二觸發節點 TN3:第三觸發節點 TN4:第三觸發節點
圖1至圖8是依據本發明一些實施例所繪示的多種暫態電壓抑制元件的剖面示意圖。 圖9至圖16是依據本發明替代實施例所繪示的多種暫態電壓抑制元件的剖面示意圖。
1:暫態電壓抑制元件
10:基底
100:第一井區
101:第一摻雜區
102:第二摻雜區
103:第三摻雜區
104:第四摻雜區
105:第五摻雜區
106:第六摻雜區
A1:第一陽極
A2:第二陽極
A3:第三陽極
C1:第一陰極
C2:第二陰極
IS1、IS2、IS3、IS4:隔離結構
R:擴散區
SS:表面
TN1:第一觸發節點
TN2:第二觸發節點
TN3:第三觸發節點
TN4:第三觸發節點

Claims (14)

  1. 一種暫態電壓抑制元件，包括：具有第一導電型的基底；具有第二導電型的第一井區，位於所述基底中；第一陽極，位於所述第一井區外的所述基底中，且包括具有所述第二導電型的第一摻雜區：第一陰極，位於所述第一井區中，且包括：具有所述第二導電型的第二摻雜區；以及具有所述第一導電型的第三摻雜區，位於所述第二摻雜區與所述第一摻雜區之間；以及第一觸發節點，位於所述第一陽極與所述第一陰極之間，且包括：具有所述第一導電型的第四摻雜區，位於所述基底中；以及具有所述第二導電型的第五摻雜區，至少部分位於所述第一井區中且位於所述第四摻雜區與所述第三摻雜區之間；其中，所述第一觸發節點為電性浮置。
  2. 如申請專利範圍第1項所述的暫態電壓抑制元件，其中所述第四摻雜區與所述第五摻雜區在同一擴散區中，且鄰近所述基底的表面。
  3. 如申請專利範圍第1項所述的暫態電壓抑制元件，其中所述第四摻雜區的摻雜濃度大於等於所述第五摻雜區的摻雜濃度。
  4. 如申請專利範圍第1項所述的暫態電壓抑制元件，其中部分所述第四摻雜區位於所述第五摻雜區中。
  5. 如申請專利範圍第1項所述的暫態電壓抑制元件，其中所述第一陰極更包括具有所述第一導電型的第六摻雜區，且所述 第二摻雜區位於所述第六摻雜區與所述第三摻雜區之間。
  6. 如申請專利範圍第1項所述的暫態電壓抑制元件，其中所述第一陰極更包括具有所述第二導電型的第七摻雜區，且所述第七摻雜區位於所述第二摻雜區以及所述第三摻雜區下方。
  7. 如申請專利範圍第6項所述的暫態電壓抑制元件，其中所述第七摻雜區的摻雜濃度介於所述第一井區的摻雜濃度與所述第二摻雜區的摻雜濃度之間。
  8. 如申請專利範圍第6項所述的暫態電壓抑制元件，其中所述第七摻雜區與所述第五摻雜區接觸。
  9. 如申請專利範圍第6項所述的暫態電壓抑制元件，其中所述第七摻雜區與所述第五摻雜區分開一距離。
  10. 如申請專利範圍第1項所述的暫態電壓抑制元件，其中所述第一觸發節點更包括具有所述第一導電型的第二井區，位於所述第四摻雜區下方的所述基底中。
  11. 如申請專利範圍第10項所述的暫態電壓抑制元件，其中所述第二井區與所述第一井區接觸。
  12. 如申請專利範圍第10項所述的暫態電壓抑制元件，其中所述第二井區與所述第一井區分開一距離。
  13. 如申請專利範圍第1項所述的暫態電壓抑制元件，其中所述第二摻雜區與所述第三摻雜區接觸且為同電位。
  14. 如申請專利範圍第1項所述的暫態電壓抑制元件，其中所述暫態電壓抑制元件為以所述第一摻雜區或所述第二摻雜區為中心軸的鏡像結構。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113380787B (zh) * 2021-08-13 2022-02-25 上海维安半导体有限公司 一种双向瞬态电压抑制器件及其制备方法
US11978809B2 (en) * 2022-06-27 2024-05-07 Amazing Microelectronic Corp. Transient voltage suppression device
US20240243119A1 (en) * 2023-01-18 2024-07-18 Amazing Microelectronic Corp. Transient voltage suppression device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170069620A1 (en) * 2015-09-09 2017-03-09 Vanguard International Semiconductor Corporation Semiconductor device layout structure
TW201739060A (zh) * 2016-04-21 2017-11-01 旺宏電子股份有限公司 半導體元件及其製造方法
US20180175018A1 (en) * 2016-12-21 2018-06-21 Nuvoton Technology Corporation Transient-voltage-suppression (tvs) diode device and method of fabricating the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6172404B1 (en) 1997-10-31 2001-01-09 Texas Instruments Incorporated Tuneable holding voltage SCR ESD protection
US6268639B1 (en) 1999-02-11 2001-07-31 Xilinx, Inc. Electrostatic-discharge protection circuit
US6268992B1 (en) 1999-04-15 2001-07-31 Taiwan Semiconductor Manufacturing Company Displacement current trigger SCR
TW578290B (en) 2002-03-04 2004-03-01 Winbond Electronics Corp Electrostatic discharged protection device
US7880223B2 (en) * 2005-02-11 2011-02-01 Alpha & Omega Semiconductor, Ltd. Latch-up free vertical TVS diode array structure using trench isolation
US7538997B2 (en) * 2006-05-31 2009-05-26 Alpha & Omega Semiconductor, Ltd. Circuit configurations to reduce snapback of a transient voltage suppressor
US8390070B2 (en) * 2011-04-06 2013-03-05 Nanya Technology Corp. Electrostatic discharge protection device and electrostatic discharge protection circuit thereof
TWI658563B (zh) * 2014-12-19 2019-05-01 力智電子股份有限公司 暫態電壓抑制器、其靜電防護元件及其陣列
TWI696257B (zh) * 2016-01-05 2020-06-11 聯華電子股份有限公司 靜電放電保護電路、半導體靜電放電保護元件及其佈局結構
US10404059B2 (en) * 2017-02-09 2019-09-03 Analog Devices, Inc. Distributed switches to suppress transient electrical overstress-induced latch-up
US10062682B1 (en) * 2017-05-25 2018-08-28 Alpha And Omega Semiconductor (Cayman) Ltd. Low capacitance bidirectional transient voltage suppressor
US20180308836A1 (en) * 2017-04-24 2018-10-25 Macronix International Co., Ltd. Electrostatic discharge protection device and method for electrostatic discharge
TWI724256B (zh) * 2017-11-24 2021-04-11 源芯半導體股份有限公司 暫態電壓抑制器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170069620A1 (en) * 2015-09-09 2017-03-09 Vanguard International Semiconductor Corporation Semiconductor device layout structure
TW201739060A (zh) * 2016-04-21 2017-11-01 旺宏電子股份有限公司 半導體元件及其製造方法
US20180175018A1 (en) * 2016-12-21 2018-06-21 Nuvoton Technology Corporation Transient-voltage-suppression (tvs) diode device and method of fabricating the same

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