CN118366982A - 静电放电防护器件及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 103
- 150000002500 ions Chemical class 0.000 claims description 175
- 230000008569 process Effects 0.000 claims description 75
- 238000005468 ion implantation Methods 0.000 claims description 39
- 239000000758 substrate Substances 0.000 claims description 36
- 239000004065 semiconductor Substances 0.000 claims description 34
- 238000002955 isolation Methods 0.000 claims description 14
- 229910021332 silicide Inorganic materials 0.000 claims description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 239000002019 doping agent Substances 0.000 claims 26
- 125000001475 halogen functional group Chemical group 0.000 claims 3
- 125000004429 atom Chemical group 0.000 description 64
- 230000009286 beneficial effect Effects 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 6
- 125000005843 halogen group Chemical group 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 101001121408 Homo sapiens L-amino-acid oxidase Proteins 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 102100026388 L-amino-acid oxidase Human genes 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- FQNKXXHWTIMQJM-UHFFFAOYSA-N [Si].[Pt].[Ni] Chemical compound [Si].[Pt].[Ni] FQNKXXHWTIMQJM-UHFFFAOYSA-N 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000009024 positive feedback mechanism Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
- H10D89/713—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base region coupled to the collector region of the other transistor, e.g. silicon controlled rectifier [SCR] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/01—Manufacture or treatment
- H10D18/031—Manufacture or treatment of lateral or planar thyristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/251—Lateral thyristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/108—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having localised breakdown regions, e.g. built-in avalanching regions
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Abstract
一种静电放电防护器件及其形成方法，其中结构包括：位于衬底内相接触的第一阱区和第二阱区，第一阱区和第二阱区的导电类型不同；位于第一阱区内的第一掺杂区，第一掺杂区与第一阱区的导电类型不同；位于第二阱区内的第二掺杂区，第二掺杂区与第二阱区的导电类型相同；位于第一掺杂区和第二掺杂区之间的第三掺杂区，第三掺杂区和第二阱区的导电类型相同，且第三掺杂区与第一阱区和第二阱区均相接触；位于第一阱区内的轻掺杂区，轻掺杂区位于第三掺杂区和第一掺杂区之间，且与第三掺杂区相接触，轻掺杂区和第三掺杂区的导电类型相同，且轻掺杂区内的掺杂离子的浓度低于第三掺杂区内的掺杂离子的浓度，利于提高器件的静电放电作用。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种静电放电防护器件及其形成方法。
背景技术
静电放电(Electro-Static Discharge，缩写为ESD)现象可能导致元器件内部线路受损，直接影响产品的正常使用寿命，甚至造成产品的损坏。因此，在芯片设计时，在芯片内部的端口上，设计静电放电防护器件十分必要。
可控硅(Silicon Controlled Rectifier，缩写为SCR)静电防护器件由于其自身的正反馈机制，具有单位面积泄放电流高、导通电阻小、鲁棒性强、防护级别高的优点，能够以较小的版图面积获得较高静电放电防护等级，因此，此类器件将成为集成电路静电防护的热门器件。
然而，可控硅器件的开启电压(Trigger Voltage，缩写为Vt)一般高于10V，大于输入/输出器件的栅氧化层击穿电压。因此，低压可控硅(Low-voltage-triggered SCR，缩写为LVTSCR)器件应运而生，但常用的低压可控硅器件的工作电压(holding voltage，缩写为Vh)较低，使其在集成电路中的应用受到限制。
因此，现有的可控硅静电放电防护器件的性能亟需提升。
发明内容
本发明解决的技术问题是提供一种静电放电防护器件及其形成方法，以提高形成的静电放电防护器件的性能。
为解决上述技术问题，本发明技术方案提供一种静电放电防护器件，包括：衬底；位于所述衬底内相接触的第一阱区和第二阱区，所述第一阱区和所述第二阱区的导电类型不同；位于所述第一阱区内的第一掺杂区，所述第一掺杂区与所述第一阱区的导电类型不同；位于所述第二阱区内的第二掺杂区，所述第二掺杂区与所述第二阱区的导电类型相同；位于所述第一掺杂区和所述第二掺杂区之间的第三掺杂区，所述第三掺杂区和所述第二阱区的导电类型相同，且所述第三掺杂区与第一阱区和第二阱区均相接触；位于所述第一阱区内的轻掺杂区，所述轻掺杂区位于所述第三掺杂区和所述第一掺杂区之间，且与所述第三掺杂区相接触，所述轻掺杂区和所述第三掺杂区的导电类型相同，且所述轻掺杂区内的掺杂离子的浓度低于所述第三掺杂区内的掺杂离子的浓度。
可选的，所述衬底包括基底、位于所述基底上的氧化层、以及位于所述氧化层上的半导体层和隔离结构，所述隔离结构还位于所述半导体层侧壁；所述第一阱区和所述第二阱区位于所述半导体层内；所述第一阱区和所述第二阱区底部与所述氧化层顶部表面相接触。
可选的，所述半导体层的厚度范围为40nm至100nm。
可选的，还包括：位于所述第一阱区内的第四掺杂区，所述第四掺杂区和所述第一掺杂区相互分立，且与所述第一掺杂区的导电类型不同；位于所述第二阱区内的第五掺杂区，所述第五掺杂区和所述第二掺杂区相互分立，且与所述第二掺杂区的导电类型不同。
可选的，还包括：位于所述第一掺杂区、所述第二掺杂区、所述第四掺杂区和所述第五掺杂区表面的接触层。
可选的，所述第一掺杂区和所述第二掺杂区连接阴极端，所述第三掺杂区和所述第四掺杂区连接阳极端。
可选的，所述第一掺杂区、所述轻掺杂区、所述第三掺杂区和所述第二掺杂区沿第一方向排布；在沿所述第一方向上，所述第三掺杂区的宽度范围为0.2μm至4μm；在沿所述第一方向上，所述轻掺杂区的宽度范围为0.2μm至4μm；在沿所述第一方向上，所述轻掺杂区和所述第一掺杂区的距离范围为0.5μm至2μm。
可选的，所述第一掺杂区的和所述第二掺杂区的深度范围为至所述第三掺杂区的深度范围为至所述轻掺杂区的深度范围为至所述第一掺杂区内的掺杂离子浓度范围为2.0×1015atom/cm3至8.0×1015atom/cm3；所述第二掺杂区内的掺杂离子浓度范围为2.0×1015atom/cm3至8.0×1015atom/cm3；所述第三掺杂区内的掺杂离子浓度范围为2.0×1015atom/cm3至8.0×1015atom/cm3；所述轻掺杂区内的掺杂离子浓度范围为1.0×1013atom/cm3至3.0×1015atom/cm3。
可选的，所述轻掺杂区内具有第一掺杂离子，还具有第二掺杂离子，所述第二掺杂离子的导电类型与所述第一掺杂离子的导电类型不同，且所述第二掺杂离子浓度低于所述第一掺杂离子浓度，所述轻掺杂区内的掺杂离子浓度为所述第一掺杂离子的浓度与所述第二掺杂离子浓度的差值。
可选的，所述衬底内具有若干第一阱区和若干第二阱区，各所述第二阱区两侧分别与所述第一阱区相接触。
相应的，本发明的技术方案还提供一种静电放电防护器件的形成方法，包括：提供衬底；在所述衬底内形成相接触的第一阱区和第二阱区，所述第一阱区和所述第二阱区的导电类型不同；在所述第一阱区内形成第一掺杂区，所述第一掺杂区和所述第一阱区的导电类型不同；在所述第二阱区内形成第二掺杂区，所述第二掺杂区与所述第二阱区的导电类型相同；在所述第一阱区和所述第二阱区内形成第三掺杂区，所述第三掺杂区位于所述第一掺杂区和所述第二掺杂区之间，所述第三掺杂区和所述第二阱区的导电类型相同；在所述第一阱区内形成轻掺杂区，所述轻掺杂区位于所述第三掺杂区和所述第一掺杂区之间，且与所述第三掺杂区相接触，所述轻掺杂区和所述第三掺杂区的导电类型相同，且所述轻掺杂区内的掺杂离子浓度低于所述第三掺杂区内的掺杂离子浓度。
可选的，所述衬底包括基底、位于所述基底上的氧化层，以及位于所述氧化层上的半导体层和隔离结构，所述隔离结构还位于所述半导体层侧壁；所述第一阱区和所述第二阱区位于所述半导体层内；所述第一阱区和所述第二阱区底部与所述氧化层顶部表面相接触。
可选的，所述半导体层的厚度范围为40nm至100nm。
可选的，所述第一阱区的形成工艺包括第一离子注入工艺；所述第二阱区的形成工艺包括第二离子注入工艺。
可选的，所述第一离子注入工艺的工艺参数包括：掺杂离子为N型导电离子，所述掺杂离子的剂量范围为3.4×1012atom/cm2至7.3×1012atom/cm2，能量范围为10KeV至35KeV；所述第二离子注入工艺的工艺参数包括：掺杂离子为P型导电离子，所述掺杂离子的剂量范围为3.8×1012atom/cm2至1.02×1013atom/cm2，能量范围为5KeV至15KeV。
可选的，所述第一离子注入工艺的工艺参数包括：掺杂离子为P型导电离子，所述掺杂离子的剂量范围为3.8×1012atom/cm2至1.02×1013atom/cm2，能量范围为5KeV至15KeV；所述第二离子注入工艺的工艺参数包括：掺杂离子为N型导电离子，所述掺杂离子的剂量范围为3.4×1012atom/cm2至7.3×1012atom/cm2，能量范围为10KeV至35KeV。
可选的，所述轻掺杂区内具有第一掺杂离子，所述轻掺杂区的形成工艺包括第三离子注入工艺或第一晕环离子注入工艺。
可选的，所述第三离子注入工艺的工艺参数包括：掺杂离子为P型导电离子，所述掺杂离子的剂量范围为5.0×1013atom/cm3至6.0×1014atom/cm2，能量范围为5KeV至20KeV；或者掺杂离子为N型导电离子，所述掺杂离子的剂量范围为1.0×1013atom/cm2至3.0×1015atom/cm2，能量范围为10KeV至30KeV。
可选的，所述第一晕环离子注入工艺的工艺参数包括：掺杂离子为P型导电离子，所述掺杂离子的剂量范围为1.0×1012atom/cm2至3.0×1013atom/cm2，能量范围为10KeV至20KeV；或者掺杂离子为N型导电离子，所述掺杂离子的剂量范围为1.0×1012atom/cm2至3.0×1013atom/cm2，能量范围为20KeV至60KeV。
可选的，所述轻掺杂区内还具有第二掺杂离子，所述第二掺杂离子的导电类型与所述第一掺杂离子的导电类型不同，且所述第二掺杂离子浓度低于所述第一掺杂离子浓度，所述轻掺杂区内的掺杂离子浓度为所述第一掺杂离子的浓度与所述第二掺杂离子浓度的差值；所述轻掺杂区的形成工艺还包括在第一掺杂离子注入之后的第二掺杂离子注入；所述第二掺杂离子注入工艺包括第四离子注入工艺或第二晕环离子注入工艺。
可选的，还包括：在所述第一阱区内形成第四掺杂区，所述第四掺杂区和所述第一掺杂区相互分立，且与所述第一掺杂区的导电类型不同；在所述第二阱区内形成第五掺杂区，所述第五掺杂区和所述第二掺杂区相互分立，且与所述第二掺杂区的导电类型不同。
可选的，还包括：在所述第一掺杂区、所述第二掺杂区、所述第四掺杂区和所述第五掺杂区表面形成接触层；所述接触层的形成工艺包括金属硅化物工艺。
可选的，所述第一掺杂区、所述轻掺杂区、所述第三掺杂区和所述第二掺杂区沿第一方向排布；在沿所述第一方向上，所述第三掺杂区的宽度范围为0.2μm至4μm；在沿所述第一方向上，所述轻掺杂区的宽度范围为0.2μm至4μm；在沿所述第一方向上，所述轻掺杂区和所述第一掺杂区的距离范围为0.5μm至2μm。
可选的，所述第一掺杂区和所述第二掺杂区的深度范围为至所述第三掺杂区的深度范围为至所述轻掺杂区的深度范围为至所述第一掺杂区内的掺杂离子浓度范围为2.0×1015atom/cm3至8.0×1015atom/cm3；所述第二掺杂区内的掺杂离子浓度范围为2.0×1015atom/cm3至8.0×1015atom/cm3；所述第三掺杂区内的掺杂离子浓度范围为2.0×1015atom/cm3至8.0×1015atom/cm3；所述轻掺杂区内的掺杂离子浓度范围为1.0×1013atom/cm3至3.0×1015atom/cm。
可选的，所述衬底内具有若干第一阱区和若干第二阱区，所述第二阱区两侧分别与所述第一阱区相接触。
现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的静电放电防护器件的形成方法中，在所述第一阱区和所述第二阱区内形成第三掺杂区，所述第三掺杂区位于所述第一掺杂区和所述第二掺杂区之间，所述第三掺杂区和所述第二阱区的导电类型相同；在所述第一阱区内形成轻掺杂区，所述轻掺杂区位于所述第三掺杂区和所述第一掺杂区之间，且与所述第三掺杂区相接触，所述轻掺杂区和所述第三掺杂区的导电类型相同，且所述轻掺杂区内的掺杂离子浓度低于所述第三掺杂区内的掺杂离子浓度，所述第一阱区和所述第二阱区之间形成PN结，所述第三掺杂区和所述轻掺杂区使PN界面处的浓度梯度降低，以降低PN结的雪崩击穿电压，进而降低所形成的静电放电防护器件的开启电压，利于提高器件的静电放电作用。
本发明技术方案提供的静电放电防护器件中，位于所述第一掺杂区和所述第二掺杂区之间的第三掺杂区，所述第三掺杂区和所述第二阱区的导电类型相同，且所述第三掺杂区与第一阱区和第二阱区均相接触；位于所述第一阱区内的轻掺杂区，所述轻掺杂区位于所述第三掺杂区和所述第一掺杂区之间，且与所述第三掺杂区相接触，所述轻掺杂区和所述第三掺杂区的导电类型相同，且所述轻掺杂区内的掺杂离子的浓度低于所述第三掺杂区内的掺杂离子的浓度，所述第一阱区和所述第二阱区之间形成PN结，所述第三掺杂区和所述轻掺杂区使PN界面处的浓度梯度降低，以降低PN结的雪崩击穿电压，进而降低所形成的静电放电防护器件的开启电压，利于提高器件的静电放电作用。
附图说明
图1是一种静电放电防护器件的剖面结构示意图；
图2至图5是本发明实施例的静电放电防护器件形成方法中各步骤对应的结构示意图。
具体实施方式
需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
如背景技术所述，采用现有的静电放电防护器件的性能亟需提升。现结合一种现有静电放电防护器件进行说明分析。
图1是一种静电放电防护器件的剖面结构示意图。
请参考图1，所述静电放电防护器件包括：衬底，所述衬底包括基底100、位于所述基底100上的氧化层101，以及位于所述氧化层101上的半导体层(图中未示出)和隔离结构102，所述隔离结构102还位于所述半导体层侧壁；位于所述半导体层内的P阱区103和N阱区104，所述P阱区103和所述N阱区104之间相互接触；位于所述P阱区103内的相互分立的第一P+掺杂区105和第一N+掺杂区106；位于所述N阱区104内相互分立的第二P+掺杂区107和第二N+掺杂区108，所述第一N+掺杂区106和所述第二P+掺杂区107相邻；位于所述第一P+掺杂区105、所述第一N+掺杂区106、所述第二P+掺杂区107和所述第二N+掺杂区108表面的金属硅化物层109。
上述可控硅静电放电防护器件，用于绝缘衬底上的硅(Silicon On Insulator，缩写为SOI)技术中。所述第一P+掺杂区105和所述第一N+掺杂区106接阴极端，所述第二P+掺杂区107和所述第二N+掺杂区108接阳极端，形成两个PNP电极管，以起到静电放电防护的作用。然而，上述可控硅静电放电防护器件具有较高的开启电压，以及较低的工作电压的特点，无法满足现有技术的要求。
为了解决上述问题，在另一实施例中，通过在相邻金属硅化物层之间的所述半导体层表面形成栅极的方式，来提高器件的工作电压。在又一实施例中，通过增加外接的开启(trigger)器件或电路，来提高器件性能。然而，现有的改进方法都需要引入额外的成本(如光罩)，限制了可控硅静电放电防护器件技术的发展。
为了解决上述问题，本发明提供的一种静电放电防护器件及其形成方法中，在所述第一阱区和所述第二阱区内形成第三掺杂区，所述第三掺杂区位于所述第一掺杂区和所述第二掺杂区之间，所述第三掺杂区和所述第二阱区的导电类型相同；在所述第一阱区内形成轻掺杂区，所述轻掺杂区位于所述第三掺杂区和所述第一掺杂区之间，且与所述第三掺杂区相接触，所述轻掺杂区和所述第三掺杂区的导电类型相同，且所述轻掺杂区内的掺杂离子浓度低于所述第三掺杂区内的掺杂离子浓度，所述第一阱区和所述第二阱区之间形成PN结，所述第三掺杂区和所述轻掺杂区使PN界面处的浓度梯度降低，以降低PN结的雪崩击穿电压，进而降低所形成的静电放电防护器件的开启电压，利于提高器件的静电放电作用。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图5是本发明实施例的静电放电防护器件形成方法中各步骤对应的结构示意图。
请参考图2，提供衬底。
本实施例中，所述衬底包括基底200、位于所述基底200上的氧化层201，以及位于所述氧化层201上的半导体层202和隔离结构203，所述隔离结构203还位于所述半导体层202侧壁。
所述半导体层202的厚度范围为40nm至100nm。本实施例中，所述半导体层202的厚度为75nm。
本实施例中，形成的静电放电防护器件用于绝缘衬底上的硅器件的静电防护中。
本实施例中，所述半导体层202的材料为硅。在另一实施例中，所述衬底可以不包括所述氧化层，所述衬底的材料可以包括碳化硅、硅锗、III-Ⅴ族元素构成的多元半导体材料。其中，III-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
请参考图3，在所述衬底内形成相接触的第一阱区204和第二阱区205，所述第一阱区204和所述第二阱区205的导电类型不同。
本实施例中，所述衬底内具有若干第一阱区204和若干第二阱区205，所述第二阱区205两侧分别与所述第一阱区204相接触。
本实施例中，所述第一阱区204和所述第二阱区205位于所述半导体层202(如图2所示)内。
本实施例中，所述第一阱区204和所述第二阱区205底部与所述氧化层201顶部表面相接触。
本实施例中，所述第一阱区204的导电类型为P型，所述第二阱区205的导电类型为N型。
所述第一阱区204的形成方法包括：在所述衬底表面形成第一掩膜层(图中未示出)，所述第一掩膜层暴露出部分所述衬底；以所述第一掩膜层为掩膜，向所述衬底内注入掺杂离子，形成所述第一阱区204。
所述第二阱区205的形成方法包括：在所述衬底表面形成第二掩膜层(图中未示出)，所述第二掩膜层暴露出部分所述衬底；以所述第二掩膜层为掩膜，向所述衬底内注入掺杂离子，形成所述第二阱区205。
本实施例中，所述第一阱区204的形成工艺包括第一离子掺杂工艺；所述第二阱区205的形成工艺包括第二离子掺杂工艺。
本实施例中，所述第一离子掺杂工艺的工艺参数包括：掺杂离子为P型导电离子，所述掺杂离子的剂量范围为3.8×1012atom/cm2至1.02×1013atom/cm2，能量范围为5KeV至15KeV；所述第二离子掺杂工艺的工艺参数包括：掺杂离子为N型导电离子，所述掺杂离子的剂量范围为3.4×1012atom/cm2至7.3×1012atom/cm2，能量范围为10KeV至35KeV。
在另一实施例中，所述第一离子掺杂工艺的工艺参数包括：掺杂离子为N型导电离子，所述掺杂离子的剂量范围为3.4×1012atom/cm2至7.3×1012atom/cm2，能量范围为10KeV至35KeV；所述第二离子掺杂工艺的工艺参数包括：掺杂离子为P型导电离子，所述掺杂离子的剂量范围为3.8×1012atom/cm2至1.02×1013atom/cm2，能量范围为5KeV至15KeV。
请参考图4，在所述第一阱区204内形成第一掺杂区206，所述第一掺杂区206和所述第一阱区204的导电类型不同；在所述第二阱区205内形成第二掺杂区207，所述第二掺杂区207与所述第二阱区205的导电类型相同；在所述第一阱区204和所述第二阱区205内形成第三掺杂区208，所述第三掺杂区208位于所述第一掺杂区206和所述第二掺杂区207之间，所述第三掺杂区208和所述第二阱区205的导电类型相同；在所述第一阱区204内形成轻掺杂区209，所述轻掺杂区209位于所述第三掺杂区208和所述第一掺杂区206之间，且与所述第三掺杂区208相接触，所述轻掺杂区209和所述第三掺杂区208的导电类型相同，且所述轻掺杂区209内的掺杂离子浓度低于所述第三掺杂区208内的掺杂离子浓度。
所述第一阱区204和所述第二阱区205之间形成PN结，所述第三掺杂区208和所述轻掺杂区209使PN界面处的浓度梯度降低，以降低PN结的雪崩击穿电压，进而降低所形成的静电放电防护器件的开启电压，利于提高器件的静电放电作用。
本实施例中，所述第一掺杂区206、所述第二掺杂区207和所述第三掺杂区208的导电类型均为N型。在另一实施例中，所述第一掺杂区、所述第二掺杂区和所述第三掺杂区的导电类型均为P型。
本实施例中，所述第一掺杂区206、所述轻掺杂区209、所述第三掺杂区208和所述第二掺杂区207沿第一方向X排布；在沿所述第一方向X上，所述第三掺杂区208的宽度d1范围为0.2μm至4μm；在沿所述第一方向X上，所述轻掺杂区209的宽度d2范围为0.2μm至4μm；在沿所述第一方向X上，所述轻掺杂区209和所述第一掺杂区206的距离d3范围为0.5μm至2μm。
本实施例中，所述第一掺杂区206和所述第二掺杂区207的深度h1范围为至所述第三掺杂区208的深度范围为至所述轻掺杂区209的深度h2范围为至所述第一掺杂区206内的掺杂离子浓度范围为2.0×1015atom/cm3至8.0×1015atom/cm3；所述第二掺杂区207内的掺杂离子浓度范围为2.0×1015atom/cm3至8.0×1015atom/cm3；所述第三掺杂208区内的掺杂离子浓度范围为2.0×1015atom/cm3至8.0×1015atom/cm3；所述轻掺杂区209内的掺杂离子浓度范围为1.0×1013atom/cm3至3.0×1015atom/cm3。
本实施例中，所述轻掺杂区209内具有第一掺杂离子，所述轻掺杂区209的形成工艺包括第三离子注入工艺或第一晕环离子注入工艺。
本实施例中，所述第三离子注入工艺的工艺参数包括：掺杂离子为P型导电离子，所述掺杂离子的剂量范围为5.0×1013atom/cm3至6.0×1014atom/cm2，能量范围为5KeV至20KeV；或者掺杂离子为N型导电离子，所述掺杂离子的剂量范围为1.0×1013atom/cm2至3.0×1015atom/cm2，能量范围为10KeV至30KeV。
本实施例中，所述第一晕环离子注入工艺的工艺参数包括：掺杂离子为P型导电离子，所述掺杂离子的剂量范围为1.0×1012atom/cm2至3.0×1013atom/cm2，能量范围为10KeV至20KeV；或者掺杂离子为N型导电离子，所述掺杂离子的剂量范围为1.0×1012atom/cm2至3.0×1013atom/cm2，能量范围为20KeV至60KeV。
在另一实施例中，所述轻掺杂区内还具有第二掺杂离子，所述第二掺杂离子的导电类型与所述第一掺杂离子的导电类型不同，且所述第二掺杂离子浓度低于所述第一掺杂离子浓度，所述轻掺杂区内的掺杂离子浓度为所述第一掺杂离子的浓度与所述第二掺杂离子浓度的差值；所述轻掺杂区的形成工艺还包括在第一掺杂离子注入之后的第二掺杂离子注入；所述第二掺杂离子注入工艺包括第四离子注入工艺或第二晕环离子注入工艺。
本实施例中，还包括：在所述第一阱区204内形成第四掺杂区210，所述第四掺杂区210和所述第一掺杂区206相互分立，且与所述第一掺杂区206的导电类型不同；在所述第二阱区205内形成第五掺杂区211，所述第五掺杂区211和所述第二掺杂区207相互分立，且与所述第二掺杂区207的导电类型不同。
本实施例中，所述第四掺杂区210和所述第五掺杂区211的导电类型均为P型。在另一实施例中，所述第四掺杂区和所述第五掺杂区的导电类型均为N型。
本实施例中，各所述第二阱区205内具有两个所述第五掺杂区211，两个所述第五掺杂区211分别位于所述第二掺杂区207两侧。
本实施例中，后续还请参考图5。
请参考图5，在所述第一掺杂区206、所述第二掺杂区207、所述第四掺杂区210和所述第五掺杂区211表面形成接触层212。
本实施例中，所述第一掺杂区206和所述第四掺杂区210连接阴极端，所述第二掺杂区207和所述第五掺杂区211连接阳极端。
本实施例中，所述接触层212的材料为金属硅化物。所述金属硅化物材料可以为硅化钛、硅化钴、硅铂化镍等材料。
本实施例中，所述接触层212的形成工艺包括金属硅化物工艺。
相应的，本发明实施例还提供一种采用上述方法所形成的静电放电防护器件，请继续参考图5，包括：衬底；位于所述衬底内相接触的第一阱区204和第二阱区205，所述第一阱区204和所述第二阱区205的导电类型不同；位于所述第一阱区204内的第一掺杂区206，所述第一掺杂区206与所述第一阱区204的导电类型不同；位于所述第二阱区205内的第二掺杂区207，所述第二掺杂区207与所述第二阱区205的导电类型相同；位于所述第一掺杂区206和所述第二掺杂区207之间的第三掺杂区208，所述第三掺杂区208和所述第二阱区205的导电类型相同，且所述第三掺杂区208与第一阱区204和第二阱区205均相接触；位于所述第一阱区204内的轻掺杂区209，所述轻掺杂区209位于所述第三掺杂区208和所述第一掺杂区206之间，且与所述第三掺杂区208相接触，所述轻掺杂区209和所述第三掺杂区208的导电类型相同，且所述轻掺杂区209内的掺杂离子的浓度低于所述第三掺杂区208内的掺杂离子的浓度。
所述第一阱区204和所述第二阱区205之间形成PN结，所述第三掺杂区208和所述轻掺杂区209使PN界面处的浓度梯度降低，以降低PN结的雪崩击穿电压，进而降低所形成的静电放电防护器件的开启电压，利于提高器件的静电放电作用。
本实施例中，所述衬底包括基底200、位于所述基底200上的氧化层201，以及位于所述氧化层201上的半导体层202(如图2所示)和隔离结构203，所述隔离结构203还位于所述半导体层202侧壁。
本实施例中，所述第一阱区204和所述第二阱区205位于所述半导体层202(如图2所示)内。
所述半导体层202的厚度范围为40nm至100nm。本实施例中，所述半导体层202的厚度为75nm。
本实施例中，所述静电放电防护器件还包括：位于所述第一阱区204内的第四掺杂区210，所述第四掺杂区210和所述第一掺杂区206相互分立，且与所述第一掺杂区206的导电类型不同；位于所述第二阱区205内的第五掺杂区211，所述第五掺杂区211和所述第二掺杂区207相互分立，且与所述第二掺杂区207的导电类型不同。
本实施例中，所述衬底内具有若干第一阱区204和若干第二阱区205，各所述第二阱区205两侧分别与所述第一阱区204相接触。
本实施例中，各所述第二阱区205内具有两个所述第五掺杂区211，两个所述第五掺杂区211分别位于所述第二掺杂区207两侧。
本实施例中，所述静电放电防护器件还包括：位于所述第一掺杂区206、所述第二掺杂区207、所述第四掺杂区210和所述第五掺杂区211表面的接触层212。
本实施例中，所述第一掺杂区206和所述第四掺杂区210连接阴极端，所述第二掺杂区207和所述第五掺杂区211连接阳极端。
本实施例中，所述第一掺杂区206、所述轻掺杂区209、所述第三掺杂区208和所述第二掺杂区207沿第一方向X排布；在沿所述第一方向X上，所述第三掺杂区208的宽度d1范围为0.2μm至4μm；在沿所述第一方向X上，所述轻掺杂区209的宽度d2范围为0.2μm至4μm；在沿所述第一方向X上，所述轻掺杂区209和所述第一掺杂区206的距离d3范围为0.5μm至2μm。
本实施例中，所述第一掺杂区206和所述第二掺杂区207的深度h1范围为至所述第三掺杂区208的深度范围为至所述轻掺杂区209的深度h2范围为至所述第一掺杂区206内的掺杂离子浓度范围为2.0×1015atom/cm3至8.0×1015atom/cm3；所述第二掺杂区207内的掺杂离子浓度范围为2.0×1015atom/cm3至8.0×1015atom/cm3；所述第三掺杂208区内的掺杂离子浓度范围为2.0×1015atom/cm3至8.0×1015atom/cm3；所述轻掺杂区209内的掺杂离子浓度范围为1.0×1013atom/cm3至3.0×1015atom/cm3。
在另一实施例中，所述轻掺杂区内具有第一掺杂离子，还具有第二掺杂离子，所述第二掺杂离子的导电类型与所述第一掺杂离子的导电类型不同，且所述第二掺杂离子浓度低于所述第一掺杂离子浓度，所述轻掺杂区内的掺杂离子浓度为所述第一掺杂离子的浓度与所述第二掺杂离子浓度的差值。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (25)
1.一种静电放电防护器件，其特征在于，包括：
衬底；
位于所述衬底内相接触的第一阱区和第二阱区，所述第一阱区和所述第二阱区的导电类型不同；
位于所述第一阱区内的第一掺杂区，所述第一掺杂区与所述第一阱区的导电类型不同；
位于所述第二阱区内的第二掺杂区，所述第二掺杂区与所述第二阱区的导电类型相同；
位于所述第一掺杂区和所述第二掺杂区之间的第三掺杂区，所述第三掺杂区和所述第二阱区的导电类型相同，且所述第三掺杂区与第一阱区和第二阱区均相接触；
位于所述第一阱区内的轻掺杂区，所述轻掺杂区位于所述第三掺杂区和所述第一掺杂区之间，且与所述第三掺杂区相接触，所述轻掺杂区和所述第三掺杂区的导电类型相同，且所述轻掺杂区内的掺杂离子的浓度低于所述第三掺杂区内的掺杂离子的浓度。
2.如权利要求1所述的静电放电防护器件，其特征在于，所述衬底包括基底、位于所述基底上的氧化层、以及位于所述氧化层上的半导体层和隔离结构，所述隔离结构还位于所述半导体层侧壁；所述第一阱区和所述第二阱区位于所述半导体层内；所述第一阱区和所述第二阱区底部与所述氧化层顶部表面相接触。
3.如权利要求2所述的静电放电防护器件，其特征在于，所述半导体层的厚度范围为40nm至100nm。
4.如权利要求1所述的静电放电防护器件，其特征在于，还包括：位于所述第一阱区内的第四掺杂区，所述第四掺杂区和所述第一掺杂区相互分立，且与所述第一掺杂区的导电类型不同；位于所述第二阱区内的第五掺杂区，所述第五掺杂区和所述第二掺杂区相互分立，且与所述第二掺杂区的导电类型不同。
5.如权利要求4所述的静电放电防护器件，其特征在于，还包括：位于所述第一掺杂区、所述第二掺杂区、所述第四掺杂区和所述第五掺杂区表面的接触层。
6.如权利要求4所述的静电放电防护器件，其特征在于，所述第一掺杂区和所述第二掺杂区连接阴极端，所述第三掺杂区和所述第四掺杂区连接阳极端。
7.如权利要求1所述的静电放电防护器件，其特征在于，所述第一掺杂区、所述轻掺杂区、所述第三掺杂区和所述第二掺杂区沿第一方向排布；在沿所述第一方向上，所述第三掺杂区的宽度范围为0.2μm至4μm；在沿所述第一方向上，所述轻掺杂区的宽度范围为0.2μm至4μm；在沿所述第一方向上，所述轻掺杂区和所述第一掺杂区的距离范围为0.5μm至2μm。
8.如权利要求1所述的静电放电防护器件，其特征在于，所述第一掺杂区的和所述第二掺杂区的深度范围为至所述第三掺杂区的深度范围为至所述轻掺杂区的深度范围为至所述第一掺杂区内的掺杂离子浓度范围为2.0×1015atom/cm3至8.0×1015atom/cm3；所述第二掺杂区内的掺杂离子浓度范围为2.0×1015atom/cm3至8.0×1015atom/cm3；所述第三掺杂区内的掺杂离子浓度范围为2.0×1015atom/cm3至8.0×1015atom/cm3；所述轻掺杂区内的掺杂离子浓度范围为1.0×1013atom/cm3至3.0×1015atom/cm3。
9.如权利要求8所述的静电放电防护器件，其特征在于，所述轻掺杂区内具有第一掺杂离子，还具有第二掺杂离子，所述第二掺杂离子的导电类型与所述第一掺杂离子的导电类型不同，且所述第二掺杂离子浓度低于所述第一掺杂离子浓度，所述轻掺杂区内的掺杂离子浓度为所述第一掺杂离子的浓度与所述第二掺杂离子浓度的差值。
10.如权利要求1所述的静电放电防护器件，其特征在于，所述衬底内具有若干第一阱区和若干第二阱区，各所述第二阱区两侧分别与所述第一阱区相接触。
11.一种静电放电防护器件的形成方法，其特征在于，包括：
提供衬底；
在所述衬底内形成相接触的第一阱区和第二阱区，所述第一阱区和所述第二阱区的导电类型不同；
在所述第一阱区内形成第一掺杂区，所述第一掺杂区和所述第一阱区的导电类型不同；
在所述第二阱区内形成第二掺杂区，所述第二掺杂区与所述第二阱区的导电类型相同；
在所述第一阱区和所述第二阱区内形成第三掺杂区，所述第三掺杂区位于所述第一掺杂区和所述第二掺杂区之间，所述第三掺杂区和所述第二阱区的导电类型相同；
在所述第一阱区内形成轻掺杂区，所述轻掺杂区位于所述第三掺杂区和所述第一掺杂区之间，且与所述第三掺杂区相接触，所述轻掺杂区和所述第三掺杂区的导电类型相同，且所述轻掺杂区内的掺杂离子浓度低于所述第三掺杂区内的掺杂离子浓度。
12.如权利要求11所述的静电放电防护器件的形成方法，其特征在于，所述衬底包括基底、位于所述基底上的氧化层，以及位于所述氧化层上的半导体层和隔离结构，所述隔离结构还位于所述半导体层侧壁；所述第一阱区和所述第二阱区位于所述半导体层内；所述第一阱区和所述第二阱区底部与所述氧化层顶部表面相接触。
13.如权利要求12所述的静电放电防护器件的形成方法，其特征在于，所述半导体层的厚度范围为40nm至100nm。
14.如权利要求11所述的静电放电防护器件的形成方法，其特征在于，所述第一阱区的形成工艺包括第一离子注入工艺；所述第二阱区的形成工艺包括第二离子注入工艺。
15.如权利要求14所述的静电放电防护器件的形成方法，其特征在于，所述第一离子注入工艺的工艺参数包括：掺杂离子为N型导电离子，所述掺杂离子的剂量范围为3.4×1012atom/cm2至7.3×1012atom/cm2，能量范围为10KeV至35KeV；所述第二离子注入工艺的工艺参数包括：掺杂离子为P型导电离子，所述掺杂离子的剂量范围为3.8×1012atom/cm2至1.02×1013atom/cm2，能量范围为5KeV至15KeV。
16.如权利要求14所述的静电放电防护器件的形成方法，其特征在于，所述第一离子注入工艺的工艺参数包括：掺杂离子为P型导电离子，所述掺杂离子的剂量范围为3.8×1012atom/cm2至1.02×1013atom/cm2，能量范围为5KeV至15KeV；所述第二离子注入工艺的工艺参数包括：掺杂离子为N型导电离子，所述掺杂离子的剂量范围为3.4×1012atom/cm2至7.3×1012atom/cm2，能量范围为10KeV至35KeV。
17.如权利要求11所述的静电放电防护器件的形成方法，其特征在于，所述轻掺杂区内具有第一掺杂离子，所述轻掺杂区的形成工艺包括第三离子注入工艺或第一晕环离子注入工艺。
18.如权利要求17所述的静电放电防护器件的形成方法，其特征在于，所述第三离子注入工艺的工艺参数包括：掺杂离子为P型导电离子，所述掺杂离子的剂量范围为5.0×1013atom/cm3至6.0×1014atom/cm2，能量范围为5KeV至20KeV；或者掺杂离子为N型导电离子，所述掺杂离子的剂量范围为1.0×1013atom/cm2至3.0×1015atom/cm2，能量范围为10KeV至30KeV。
19.如权利要求17所述的静电放电防护器件的形成方法，其特征在于，所述第一晕环离子注入工艺的工艺参数包括：掺杂离子为P型导电离子，所述掺杂离子的剂量范围为1.0×1012atom/cm2至3.0×1013atom/cm2，能量范围为10KeV至20KeV；或者掺杂离子为N型导电离子，所述掺杂离子的剂量范围为1.0×1012atom/cm2至3.0×1013atom/cm2，能量范围为20KeV至60KeV。
20.如权利要求16所述的静电放电防护器件的形成方法，其特征在于，所述轻掺杂区内还具有第二掺杂离子，所述第二掺杂离子的导电类型与所述第一掺杂离子的导电类型不同，且所述第二掺杂离子浓度低于所述第一掺杂离子浓度，所述轻掺杂区内的掺杂离子浓度为所述第一掺杂离子的浓度与所述第二掺杂离子浓度的差值；所述轻掺杂区的形成工艺还包括在第一掺杂离子注入之后的第二掺杂离子注入；所述第二掺杂离子注入工艺包括第四离子注入工艺或第二晕环离子注入工艺。
21.如权利要求11所述的静电放电防护器件的形成方法，其特征在于，还包括：
在所述第一阱区内形成第四掺杂区，所述第四掺杂区和所述第一掺杂区相互分立，且与所述第一掺杂区的导电类型不同；在所述第二阱区内形成第五掺杂区，所述第五掺杂区和所述第二掺杂区相互分立，且与所述第二掺杂区的导电类型不同。
22.如权利要求21所述的静电放电防护器件的形成方法，其特征在于，还包括：
在所述第一掺杂区、所述第二掺杂区、所述第四掺杂区和所述第五掺杂区表面形成接触层；所述接触层的形成工艺包括金属硅化物工艺。
23.如权利要求11所述的静电放电防护器件的形成方法，其特征在于，所述第一掺杂区、所述轻掺杂区、所述第三掺杂区和所述第二掺杂区沿第一方向排布；在沿所述第一方向上，所述第三掺杂区的宽度范围为0.2μm至4μm；在沿所述第一方向上，所述轻掺杂区的宽度范围为0.2μm至4μm；在沿所述第一方向上，所述轻掺杂区和所述第一掺杂区的距离范围为0.5μm至2μm。
24.如权利要求11所述的静电放电防护器件的形成方法，其特征在于，所述第一掺杂区和所述第二掺杂区的深度范围为至所述第三掺杂区的深度范围为至所述轻掺杂区的深度范围为至所述第一掺杂区内的掺杂离子浓度范围为2.0×1015atom/cm3至8.0×1015atom/cm3；所述第二掺杂区内的掺杂离子浓度范围为2.0×1015atom/cm3至8.0×1015atom/cm3；所述第三掺杂区内的掺杂离子浓度范围为2.0×1015atom/cm3至8.0×1015atom/cm3；所述轻掺杂区内的掺杂离子浓度范围为1.0×1013atom/cm3至3.0×1015atom/cm3。
25.如权利要求11所述的静电放电防护器件的形成方法，其特征在于，所述衬底内具有若干第一阱区和若干第二阱区，所述第二阱区两侧分别与所述第一阱区相接触。
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