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CN112242390B - 暂态电压抑制元件 - Google Patents

暂态电压抑制元件 Download PDF

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Abstract

本发明提供一种暂态电压抑制元件，其包括具有第一导电型的基底、具有第二导电型的第一井区、第一阳极、第一阴极以及第一触发节点。第一井区位于基底中。第一阳极位于第一井区外的基底中，且包括具有第二导电型的第一掺杂区。第一阴极位于第一井区中且包括：具有第二导电型的第二掺杂区；以及位于第二掺杂区与第一掺杂区之间的具有第一导电型的第三掺杂区。第一触发节点位于第一阳极与第一阴极之间，且包括：位于基底中的具有第一导电型的第四掺杂区；以及至少部分位于第一井区中且位于第四掺杂区与第三掺杂区之间的具有第二导电型的第五掺杂区。本发明提供之暂态电压抑制元件可缩小元件面积、提升静电放电耐受度并降低接面电容。

Description

暂态电压抑制元件
技术领域
本发明涉及一种集成电路，尤其涉及一种暂态电压抑制元件。
背景技术
一般而言，电子产品很容易受到突如其来且无法控制的静电放电(ElectroStaticDischarge，ESD)的冲击，而造成电子产品受到伤害而无法复原的问题。目前，对于电子产品的静电放电或突波问题，使用暂态电压抑制器(Transient Voltage Suppressor，TVS)是较为有效的解决方法。
随着科技的进步，各类电子产品皆朝向高速、高效能、且轻薄短小的趋势发展。在此趋势下，暂态电压抑制器对于静电放电与突波的防护能力受到元件尺寸的缩小而随之变弱，故无法承受较大功率的能量。因此，如何在有限的布局面积下提升元件对于静电放电的防护能力将成为重要的一门课题。
发明内容
本发明提供一种暂态电压抑制元件，可缩小元件面积、提升静电放电耐受度、调整崩溃电压或触发电压并降低接面电容。
本发明提供一种暂态电压抑制元件，其包括具有第一导电型的基底、具有第二导电型的第一井区、第一阳极、第一阴极以及第一触发节点。第一井区位于基底中。第一阳极位于第一井区外的基底中，且包括具有第二导电型的第一掺杂区。第一阴极位于第一井区中且包括：具有第二导电型的第二掺杂区；以及位于第二掺杂区与第一掺杂区之间的具有第一导电型的第三掺杂区。第一触发节点位于第一阳极与第一阴极之间，且包括：位于基底中的具有第一导电型的第四掺杂区；以及至少部分位于第一井区中且位于第四掺杂区与第三掺杂区之间的具有第二导电型的第五掺杂区。
在本发明的一实施例中，第一触发节点为电性浮置。
在本发明的一实施例中，第四掺杂区与第五掺杂区在同一扩散区中，且均邻近基底的表面。
在本发明的一实施例中，第四掺杂区的掺杂浓度大于等于第五掺杂区的掺杂浓度。
在本发明的一实施例中，部分第四掺杂区位于第五掺杂区中。
在本发明的一实施例中，第一阴极还包括具有第一导电型的第六掺杂区，且第二掺杂区位于第六掺杂区与第三掺杂区之间。
在本发明的一实施例中，第一阴极还包括具有第二导电型的第七掺杂区，且第七掺杂区位于第二掺杂区以及第三掺杂区下方。
在本发明的一实施例中，第一触发节点还包括具有第一导电型的第二井区，位于第四掺杂区下方的基底中。
在本发明的一实施例中，第二掺杂区与第三掺杂区接触且为同电位。
在本发明的一实施例中，暂态电压抑制元件为以第一掺杂区第二掺杂区为中心轴的镜像结构。
基于上述，在本发明的暂态电压抑制元件中，阴极端的掺杂区为同一扩散区域的N+/P+/N+接面结构并等电位，用以提升触发电流(trigger current)。相较传统技术利用场氧化层将阴极端的掺杂区分开在不同扩散区域的结构，本发明的占用面积较小并可有效提升静电放电耐受度。同时在触发节点的底部有掺杂区结构以提高阳极端与阴极端的隔绝度，可缩小设计面积、提升单位面积的元件密度，进而有效降低元件的导通电阻(Ron)。此外，触发节点的掺杂区结构均在同一扩散区域，有N掺杂区与P掺杂区形成的N/P接面，仅需改变P掺杂区的掺杂浓度即可调整崩溃电压或触发电压，可降低设计复杂度。再者，阳极端为P+/N-Sub接面，因N-sub浓度低，使得其与P+间的空乏区拉大，可降低接面电容。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1至图8是依据本发明一些实施例所示出的多种暂态电压抑制元件的剖面示意图；
图9至图16是依据本发明替代实施例所示出的多种暂态电压抑制元件的剖面示意图。
具体实施方式
参照本实施例的附图以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的元件，以下段落将不再一一赘述。
在以下的实施例中，当第一导电型为N型，第二导电型为P型；当第一导电型为P型，第二导电型为N型。在本实施例中，可以第一导电型为N型，第二导电型为P型为例来实施。但本发明并不以此为限。
图1至图8是依据本发明一些实施例所示出的多种暂态电压抑制元件的剖面示意图。以下将详细说明图1的暂态电压抑制元件的结构，再说明图2至图8的暂态电压抑制元件与图1的暂态电压抑制元件的差异处。
请参照图1，本发明提供一种暂态电压抑制元件1，其包括基底10、第一井区100、第一阳极A1、第一阴极C1以及第一触发节点TN1。
基底10包括半导体基底、半导体化合物基底或是绝缘体上有半导体(semiconductor-on-insulator，SOI)基底。在一实施例中，基底10为具有第一导电型(例如N型)的基底。
第一井区100位于基底10中。在一实施例中，第一井区100为具有第二导电型(例如P型)的第一井区100。
第一阳极A1位于第一井区100外的基底10中。在一实施例中，第一阳极A1包括具有第二导电型(例如P型)的第一掺杂区101。第一掺杂区101为重掺杂区。
第一阴极C1位于第一井区100中。在一实施例中，第一阴极C1包括具有第二导电型(例如P型)的第二掺杂区102、具有第一导电型(例如N型)的第三掺杂区103以及具有第一导电型(例如N型)的第六掺杂区106。第二掺杂区102位于第三掺杂区103与第六掺杂区106之间，且第三掺杂区103位于第二掺杂区102与第一掺杂区101之间。第二掺杂区102、第三掺杂区103以及第六掺杂区106为重掺杂区。在一实施例中，第二掺杂区102、第三掺杂区103以及第六掺杂区106通过金属层彼此电性连接使其同电位。
第一触发节点TN1位于第一阳极A1与第一阴极C1之间。在一实施例中，第一触发节点TN1与第一阳极A1以隔离结构IS1彼此分开，且第一触发节点TN1与第一阴极C1以隔离结构IS2彼此分开。换句话说，隔离结构IS1与隔离结构IS2定义出第一触发节点TN1所在的扩散区R。隔离结构IS1以及隔离结构IS2包括场氧化层、浅沟渠隔离结构或任何合适的隔离结构。
在一实施例中，第一触发节点TN1包括具有第一导电型(例如N型)的第四掺杂区104以及具有第二导电型(例如P型)的第五掺杂区105。第四掺杂区104位于基底10中。第五掺杂区105位于第一井区100中且位于第四掺杂区104与第三掺杂区103之间。第四掺杂区与第五掺杂区在同一扩散区R中，且均邻近基底10的表面SS。
在一实施例中，部分第四掺杂区104位于第五掺杂区105中。换言之，第五掺杂区105更延伸至第四掺杂区10下方。在一实施例中，第四掺杂区104的掺杂浓度大于第五掺杂区105的掺杂浓度。第四掺杂区104为重掺杂区，第五掺杂区105为轻掺杂区，且第四掺杂区104与第五掺杂区105接触。在一实施例中，第一触发节点TN1为电性浮置。
在一实施例中，暂态电压抑制元件1还包括第二触发节点TN2，且第二触发节点TN2与第一触发节点TN1以第一阳极A1为中心呈镜像对称。
在一实施例中，暂态电压抑制元件1还包括第三触发节点TN3，且第三触发节点TN3与第一触发节点TN1以第一阴极C1为中心呈镜像对称。在一实施例中，第三触发节点TN3与第一阴极C1以隔离结构IS3彼此分开。隔离结构IS3包括场氧化层、浅沟渠隔离结构或任何合适的隔离结构。
在一实施例中，暂态电压抑制元件1还包括第二阳极A2，且第二阳极A2与第一阳极A1以第一阴极C1为中心呈镜像对称。在一实施例中，第二阳极A2与第三触发节点TN3以隔离结构IS4彼此分开。隔离结构IS4包括场氧化层、浅沟渠隔离结构或任何合适的隔离结构。
在一实施例中，暂态电压抑制元件1还包括第二阴极C2，且第二阴极C2与第一阴极C1以第一阳极A1为中心呈镜像对称。
在一实施例中，暂态电压抑制元件1还包括第四触发节点TN4，且第四触发节点TN4与第二触发节点TN2以第二阴极C2为中心呈镜像对称。
在一实施例中，暂态电压抑制元件1还包括第三阳极A3，且第三阳极A3与第一阳极A1以第二阴极C2为中心呈镜像对称。
基于上述，暂态电压抑制元件1为以第一掺杂区101为中心轴的镜像结构。更具体地说，第一掺杂区101两侧的构件(如掺杂区)可视需要依上述规则继续往两侧延伸排列。
在暂态电压抑制元件1中，第一阳极A1具有第一掺杂区101(如P+掺杂区)与基底10(如N型基底)构成的P+/N接面。因N型基底10的掺杂浓度低，使得其与第一掺杂区101(如P+掺杂区)之间的空乏区拉大，可降低接面电容。
此外，第一触发节点TN1的第四掺杂区104(如N+掺杂区)可提高第一阳极A1(如P+掺杂区)与第一井区100(如P型井区)的隔绝度，防止第一井区100与第一阳极A1之间的击穿(punch through)现象，同时可缩减元件面积。再者，第一触发节点TN1的第四掺杂区104(如N+掺杂区)和第五掺杂区105(如P-掺杂区)均裸露于基底10的表面；换句话说，以俯视观之，第一触发节点TN1可看到N+/P两种掺杂区，此种结构比现有技术的掺杂区上下重叠的结构更加稳定。
第一阴极C1的第二掺杂区102(如P+掺杂区)、第三掺杂区103(如N+掺杂区)以及的第六掺杂区106(如N+掺杂区)彼此电性连接(例如通过金属层)使其等电位，可大幅提升触发电流(trigger current)。
接下来，将说明图1的暂态电压抑制元件1的各种可能的变化结构。当然，本发明的结构并不以此为限。
图2的暂态电压抑制元件2与图1的暂态电压抑制元件1类似，其差别在于，暂态电压抑制元件2的第一触发节点TN1还包括具有第一导电型(例如N型)的第二井区108。在一实施例中，第二井区108位于第四掺杂区104下方的基底10中。更具体地说，第二井区108与第四掺杂区104和第五掺杂区105均实体接触。
在暂态电压抑制元件2中，第一触发节点TN1的第四掺杂区104(如N+掺杂区)以及第二井区108(如N型井区)可进一步提高第一阳极A1(如P+掺杂区)与第一井区100(如P型井区)的隔绝度，以防止第一井区100与第一阳极A1之间的击穿(punch through)现象，便可缩减第一阳极A1与第一井区100的距离以缩小元件面积。在此实施例中，第二井区108与第一井区100接触，但本发明并不以此为限。
图3的暂态电压抑制元件3与图2的暂态电压抑制元件2类似，其差别在于，暂态电压抑制元件3的第一阴极C1还包括具有第二导电型(例如P型)的第七掺杂区107。第七掺杂区107为轻掺杂区。在一实施例中，第七掺杂区107位于第二掺杂区102、第三掺杂区103以及第六掺杂区106下方。在一实施例中，第七掺杂区107的掺杂浓度介于第一井区100的掺杂浓度与第二掺杂区102的掺杂浓度之间。在此实施例中，第七掺杂区107与第五掺杂区105接触，但本发明并不以此为限。
在暂态电压抑制元件3中，第一阴极C1的第七掺杂区107(如P-掺杂区)连接第一触发节点TN1的第五掺杂区105(如P-掺杂区)，可更进一步地降低元件的导通电阻(Ron)且提升触发电流。
图4的暂态电压抑制元件4与图3的暂态电压抑制元件3类似，其差别在于，暂态电压抑制元件4的第七掺杂区107与第五掺杂区105分开一距离d1。
图5的暂态电压抑制元件5与图3的暂态电压抑制元件3类似，其差别在于，暂态电压抑制元件5的第二井区108与第一井区100可分开一距离d2。
图6的暂态电压抑制元件6与图3的暂态电压抑制元件3类似，其差别在于，暂态电压抑制元件6的第七掺杂区107与第五掺杂区105分开一距离d1，且第二井区108与第一井区100可分开一距离d2。
图7的暂态电压抑制元件7与图2的暂态电压抑制元件2类似，其差别在于，暂态电压抑制元件7的第五掺杂区105为重掺杂区，而暂态电压抑制元件2的第五掺杂区105为轻掺杂区。更具体地说，暂态电压抑制元件7的第五掺杂区105与第四掺杂区104相邻，但并未延伸至第四掺杂区10下方。在此实施例中，加重第五掺杂区105的掺杂浓度可改变崩溃电压。
图8的暂态电压抑制元件8与图7的暂态电压抑制元件7类似，其差别在于，暂态电压抑制元件8的第二井区108与第一井区100分开一距离d3，而暂态电压抑制元件7的第二井区108与第一井区100彼此接触。
图9至图16是依据本发明替代实施例所示出的多种暂态电压抑制元件的剖面示意图。
图9-图16的暂态电压抑制元件9-16与图1-图8的暂态电压抑制元件1-8类似，其差别在于，以第一阳极A1为中心时，暂态电压抑制元件9-16未呈镜像对称，而暂态电压抑制元件1-8呈镜像对称。
在一实施例中，以第一阳极A1为中心时，第二阴极C2与第一阴极C1未呈镜像对称。更具体地说，在暂态电压抑制元件9-16中，左侧的第一阴极C1靠近元件的中心区，而右侧的第二阴极C2靠近元件的边缘区。因此，左侧的第一阴极C1需要设置第六掺杂区106，而右侧的第二阴极C2不需要设置第六掺杂区。在此实施例中，右侧的第二阴极C2仅仅包括彼此接触且为同电位的第二掺杂区102与第三掺杂区103。
从另一角度观之，暂态电压抑制元件9-16为以第二掺杂区102为中心轴的镜像结构，第三触发节点TN3与第一触发节点TN1呈镜像对称，且第二阳极A2与第一阳极A1呈镜像对称。
基于上述，在本发明的暂态电压抑制元件中，阴极端的掺杂区为同一扩散区域的N+/P+/N+接面结构并等电位，用以提升触发电流(trigger current)。相较传统技术利用场氧化层将阴极端的掺杂区分开在不同扩散区的结构，本发明的占用面积较小并可有效提升静电放电耐受度。同时在触发节点的底部有掺杂区结构以提高阳极端与阴极端的隔绝度，可缩小设计面积、提升单位面积的元件密度，进而有效降低元件的导通电阻(Ron)。此外，触发节点的掺杂区结构均在同一扩散区域，有N掺杂区与P掺杂区形成的N/P接面，仅需改变P掺杂区的掺杂浓度即可调整崩溃电压或触发电压，可降低设计复杂度。再者，阳极端为P+/N-Sub接面，因N-sub浓度低，使得其与P+间的空乏区拉大，可降低接面电容。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (9)

1.一种暂态电压抑制元件，其特征在于，包括：
具有第一导电型的基底；
具有第二导电型的第一井区，位于所述基底中；
第一阳极，位于所述第一井区外的所述基底中，且包括具有所述第二导电型的第一掺杂区：
第一阴极，位于所述第一井区中，且包括：
具有所述第二导电型的第二掺杂区；以及
具有所述第一导电型的第三掺杂区，位于所述第二掺杂区与所述第一掺杂区之间；以及
第一触发节点，位于所述第一阳极与所述第一阴极之间，且包括：
具有所述第一导电型的第四掺杂区，位于所述基底中；以及
具有所述第二导电型的第五掺杂区，至少部分位于所述第一井区中且位于所述第四掺杂区与所述第三掺杂区之间，
其中所述第一触发节点为电性浮置。
2.根据权利要求1所述的暂态电压抑制元件，其特征在于，所述第四掺杂区与所述第五掺杂区在同一扩散区中，且邻近所述基底的表面。
3.根据权利要求1所述的暂态电压抑制元件，其特征在于，所述第四掺杂区的掺杂浓度大于等于所述第五掺杂区的掺杂浓度。
4.根据权利要求1所述的暂态电压抑制元件，其特征在于，部分所述第四掺杂区位于所述第五掺杂区中。
5.根据权利要求1所述的暂态电压抑制元件，其特征在于，所述第一阴极还包括具有所述第一导电型的第六掺杂区，且所述第二掺杂区位于所述第六掺杂区与所述第三掺杂区之间。
6.根据权利要求1所述的暂态电压抑制元件，其特征在于，所述第一阴极还包括具有所述第二导电型的第七掺杂区，且所述第七掺杂区位于所述第二掺杂区以及所述第三掺杂区下方。
7.根据权利要求1所述的暂态电压抑制元件，其特征在于，所述第一触发节点还包括具有所述第一导电型的第二井区，位于所述第四掺杂区下方的所述基底中。
8.根据权利要求1所述的暂态电压抑制元件，其特征在于，所述第二掺杂区与所述第三掺杂区接触且为同电位。
9.根据权利要求1所述的暂态电压抑制元件，其特征在于，所述暂态电压抑制元件为以所述第一掺杂区或所述第二掺杂区为中心轴的镜像结构。
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