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TWI724256B - 暫態電壓抑制器 - Google Patents

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TWI724256B
TWI724256B TW106141032A TW106141032A TWI724256B TW I724256 B TWI724256 B TW I724256B TW 106141032 A TW106141032 A TW 106141032A TW 106141032 A TW106141032 A TW 106141032A TW I724256 B TWI724256 B TW I724256B
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陳志豪
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源芯半導體股份有限公司
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Abstract

一種暫態電壓抑制器，包括基板、第一阱區、第二阱區、第一電極、第二電極、摻雜區及重摻雜區。基板具有表面。第一阱區形成於基板中且鄰近表面。第二阱區形成於第一阱區中且鄰近表面。第一電極形成於第二阱區中且鄰近表面。第二電極形成於第一阱區中且鄰近表面。第一阱區及第一電極具有第一電性。第二阱區及第二電極具有第二電性。摻雜區形成於第一電極與第二電極之間且鄰近表面。摻雜區分別電性連接第一阱區與第二阱區。重摻雜區形成於摻雜區下方。重摻雜區具有與摻雜區相同的電性且重摻雜區的摻雜濃度高於摻雜區的摻雜濃度。

Description

暫態電壓抑制器
本發明與暫態電壓有關，特別是關於一種暫態電壓抑制器(Transient Voltage Suppressor,TVS)。
一般而言，靜電放電是影響電子產品良率及可靠度的重要因素之一，尤其是現今的電子產品有相當多的熱插拔介面，加上消費者使用行為的改變，使得靜電放電導致電子產品毀損的風險變高。因此，很多廠商均將靜電放電測試規格要求提高至最高等級。在眾多的靜電保護器產品中，暫態電壓抑制器陣列(TVS array)具有導通速度快、箝制電壓低等優點，已成為符合最高等級靜電放電測試規格的最佳選擇。
請參照圖1，圖1繪示傳統的暫態電壓抑制器的電流-電壓特性曲線圖。如圖1所示，當順向電壓+V很小時，暫態電壓抑制器會呈現高阻值的特性而處於OFF(關閉)狀態；當順向電壓+V達到崩潰電壓(Breakdown voltage)VBR時，暫態電壓抑制器會被導通而處於ON(開啟)狀態，此時其阻值會變小。這種將電壓由OFF(關閉)狀態拉回ON(開啟)狀態的現象稱之為「彈回」(Snap back)，而導通電壓VON的大小通常會由閘極所接收到的電流大小來決定。
然而，傳統的暫態電壓抑制器之結構較複雜，需要閘極結構來控制導通電壓VON，此外，當靜電放電事件發生時，傳統的暫態電壓抑制器中之電流會集中於同一電流路徑，導致暫態電壓抑制器的整體電阻難以降低。
有鑑於此，本發明提供一種暫態電壓抑制器，以解決先前技術所述及的問題。
本發明之一較佳具體實施例為一種暫態電壓抑制器。於此實施例中，暫態電壓抑制器包括基板、第一阱區、第二阱區、第一電極、第二電極、摻雜區及重摻雜區。基板具有表面。第一阱區形成於基板中且鄰近表面，第一阱區具有第一電性。第二阱區形成於第一阱區中且鄰近表面，第二阱區具有第二電性。第一電極形成於第二阱區中且鄰近表面，第一電極具有第一電性。第二電極形成於第一阱區中且鄰近表面，第二電極具有第二電性。摻雜區形成於第一電極與第二電極之間且鄰近表面，摻雜區分別電性連接第一阱區與第二阱區。重摻雜區形成於摻雜區下方，重摻雜區具有與摻雜區相同的電性且重摻雜區的摻雜濃度高於摻雜區的摻雜濃度。
在本發明之一實施例中，暫態電壓抑制器還包括第三阱區、第三電極及第四電極。第三阱區形成於第一阱區外的基板中且鄰近表面。第三電極形成於第三阱區中且鄰近表面，具有第一電性。第四電極形成於第三阱區中且鄰近表面，具有第二電性。第三電極電性連接輸入/輸出端，第四電極電性連接第一電極。
在本發明之一實施例中，重摻雜區與摻雜區均具有第一電性。
在本發明之一實施例中，重摻雜區與摻雜區均具有第二電性。
在本發明之一實施例中，摻雜區位於第二阱區之邊緣並與第一阱區相鄰。
在本發明之一實施例中，第一電極與第二電極分別 電性連接陽極與陰極。
在本發明之一實施例中，摻雜區為浮接。
在本發明之一實施例中，當暫態電壓抑制器正常運作時，形成於第一電極、第二阱區、重摻雜區、第一阱區至第二電極的第一電流路徑會導通。
在本發明之一實施例中，當靜電放電事件發生時，除了第一電流路徑會導通之外，形成於第一電極、第二阱區、第一阱區至第二電極的第二電流路徑亦會導通，以降低暫態電壓抑制器之整體電阻。
在本發明之一實施例中，暫態電壓抑制器之導通電壓與重摻雜區之摻雜濃度有關。
在本發明之一實施例中，摻雜區之摻雜濃度高於第一阱區與第二阱區之摻雜濃度。
相較於先前技術，本發明之暫態電壓抑制器具有下列優點及功效：(1)暫態電壓抑制器僅包括陽極與陰極而未耦接閘極，故其結構相對較為簡單；以及(2)暫態電壓抑制器在陽極與陰極中間設置有浮接的摻雜區且其下方還設置有重摻雜區可作為觸發結構，藉由調整重摻雜區之摻雜濃度的方式降低崩潰電壓。當靜電放電事件發生時，形成於第一電極、第二阱區、重摻雜區、第一阱區至第二電極的第一電流路徑會導通，同時形成於第一電極、第二阱區、第一阱區至第二電極的第二電流路徑亦會導通，可透過電流分流之方式有效降低暫態電壓抑制器的整體電阻。
關於本發明之優點與精神可以藉由以下的發明詳述及所附圖式得到進一步的瞭解。
+V‧‧‧順向電壓
-V‧‧‧逆向電壓
+I‧‧‧順向電流
-I‧‧‧逆向電流
VBR‧‧‧崩潰電壓
VBR’‧‧‧逆向崩潰電壓
VON‧‧‧導通電壓
IH‧‧‧維持電壓
2‧‧‧暫態電壓抑制器
SUB‧‧‧基板
F1‧‧‧第一表面
F2‧‧‧第二表面
PW‧‧‧第一阱區
NW‧‧‧第二阱區
P‧‧‧第一電極
N‧‧‧第二電極
P+、N+‧‧‧摻雜區
P++、N++‧‧‧重摻雜區
AD‧‧‧陽極
CD‧‧‧陰極
PATH1‧‧‧第一電流路徑
PATH2‧‧‧第二電流路徑
4‧‧‧暫態電壓抑制器
40‧‧‧暫態電壓抑制器
41~42‧‧‧旁路二極體
PW‧‧‧第三阱區
P+‧‧‧第三電極
N+‧‧‧第四電極
G‧‧‧閘極
I/O‧‧‧輸入/輸出端
PW‧‧‧第四阱區
P+‧‧‧第五電極
N+‧‧‧第六電極
圖1繪示傳統的暫態電壓抑制器的電流-電壓特性曲線圖。
圖2繪示本發明之一較佳具體實施例中之暫態電壓抑制器的剖面示意圖。
圖3繪示本發明之另一較佳具體實施例中之暫態電壓抑制器的剖面示意圖。
圖4A及圖4B分別繪示暫態電壓抑制器還包括旁路二極體的剖面示意圖及電路圖。
現在將詳細參考本發明的示範性實施例，並在附圖中說明所述示範性實施例的實例。在圖式及實施方式中所使用相同或類似標號的元件/構件是用來代表相同或類似部分。
根據本發明之一較佳具體實施例為一種暫態電壓抑制器。於此實施例中，暫態電壓抑制器用以於靜電放電事件發生時提供防護功能，以確保欲保護的電子元件不會受靜電放電之影響而毀損，但不以此為限。
請參照圖2，圖2繪示本發明之一較佳具體實施例中之暫態電壓抑制器的剖面示意圖。
如圖2所示，暫態電壓抑制器2包括基板SUB、第一阱區PW、第二阱區NW、第一電極P、第二電極N、摻雜區P+及重摻雜區P++。
基板SUB具有彼此相對的第一表面F1及第二表面F2。第一阱區PW形成於基板SUB中且鄰近第一表面F1。第二阱區NW形成於第一阱區PW中且鄰近第一表面F1。第一阱區PW具有第一電性且第二阱區NW具有第二電性。
第一電極P形成於第二阱區NW中且鄰近第一表面 F1。第二電極N形成於第一阱區PW中且鄰近第一表面F1。第一電極P具有第一電性且第二電極N具有第二電性。
於實際應用中，假設第一電性為P型且第二電性為N型，則第一阱區PW之電性為P型且第二阱區NW之電性為N型，而第一電極P之電性為P型且第二電極N之電性為N型。第一電極P與第二電極N會分別電性連接陽極AD與陰極CD。
至於摻雜區P+形成於第一電極P與第二電極N之間且鄰近第一表面F1。摻雜區P+分別電性連接第一阱區PW與第二阱區NW。而重摻雜區P++則形成於摻雜區P+下方。摻雜區P+為浮接且位於第二阱區NW之邊緣並與第一阱區PW相鄰。
需說明的是，本發明的重摻雜區P++具有與摻雜區P+相同的電性且重摻雜區P++之摻雜濃度會高於摻雜區P+之摻雜濃度。於此實施例中，重摻雜區P++與摻雜區P+之電性均為P型，但不以此為限。
除了重摻雜區P++之摻雜濃度會高於摻雜區P+之摻雜濃度之外，摻雜區P+之摻雜濃度會高於第一阱區PW與第二阱區NW之摻雜濃度。也就是說，摻雜濃度由高至低依序為：重摻雜區P++>摻雜區P+>第一阱區PW及第二阱區NW。
當暫態電壓抑制器2正常運作時，由於暫態電壓抑制器2中的第二阱區NW與重摻雜區P++及摻雜區P+之間的PN介面具有逆向偏壓，使得從陽極AD至陰極CD間的電流路徑不導通。當靜電放電事件發生時，形成於第二阱區NW與重摻雜區P++及摻雜區P+之間的PN介面崩潰，暫態電壓抑制器2會立即啟動其靜電防護機制，使得形成於第一電極P、第二阱區NW、重摻雜區P++、第一阱區PW至第二電極N的第一電流路徑PATH1會導通，於此同時，形成於第一電極P、第二阱區NW、第一阱區PW至第二電極N的第二 電流路徑PATH2亦會導通，使得從陽極AD流入的電流除了原本的第一電流路徑PATH1之外，還可依序流經第一電極P、第二阱區NW、第一阱區PW、第二電極N而流至陰極CD。藉此，本發明可透過電流分流之方式避免電流過度集中於同一電流路徑，以有效降低暫態電壓抑制器2之整體電阻。
於實際應用中，由於電流會流經具有最高摻雜濃度的重摻雜區P++，暫態電壓抑制器2之導通電壓(Trigger voltage)會與重摻雜區P++之摻雜濃度大小有關。因此，本發明亦可透過改變重摻雜區P++之摻雜濃度的方式來調控暫態電壓抑制器2之導通電壓，但不以此為限。
接著，請參照圖3，圖3繪示本發明之另一較佳具體實施例中之暫態電壓抑制器的剖面示意圖。
圖3所繪示的暫態電壓抑制器3不同於圖2所繪示的暫態電壓抑制器2之處在於：暫態電壓抑制器3中之重摻雜區N++與摻雜區N+之電性均為N型。
當暫態電壓抑制器3正常運作時，形成於暫態電壓抑制器3中的摻雜區N+及重摻雜區N++與第一阱區PW之間的PN介面具有逆向偏壓，使得從陽極AD至陰極CD間的電流路徑不導通。當靜電放電事件發生時，形成於摻雜區N+及重摻雜區N++與第一阱區PW之間的PN介面崩潰，暫態電壓抑制器3會立即啟動其靜電防護機制，除了上述的第一電流路徑PATH1會導通之外，形成於第一電極P、第二阱區NW、第一阱區PW至第二電極N的第二電流路徑PATH2亦會導通，使得從陽極AD流入的電流除了原本的第一電流路徑PATH1之外，還可依序流經第一電極P、第二阱區NW、第一阱區PW、第二電極N而流至陰極CD。藉此，本發明可透過電流分流之方式避免電流過度集中於同一電流路徑，以有效降低暫態 電壓抑制器3之整體電阻。
於實際應用中，由於電流會流經具有最高摻雜濃度的重摻雜區N++，暫態電壓抑制器3之導通電壓會與重摻雜區N++之摻雜濃度有關。因此，本發明亦可透過改變重摻雜區N++之摻雜濃度的方式來調控暫態電壓抑制器3之導通電壓，但不以此為限。
於另一實施例中，暫態電壓抑制器還可進一步包括其他元件以達到雙向保護的功效，例如至少一旁路二極體，但不以此為限。
請參照圖4A及圖4B，圖4A及圖4B分別繪示暫態電壓抑制器4還包括旁路二極體41~42的剖面示意圖及電路圖。如圖4A及圖4B所示，暫態電壓抑制器4除了包括與圖2中之暫態電壓抑制器2相同的暫態電壓抑制器40之外，暫態電壓抑制器4還包括旁路二極體41~42。旁路二極體41~42彼此串接後再與旁路二極體41~42並聯。由於暫態電壓抑制器40與圖2中之暫態電壓抑制器2相同，故暫態電壓抑制器40之結構請參照前面敘述，於此不另行贅述。
於此實施例中，旁路二極體41包括第三阱區PW、第三電極P+及第四電極N+。第三阱區PW形成於第一阱區PW之外的基板SUB中且鄰近第一表面F1。第三電極P+形成於第三阱區PW中且鄰近第一表面F1。第四電極N+形成於第三阱區PW中且鄰近第一表面F1。第三電極P+具有第一電性且第四電極N+具有第二電性。第三電極P+電性連接輸入/輸出端I/O。第四電極N+電性連接第一電極P。
同理，旁路二極體42包括第四阱區PW、第五電極P+及第六電極N+。第四阱區PW形成於第一阱區PW及第三阱區PW之外的基板SUB中且鄰近第一表面F1。第五電極P+形成於第四阱區PW中且鄰近第一表面F1。第六電極N+形成於第四阱區PW中且鄰 近第一表面F1。第五電極P+具有第一電性且第六電極N+具有第二電性。第五電極P+電性連接第二電極N及閘極G。第六電極N+電性連接輸入/輸出端I/O。
相較於先前技術，本發明之暫態電壓抑制器具有下列優點及功效：(1)暫態電壓抑制器僅包括陽極與陰極而未耦接閘極，故其結構相對較為簡單；以及(2)暫態電壓抑制器在陽極與陰極中間設置有浮接的摻雜區且其下方還設置有重摻雜區可作為觸發結構，藉由調整重摻雜區之摻雜濃度的方式降低崩潰電壓。當靜電放電事件發生時，形成於第一電極、第二阱區、重摻雜區、第一阱區至第二電極的第一電流路徑會導通，同時形成於第一電極、第二阱區、第一阱區至第二電極的第二電流路徑亦會導通，可透過電流分流的方式有效降低暫態電壓抑制器的整體電阻。
藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。
2‧‧‧暫態電壓抑制器
SUB‧‧‧基板
F1‧‧‧第一表面
F2‧‧‧第二表面
PW‧‧‧第一阱區
NW‧‧‧第二阱區
P‧‧‧第一電極
N‧‧‧第二電極
P+‧‧‧摻雜區
P++‧‧‧重摻雜區
AD‧‧‧陽極
CD‧‧‧陰極
PATH1‧‧‧第一電流路徑
PATH2‧‧‧第二電流路徑

Claims (11)

  1. 一種暫態電壓抑制器(Transient Voltage Suppressor,TVS)，包括：一基板，具有一表面；一第一阱區，形成於該基板中且鄰近該表面，該第一阱區具有一第一電性；一第二阱區，形成於該第一阱區中且鄰近該表面，該第二阱區具有一第二電性；一第一電極，形成於該第二阱區中且鄰近該表面，該第一電極具有該第一電性；一第二電極，形成於該第一阱區中且鄰近該表面，該第二電極具有該第二電性；一摻雜區，形成於該第一電極與該第二電極之間且鄰近該表面，該摻雜區分別電性連接該第一阱區與該第二阱區；以及一重摻雜區，形成於該摻雜區下方，該重摻雜區具有與該摻雜區相同的電性且該重摻雜區的摻雜濃度高於該摻雜區的摻雜濃度。
  2. 如申請專利範圍第1項所述之暫態電壓抑制器，還包括：一第三阱區，形成於該第一阱區外的該基板中且鄰近該表面；一第三電極，形成於該第三阱區中且鄰近該表面，具有該第一電性；以及一第四電極，形成於該第三阱區中且鄰近該表面，具有該第二電性， 其中，該第三電極電性連接一輸入/輸出端，該第四電極電性連接該第一電極。
  3. 如申請專利範圍第1項所述之暫態電壓抑制器，其中該重摻雜區與該摻雜區均具有該第一電性。
  4. 如申請專利範圍第1項所述之暫態電壓抑制器，其中該重摻雜區與該摻雜區均具有該第二電性。
  5. 如申請專利範圍第1項所述之暫態電壓抑制器，其中該摻雜區位於該第二阱區之邊緣並與該第一阱區相鄰。
  6. 如申請專利範圍第1項所述之暫態電壓抑制器，其中該第一電極與該第二電極分別電性連接一陽極與一陰極。
  7. 如申請專利範圍第1項所述之暫態電壓抑制器，其中該摻雜區為浮接(Floating)。
  8. 如申請專利範圍第1項所述之暫態電壓抑制器，其中當一靜電放電(Electrostatic Discharge,ESD)事件發生時，形成於該第一電極、該第二阱區、該重摻雜區、該第一阱區至該第二電極的一第一電流路徑會導通。
  9. 申請專利範圍第8項所述之暫態電壓抑制器，其中當該靜電放電事件發生時，除了該第一電流路徑會導通之外，形成於該第一電極、該第二阱區、該第一阱區至該第二電極的一第二電流路徑亦會導通，以降低該暫態電壓抑制器之一整體電阻。
  10. 如申請專利範圍第1項所述之暫態電壓抑制器，其中該暫態電壓抑制器之一導通電壓(Trigger voltage)與該重摻雜區之摻雜濃 度有關。
  11. 如申請專利範圍第1項所述之暫態電壓抑制器，其中該摻雜區之摻雜濃度高於該第一阱區與該第二阱區之摻雜濃度。
TW106141032A 2017-11-24 2017-11-24 暫態電壓抑制器 TWI724256B (zh)

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Application Number Priority Date Filing Date Title
TW106141032A TWI724256B (zh) 2017-11-24 2017-11-24 暫態電壓抑制器
CN201810048117.5A CN109841609B (zh) 2017-11-24 2018-01-18 瞬态电压抑制器
US16/191,507 US10580764B2 (en) 2017-11-24 2018-11-15 Transient voltage suppressor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW106141032A TWI724256B (zh) 2017-11-24 2017-11-24 暫態電壓抑制器

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TW201926726A TW201926726A (zh) 2019-07-01
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