JP2005136290A - 半導体装置 - Google Patents

Abstract

【課題】統合型のインテリジェントスイッチデバイス、統合型の入力信号・伝達ＩＣまたは統合型のパワーＩＣなどに用いられる横型ＭＯＳＦＥＴにおいて、複雑な分離構造を用いずに、より小さいチップ面積でＥＳＤ耐量およびサージ耐量を高くすること。
【解決手段】Ｐ型半導体よりなるエミッタ領域２５、ベース領域として機能するＮウェル領域１０およびＰ型エピタキシャル成長層１３およびＰ型半導体基板１２をコレクタとするベースオープンの縦型バイポーラトランジスタの表面電極２６と、横型ＭＯＳＦＥＴのドレイン電極２２とを金属電極配線２７により電気的に接続し、高ＥＳＤ電圧や高サージ電圧が印加されたときに、ベースオープンの縦型バイポーラトランジスタの動作によりＥＳＤおよびサージエネルギーを吸収するとともに、破壊に至る横型ＭＯＳＦＥＴの降伏耐圧以下の電圧に制限する。
【選択図】 図１

Description

本発明は、高耐圧デバイスに係り、特に高ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電放電）耐量および高サージ耐量を具えた横型ＭＯＳＦＥＴを有する半導体装置に関し、さらに、統合型のインテリジェントスイッチデバイス、統合型の入力信号・伝達ＩＣまたは統合型のパワーＩＣなどを構成する半導体装置に関する。

従来より、高ＥＳＤ耐量およびＥＭＣ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｃｏｍｐａｔｉｂｉｌｉｔｙ）を含む高ノイズ耐量が要求される自動車電装機器および各種産業機器、モータコントロール、ＯＡ（オフィスオートメーション）機器、モバイル（携帯）機器または家庭電化機器等において、複数のパワー半導体素子と駆動制御回路等とを同一チップ上に集積した統合型のインテリジェントスイッチデバイスが用いられている。（下記特許文献１）
図７は、誘電体分離技術を用いた従来の統合型のインテリジェントスイッチデバイスの構成を示す断面図である。図７に示すように、横型パワーＭＯＳＦＥＴ部１、その駆動制御をおこなうための駆動制御回路を構成するＣＭＯＳ回路部２、およびバイポーラトランジスタやツェナーダイオード等により構成される横型サージ吸収素子部３は、それぞれＮ型半導体のエピタキシャル成長層７，８，９に形成されている。

これらＮ型エピタキシャル成長層７，８，９は、Ｐ型半導体基板４の上に積層されたシリコン酸化膜５、およびトレンチ絶縁分離構造を構成するシリコン酸化膜６により、相互に絶縁分離されている。このような分離構造によって、サージ電圧、ノイズ印加および横型パワーＭＯＳＦＥＴ部１の自らの動作に起因する横方向の寄生誤動作が防止されている。
図８は、ＰＮ接合分離技術を用いた従来の統合型のインテリジェントスイッチデバイスの構成を示す断面図である。図８に示すように、Ｐ型半導体基板４の上に、高不純物濃度の埋め込みエピタキシャル成長層１５を介して、Ｎ型エピタキシャル成長層７，８，９が積層されている。Ｎ型エピタキシャル成長層７，８，９のそれぞれの間には、接地電位（ＧＮＤ）が印加された高不純物濃度のＰ型半導体拡散分離領域１６が設けられている。このＰ型半導体拡散分離領域１６と、より高電位にバイアスされたＮ型エピタキシャル成長層７，８，９との間でＰＮ接合逆バイアス分離構造が構成されており、横方向の寄生誤動作が防止されている。
特開２００１−１２７２８７号公報

しかしながら、上述した誘電体分離技術を用いたデバイスを、ＥＳＤ耐量、サージ・ノイズ耐量の要求が厳しい自動車用途に用いる場合には、横型サージ吸収素子部３を構成するバイポーラトランジスタやツェナーダイオード等の面積が大きくなってしまうため、微細化によるチップ面積の縮小効果が損なわれてしまう。また、横型パワーＭＯＳＦＥＴ部１を構成する半導体素子自体のＥＳＤ耐量およびサージ耐量を高めようとすると、アバランシェ動作時の寄生破壊動作を防ぐような高不純物濃度層等を設けたり、大面積化したりする必要があるが、そうすることによって単位面積あたりのオン抵抗特性が犠牲になってしまう。
一方、上述したＰＮ接合分離技術を用いたデバイスでは、横型パワーＭＯＳＦＥＴ部１を構成する半導体素子の高電流動作やＥＳＤ耐量、ノイズ耐量の向上のため、複数の横方向バイポーラトランジスタや、サイリスタ構造を備える必要がある。これらの横方向素子に流れる電流によって素子間あるいはウェル間で電位変動が生じ、この電位変動によって、誤動作したり、２次破壊に至りやすい。このような欠点を有するＰＮ接合分離技術を用いたデバイスを自動車用途に用いる場合には、埋め込みエピタキシャル成長層１５を設けたり、Ｐ型半導体拡散分離領域１６をより高不純物濃度にして横方向ツェナーダイオードに使用したりしているが、横方向の寄生バイポーラトランジスタやサイリスタの根本的な特性改善には至っていない。そのため、ＥＳＤ耐量やサージ耐量の向上のためのチップ面積の増加は無視できず、徐々に誘電体分離構造に移行してきている。

いずれにしても、上述した理由により、同一基板上で高サージ電圧、高ＥＳＤ耐量の統合型のパワーＩＣや統合型の通信ＩＣ等を実現するためには、要求の増す微細化によるチップ面積のシュリンク目標に反して大幅なチップ面積の増大やコストの増大を招く。そのため、外付けダイオードや抵抗、外付けコンデンサ等を付加することによって、高ＥＳＤ耐量を実現させる場合が多い。
本発明は、上記問題点に鑑みてなされたものであって、複雑な分離構造を必要とせず、より小さいチップ面積で高ＥＳＤ耐量および高サージ耐量を具えた横型ＭＯＳＦＥＴを有する半導体装置を提供することを目的とする。
また、本発明は、複雑な分離構造を必要とせず、より小さいチップ面積で高ＥＳＤ耐量および高サージ耐量を具えた横型ＭＯＳＦＥＴを用いて構成される、複数のパワー半導体素子とその駆動制御回路等とを同一チップ上に集積した統合型のインテリジェントスイッチデバイス、複数のデジタルおよびアナログ信号入力・伝達回路等を一チップに集積した統合型の入力信号・伝達ＩＣ、またはそれらデバイスやＩＣにマイクロコンピュータとの通信のためのシリアル通信回路等を集積した統合型のパワーＩＣを提供することを目的とする。

上記目的を達成するため、本発明者らは鋭意研究をおこなった。その内容について説明する。本発明者らは、６０Ｖ定格の横型ＭＯＳＦＥＴ、縦型ＭＯＳＦＥＴおよび縦型ツェナーダイオードの素子領域面積に対するＥＳＤ耐量を求める実験をおこなった。なお、基板、プロセス条件および素子耐圧は同一である。また、ＥＳＤ耐量の測定条件として、主に日本国内における自動車用途で用いられる１５０ｐＦ−１５０Ωの条件を用いて実施した。この自動車用途で要求されるＥＳＤ耐量は１０ｋＶ〜１５ｋＶ以上であり、特に前記ＭＯＳＦＥＴに要求される実力耐量は２５ｋＶ以上である。この要求を満たせない場合には、外付けディスクリート部品として保護コンデンサ、ダイオードおよび抵抗等を追加することによって、前記ＭＯＳＦＥＴ等を備えたパワーＩＣ等が実用化されている。その代わり、ディスクリート部品を外付けするので、全体的な大型化とコストが増大するという不利益がある。ディスクリート部品を外付けせず、ＭＯＳＦＥＴを用いて上述したＥＳＤ耐量要求を満たすためには、素子面積を十分大きくする必要がある。特に、横型ＭＯＳＦＥＴでは、１０ｋＶのＥＳＤ耐量を達成するためには、１０ｍｍ²を超える大きな面積が必要である。それに対して、縦型ツェナーダイオードでは、パッド電極レベルの０．２ｍｍ²の小さな素子面積で３０ｋＶのＥＳＤ耐量を達成することができる。

横型ＭＯＳＦＥＴにおいては、微細化が進み、それによって単位面積あたりのオン抵抗が下がり、６０Ｖ定格では１ｍΩｃｍ²まで発展してきている。現在、自動車用途でもっとも多い数百ｍΩのオン抵抗領域では、横型ＭＯＳＦＥＴの素子面積は数ｍｍ²程度で十分である。今後、ますますパワーＩＣに搭載される素子面積が微細化によって小さくなるため、ＥＳＤ耐量は下がる傾向にある。本発明者らは、横型ＭＯＳＦＥＴ、縦型ＭＯＳＦＥＴおよび縦型ツェナーダイオードの素子面積に対するＥＳＤ耐量の関係を、データとして同じ尺度で定量化した。それによって、横型ＭＯＳＦＥＴ、縦型ＭＯＳＦＥＴおよび縦型ツェナーダイオードについて、ＥＳＤ耐量の傾向と問題を定量的に扱うことができるようになった。
本発明にかかる横型ＭＯＳＦＥＴは、縦型サージ吸収素子として縦型バイポーラトランジスタのベースオープンとさせた構造について実験をおこなったところ、この構造が効果的にＥＳＤ耐量を確保できることが判明した。

また、本発明者らは、より高不純物濃度の第１導電型半導体基板（エピ）とその裏面に、より高濃度の半導体基板（サブ）を備えた０．１ｍｍ²の６０〜１２０Ｖ定格の縦型ツェナーダイオードについて、基板エピ、サブの濃度と厚さの条件を変えて、ＥＳＤ想定の大電流を通電した際のツェナーダイオードの動作抵抗とＥＳＤ耐量の関係について調べた。面積が同じであれば、ツェナーダイオードの動作抵抗が小さいほどＥＳＤ耐量が大きいことがわかった。
また、ＥＳＤ耐量を１０ｋＶ以上にするためには、ツェナーダイオードの動作抵抗を１Ω以下にする必要があり、またＥＳＤ耐量を１ｋＶ以上にするには、ツェナーダイオードの動作抵抗を８Ω以下にする必要があることがわかった。これより、ＥＳＤ耐量を高くするためには、耐圧定格を保ちながら、より高不純物濃度基板を用い、より高不純物濃度の拡散を形成し、リーチスルーまたはパンチスルーの条件に設定することが有効であると推定される。上述した結果に基づいて、ＥＳＤ耐量が１ｋＶ以上で、動作抵抗が８Ω以下を狙い、パッド面積と同程度である０．１ｍｍ²の素子面積で達成する４０Ｖ定格以上を想定した半導体基板の抵抗率とリーチスルー、パンチスルーの耐圧降伏条件は、第１導電型半導体基板の抵抗率とすれば約０．３Ωｃｍ〜１０Ωｃｍの範囲となる。

さらには、横型ＭＯＳＦＥＴの保護素子として、ベースオープンとした構造の縦型バイポーラトランジスタを用いると、ベース・エミッタをショートした構造の縦型バイポーラトランジスタを用いた場合に比べて耐圧が低いため、ＥＳＤ印加時の保持電圧を低く抑えられ、発熱が少なく、電流集中を緩和でき、シリコンの溶融による熱破壊を避けることが可能である。また、より高不純物濃度の第１導電型半導体基板（エピ）とより高濃度の半導体基板（サブ）を用いることは、統合型のパワーＩＣが抱える問題の一つである横方向の寄生バイポーラ、サイリスタ動作を回避するのに有効である。
本発明は、上記知見に基づきなされたものであり、ベースオープンとし、かつ半導体基板をコレクタとする縦型バイポーラトランジスタの前記表面電極と、横型ＭＯＳＦＥＴのソース電極またはドレイン電極とを金属電極配線により電気的に接続することを特徴とする。また、本発明は、縦型バイポーラトランジスタのエミッタ領域の周辺長を長くすることを特徴とする。

いずれの発明によっても、高ＥＳＤ電圧や高サージ電圧が印加されたときには、縦型バイポーラトランジスタが動作して、ＥＳＤおよびサージエネルギーが吸収されるとともに、破壊に至る横型ＭＯＳＦＥＴの降伏耐圧以下の電圧に制限される。

本発明によれば、通常ＭＯＳＦＥＴ動作にはなんら影響を与えず、ＥＳＤやサージ等の印加時にのみ、縦方向サージ吸収および電圧制限動作をおこなうため、従来の横方向サージ吸収デバイスに比べて十分小さい面積で高ＥＳＤ耐量および高サージ耐量を有する半導体装置を得ることができる。したがって、半導体装置の微細集積化に伴うＥＳＤ耐量およびサージ・ノイズ耐量の低下を抑制し、チップ面積の大幅な増加を招くことなく、より低コストな半導体基板を用いて高ＥＳＤ耐量および高サージ・ノイズ耐量を有する、より低価格の統合型のパワーＩＣおよび統合型の通信ＩＣ等を実現することができる。

実施の形態１．
本発明の実施の形態１にかかる半導体装置は、横型ＭＯＳＦＥＴと縦型サージ吸収素子とを、特別な素子分離構造を形成せずに、同一半導体基板上に形成し、横型ＭＯＳＦＥＴのドレイン電極またはソース電極と縦型サージ吸収素子の表面電極とを金属電極配線により電気的に接続した構成となっている。以下、具体的に実施例１〜３を挙げ、図面を参照しつつ説明する。なお、実施例２、３において、実施例１と同じ構成については、実施例１と同一の符号を付して説明を省略する。

図１は、実施例１の半導体装置の要部の構成を示す断面図である。図１に示すように、高不純物濃度のＰ型半導体基板１２上に、それよりも不純物濃度が低いＰ型半導体よりなるエピタキシャル成長層１３が設けられている。このＰ型エピタキシャル成長層１３の表面層には、Ｎ型半導体よりなる第１のＮウェル領域１４とＮ型半導体よりなる第２のＮウェル領域１０とが、互いに接触した状態で設けられている。第１のＮウェル領域１４にはパワー半導体素子として横型ＭＯＳＦＥＴが形成されている。第２のＮウェル領域１０には縦型サージ吸収素子として縦型ＰＮＰバイポーラトランジスタが形成されている。図１に、縦型ＰＮＰバイポーラトランジスタの記号を、符号１１を付して示す。これら横型ＭＯＳＦＥＴと縦型ＰＮＰバイポーラトランジスタ１１とは、ＬＯＣＯＳ酸化膜を介して素子分離されている。

第１のＮウェル領域１４の表面層の一部には、Ｐ型半導体よりなるＰウェル領域１７が設けられている。Ｐウェル領域１７の表面層には、高不純物濃度のＰ型半導体領域１８およびこれに接触するＮ型半導体よりなるソース領域１９と、Ｎ型半導体よりなる拡張ドレイン領域２０とが、離れて設けられている。Ｐウェル領域１７の、ソース領域１９と拡張ドレイン領域２０との間の領域、すなわちチャネル領域の表面には、ゲート酸化膜を介してゲート電極２１が形成されている。ドレイン電極２２は、拡張ドレイン領域２０内のドレイン領域２３に接触して基板表面に設けられている。ソース電極２４はソース領域１９に接触して基板表面に設けられている。
第１のＮウェル領域より深く形成された第２のＮウェル領域１０の表面層には、Ｐ型半導体よりなるエミッタ領域２５が設けられている。第２のＮウェル領域１０はベース領域として機能する。これらＮウェル領域１０、エミッタ領域２５、および基板をコレクタ領域として、縦型ＰＮＰバイポーラトランジスタ１１が構成されている。この縦型ＰＮＰバイポーラトランジスタ１１の基板表面に形成された表面電極２６は、エミッタ領域２５にのみ接触している。つまり、縦型ＰＮＰバイポーラトランジスタ１１は、ベースオープンとさせた構造となっている。表面電極２６は、横型ＭＯＳＦＥＴのドレイン電極２２に金属電極配線２７を介して電気的に接続されている。表面電極２６およびドレイン電極２２には、例えば電源電位が印加される。また、基板裏面に設けられた裏面電極２８には、例えば接地電位が印加される。

上述した構成の半導体装置では、図１に示すように、Ｐ型エピタキシャル成長層１３と第１のＮウェル領域１４とのＰＮ接合面には、第１の縦型ツェナーダイオード２９が構成される。また、Ｐウェル領域１７と第１のＮウェル領域１４とのＰＮ接合面には、寄生ダイオード３０が構成される。
なお、実施例１の半導体装置において、Ｐウェル領域１７がドレイン領域２３まで伸びておらずゲート電極２１下で終端し、符号２０で示した拡張ドレイン領域がない構造としてもよい。
上述した実施例１の構造によれば、第１のＮウェル領域１４と第２のＮウェル領域１０とが接触しているため、縦型サージ吸収素子を内蔵する横型ＭＯＳＦＥＴの平面サイズが小さくなるという利点がある。

図２は、バイポーラトランジスタの逆方向特性図である。横軸が静的な降伏電圧で、ＢＶ_ＣＥＯがベース開放のコレクタ・エミッタ間電圧で、ＢＶ_ＣＢＯがエミッタ開放のコレクタ・ベース間電圧であり、縦軸が電流である。ベース開放のコレクタ・エミッタ間の降伏電流Ｊｃは、空乏層中で発生した正孔がベース領域に入ることによってベース電位が上昇してバイポーラトランジスタがオンすることによって流れる。ベースオープンの縦型バイポーラトランジスタによれば、ベース・エミッタショートの縦型バイポーラトランジスタよりも耐圧が低いため、ＥＳＤ印加時の保持電圧を低く抑えられ、発熱が少なく、電流集中を緩和でき、シリコンの溶融による熱破壊を避けることができる。

図３は、実施例２の半導体装置の要部の構成を示す断面図である。図３に示すように、実施例２の半導体装置では、第１のＮウェル領域１４と第２のＮウェル領域１０とは接触していない。すなわち、第２のＮウェル領域１０は、第１のＮウェル領域１４から離れて形成されている。

図４は、実施例３の半導体装置の要部の構成を示す断面図である。図４に示すように、実施例３の半導体装置では、Ｐウェル領域１７がドレイン領域２３まで伸びておらずゲート電極２１下で終端している。また、実施例３の半導体装置では、図３において、符号２０で示した拡張ドレイン領域がない。この実施例３では、縦型ＰＮＰバイポーラトランジスタが形成される側のウェル領域と横型ＭＯＳＦＥＴが形成される側のウェル領域とを接触させた場合には、縦型バイポーラトランジスタがエミッタ・ベースショートとなり十分なＥＳＤ耐量が望めないため、該ウェル同士を分離した構造となっている。
上述したように、縦型サージ吸収素子が形成される側のウェル領域と横型ＭＯＳＦＥＴが形成される側のウェル領域とを分離させた場合には、ＥＳＤ印加時における縦型サージ吸収素子動作時にも横型ＭＯＳＦＥＴ側のウェル領域内への横方向に拡散するキャリアの注入を抑制し、より横型ＭＯＳＦＥＴへのＥＳＤ印加時の影響をなくすことができる。また、この構造では、横型ＭＯＳＦＥＴのＮウェル領域１４はドレイン電位に接続できるので、Ｐウェル領域１７をダブルリサーフ条件としＭＯＳＦＥＴの高耐圧化を図ることができる。したがって、縦型サージ吸収素子が形成される側のウェル領域と横型ＭＯＳＦＥＴが形成される側のウェル領域とを接触させた構造（実施例１）と、分離した構造（実施例２、３）のいずれかを、チップ面積をより小さくするか、ＥＳＤ耐量をどこまで必要とするかということを判断して選べばよい。

上述した実施例１〜３において前記縦型ＰＮＰバイポーラトランジスタ１１の降伏耐圧を決める条件は、第２のＮウェル領域１０の接合深さおよび不純物濃度と、Ｐ型エピタキシャル成長層１３の抵抗率および厚さとの関係に基づいて決まる。いずれの例でも、Ｐ型半導体基板１２との間でパンチスルーまたはリーチスルーが起こるような条件とすれば、動作抵抗が下がり、単位面積あたりのＥＳＤ耐量がより向上する。
具体的には、前記縦型ＰＮＰバイポーラトランジスタ１１の降伏耐圧は、横型ＭＯＳＦＥＴが形成されている第１のＮウェル領域１４とＰ型エピタキシャル成長層１３との接合降伏耐圧以下である。そして、Ｐ型エピタキシャル成長層１３の抵抗率は０．３〜１０Ωｃｍであり、Ｐ型半導体基板１２の抵抗率は０．１Ωｃｍ以下である。
図５は、実施例１〜３におけるサージ吸収素子部のエミッタ構造を示す斜視部分断面図である。サージ吸収素子部である縦型バイポーラトランジスタのエミッタ電流は、エミッタ電流集中効果により、エミッタ周辺部に電流が集中し、中央部には僅かしか電流が流れない。このため、電流の不均一分布が引き起こされる。この電流集中を緩和するために、エミッタ面積に対して大きな周辺長をもつエミッタ領域が必要である。図５（ａ）は通常のストライプのエミッタ構造で、エミッタ領域２５とその上のＬＯＣＯＳ酸化膜の開口部が共にストライプ形状となっており、周辺長３６もストライプである。図５（ｂ）は櫛歯状のエミッタ構造で、ＬＯＣＯＳ酸化膜の開口部が櫛歯状となっており、これに対するエミッタ領域２５ａもＬＯＣＯＳ酸化膜の開口部に対応する櫛歯状となっており、周辺長３６ａが櫛歯状とすることで長くなっている。図５（ｃ）は梯子状のエミッタ構造で、ＬＯＣＯＳ酸化膜の開口部が（ａ）と同じストライプ状に加え、更にその間に島状のＬＯＣＯＳ酸化膜３７を設けてエミッタ領域２５ｂを梯子状とすることで、ストライプの周辺長３６に加え島状のＬＯＣＯＳ酸化膜３７の外周の周辺長３６ｂによって周辺長が長くなっている。図５（ｄ）はストライプ状のエミッタ構造で、ＬＯＣＯＳ酸化膜の開口部が（ａ）と同じストライプ状に加え、更にその間に別のストライプ状のＬＯＣＯＳ酸化膜３８を設けて２つのストライプのエミッタ領域２５ｃ、２５ｄとすることで、ストライプの周辺長３６がストライプ状のＬＯＣＯＳ酸化膜３８の両側にも形成され周辺長が一層長くなっている。なお、これらは、ＬＯＣＯＳ酸化膜の開口部から不純物を注入してエミッタ領域を形成しているため、開口部形状とエミッタ領域の形状が対応した形状となっているが、別のマスクを用いて先に不純物を注入してエミッタ領域を形成し、ＬＯＣＯＳ酸化膜に穴あけをして開口部を形成する場合は、開口部形状とエミッタ領域の形状は必ずも一致しないが、何ら問題ない。
図６は、実施例１〜３の半導体装置において、チップレイアウトにおける無駄をもっとも回避することができる配置例を示す図であり、同図（ａ）は平面レイアウト図、（ｂ）および（ｃ）は（ａ）のＡ−Ａ線における断面構造の要部を模式的に示す図である。図６（ａ）に示すように、横型ＭＯＳＦＥＴ３１では、通常、ドレイン電極およびソース電極をそれぞれパッド領域まで配線するための電極配線３２，３３とワイヤーボンディングパッド３４，３５の領域が必要となる。これら電極配線３２，３３の直下またはワイヤーボンディングパッド３４，３５の領域の直下に、上述した構成の縦型サージ吸収素子を形成することにより、チップ面積全体に対するサージ吸収素子面積の割合を小さくすることができる。図６（ｂ）は、たとえば実施例１の断面図であり、図６（ｃ）はたとえば実施例２の断面図である。

上述した実施の形態１によれば、縦型サージ吸収素子として縦型バイポーラトランジスタ１１を用いた場合、高ＥＳＤ電圧や高サージ電圧が印加されると、縦型バイポーラトランジスタ１１が動作して、ＥＳＤおよびサージエネルギーを吸収するとともに、破壊に至る横型ＭＯＳＦＥＴの降伏耐圧以下の電圧に制限するため、横型ＭＯＳＦＥＴの破壊を防ぐことができる。通常のＭＯＳＦＥＴ動作時には、縦型バイポーラトランジスタ１１はドレイン（エミッタ）電圧がコレクタ・エミッタ間電圧Ｖ_ＣＥＯ以下の場合に、縦型バイポーラトランジスタ１１がオンしないため、動作になんら影響を与えない。また、従来の横型サージ吸収素子よりも十分小さい素子領域で安定して高ＥＳＤ耐量、高サージ耐量が得られるため、チップ面積を小さくすることができる。
以上において本発明は、上述した各実施の形態および各実施例に限らず、種々変更可能である。また、本発明は、Ｐ型およびＮ型の導電型を逆にしても同様に成り立つ。

このような、縦型サージ吸収素子を採用したので、シリアル通信回路、デジタル信号入力・伝達回路、アナログ信号入力・伝達回路、ハイサイド型インテリジェントスイッチデバイス及びローサイド型インテリジェントスイッチデバイスが組み合わされた統合型のパワーＩＣに対して、横型サージ吸収素子に比べて半分以下の素子面積で同等のＥＳＤ耐量を確保することができるようになり、ＥＳＤ耐量の要求の厳しい自動車電装機器への適用に大いに役立つ。

本発明の実施例１の半導体装置の要部の構成を示す断面図である。 本発明の実施例のバイポーラトランジスタの逆方向特性図である。 本発明の実施例２の半導体装置の要部の構成を示す断面図である。 本発明の実施例３の半導体装置の要部の構成を示す断面図である。 本発明の実施例１〜３におけるサージ吸収素子部のエミッタ構造を示す斜視部分断面図である。 本発明の実施例１〜３の半導体装置の配置例を模式的に示す平面図および断面図である。 従来の統合型のインテリジェントスイッチデバイスの構成を示す断面図である。 従来の統合型のインテリジェントスイッチデバイスの他の構成を示す断面図である。

符号の説明

１４ 第１のＮウェル領域
１０ 第２のＮウェル領域
１３ Ｐ型半導体基板（エピタキシャル成長層）
１２ 基板裏面のＰ型半導体層（半導体基板）
２６ 表面電極
１７ 第１のＰウェル領域
２２ ドレイン電極
２４ ソース電極
２７ 金属電極配線
１１ 縦型サージ吸収素子（縦型バイポーラトランジスタ）
３２，３３ 電極配線
３４，３５ ワイヤーボンディングパッド

Claims (11)

1. 第１導電型の半導体基板上に形成された第２導電型の第１のウェル領域および第２導電型の第２のウェル領域と、前記第１のウェル領域に形成された横型ＭＯＳＦＥＴと、前記半導体基板をコレクタ領域、前記第２のウェル領域をベース領域、前記第２のウェル領域内に形成された第１導電型の第３の領域をエミッタ領域として構成されたベースオープンの縦型バイポーラトランジスタと、前記横型ＭＯＳＦＥＴのソース電極またはドレイン電極と前記ベースオープンの縦型バイポーラトランジスタのエミッタ電極とを電気的に接続する電極配線とを具備することを特徴とする半導体装置。
2. 前記縦型バイポーラトランジスタのエミッタ領域上の酸化膜の開口部が櫛歯形状または２つ以上の開口であることによってエミッタ領域の周辺長を長くしたことを特徴とする請求項１に記載の半導体装置。
3. 前記第１のウェル領域と前記第２のウェル領域とは接触していることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第１のウェル領域と前記第２のウェル領域とは離れていることを特徴とする請求項１または２に記載の半導体装置。
5. 前記第１のウェル領域より前記第２のウェル領域が深く形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
6. 前記縦型バイポーラトランジスタは、前記横型ＭＯＳＦＥＴのソース電極またはドレイン電極をパッド領域まで配線するための電極配線の直下に配置されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
7. 前記縦型バイポーラトランジスタは、前記横型ＭＯＳＦＥＴのソース電極またはドレイン電極をパッド領域まで配線するための電極配線の、ワイヤーボンディングパッド領域の直下に配置されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
8. 前記縦型バイポーラトランジスタの降伏耐圧は、前記第１のウェル領域と前記半導体基板との接合降伏耐圧以下であることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
9. 前記半導体基板の裏面に、同一導電型でより不純物濃度が高い半導体層を有することを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
10. 前記半導体基板の抵抗率は０．３〜１０Ωｃｍであることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
11. 前記半導体基板の裏面の半導体層の抵抗率は０．１Ωｃｍ以下であることを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。

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