JP2003258604A - フィルタを搭載した半導体集積回路 - Google Patents
フィルタを搭載した半導体集積回路Info
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- 238000001514 detection method Methods 0.000 claims description 35
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- 230000009467 reduction Effects 0.000 abstract description 2
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Abstract
(57)【要約】
【課題】 カットオフ周波数を調整することによりフィ
ルタを構成する抵抗素子および容量素子の製造ばらつき
があっても歩留まり低下をできる限り抑えることができ
るフィルタを搭載した半導体集積回路を得ることを目的
とする。 【解決手段】 フィルタ３０を構成する抵抗素子１２〜
１７、容量素子２４〜２７およびオペアンプ６，７と、
容量素子の容量値を変更する容量値切り替え回路（図
２）と、容量素子および抵抗素子の時定数を検出する時
定数検出回路（図６）とを有し、検出された時定数に基
づいて容量素子の容量値を変更する。
ルタを構成する抵抗素子および容量素子の製造ばらつき
があっても歩留まり低下をできる限り抑えることができ
るフィルタを搭載した半導体集積回路を得ることを目的
とする。 【解決手段】 フィルタ３０を構成する抵抗素子１２〜
１７、容量素子２４〜２７およびオペアンプ６，７と、
容量素子の容量値を変更する容量値切り替え回路（図
２）と、容量素子および抵抗素子の時定数を検出する時
定数検出回路（図６）とを有し、検出された時定数に基
づいて容量素子の容量値を変更する。
Description
【０００１】
【発明の属する技術分野】この発明は、フィルタを搭載
した半導体集積回路に関し、カットオフ周波数を調整す
ることによりフィルタを構成する抵抗素子および容量素
子の製造ばらつきがあっても歩留まり低下をできる限り
抑えることができるフィルタを搭載した半導体集積回路
に関するものである。
した半導体集積回路に関し、カットオフ周波数を調整す
ることによりフィルタを構成する抵抗素子および容量素
子の製造ばらつきがあっても歩留まり低下をできる限り
抑えることができるフィルタを搭載した半導体集積回路
に関するものである。
【０００２】
【従来の技術】図７は、例えば特開昭６１−１８９７１
８号公報に記載された従来のフィルタを搭載した半導体
集積回路を示す図であり、図７において、２０１は差動
オペアンプであり、２０２は差動オペアンプ２０１の反
転入力端子に接続された抵抗素子である。２０３は差動
オペアンプ２１０の反転入力端子と出力端子との間に接
続された抵抗素子であり、２０４は抵抗２０３と並列接
続された容量素子である。
８号公報に記載された従来のフィルタを搭載した半導体
集積回路を示す図であり、図７において、２０１は差動
オペアンプであり、２０２は差動オペアンプ２０１の反
転入力端子に接続された抵抗素子である。２０３は差動
オペアンプ２１０の反転入力端子と出力端子との間に接
続された抵抗素子であり、２０４は抵抗２０３と並列接
続された容量素子である。
【０００３】次に、動作について説明する。図７に示さ
れたフィルタは周知の一次アクティブフィルタであり、
そのカットオフ周波数は、 ｆc＝１／２π（Ｒf Ｃf）0.5 （式１） によって与えられ、ここでＲfは抵抗素子２０３の抵抗
値であり、Ｃfは容量素子２０４の容量値である。
れたフィルタは周知の一次アクティブフィルタであり、
そのカットオフ周波数は、 ｆc＝１／２π（Ｒf Ｃf）0.5 （式１） によって与えられ、ここでＲfは抵抗素子２０３の抵抗
値であり、Ｃfは容量素子２０４の容量値である。
【０００４】
【発明が解決しようとする課題】従来のフィルタを搭載
した半導体集積回路は以上のように構成されているの
で、フィルタを構成する抵抗素子および容量素子の製造
ばらつきによりカットオフ周波数がずれ、カットオフ周
波数規格を満足せずに不良品となる場合があるという課
題があった。
した半導体集積回路は以上のように構成されているの
で、フィルタを構成する抵抗素子および容量素子の製造
ばらつきによりカットオフ周波数がずれ、カットオフ周
波数規格を満足せずに不良品となる場合があるという課
題があった。
【０００５】この発明は上記のような課題を解決するた
めになされたもので、カットオフ周波数を調整すること
によりフィルタを構成する抵抗素子および容量素子の製
造ばらつきがあっても歩留まり低下をできる限り抑える
ことができるフィルタを搭載した半導体集積回路を得る
ことを目的とする。
めになされたもので、カットオフ周波数を調整すること
によりフィルタを構成する抵抗素子および容量素子の製
造ばらつきがあっても歩留まり低下をできる限り抑える
ことができるフィルタを搭載した半導体集積回路を得る
ことを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るフィルタ
を搭載した半導体集積回路は、フィルタを構成する抵抗
素子、容量素子およびオペアンプと、容量素子の容量値
を変更する容量値切り替え回路と、容量素子および抵抗
素子の時定数を検出する時定数検出回路とを有し、検出
された時定数に基づいて容量素子の容量値を変更するも
のである。
を搭載した半導体集積回路は、フィルタを構成する抵抗
素子、容量素子およびオペアンプと、容量素子の容量値
を変更する容量値切り替え回路と、容量素子および抵抗
素子の時定数を検出する時定数検出回路とを有し、検出
された時定数に基づいて容量素子の容量値を変更するも
のである。
【０００７】この発明に係るフィルタを搭載した半導体
集積回路は、オペアンプのＧＢ積を変更するオペアンプ
用バイアス回路をさらに有し、検出された時定数に基づ
いてＧＢ積を変更するものである。
集積回路は、オペアンプのＧＢ積を変更するオペアンプ
用バイアス回路をさらに有し、検出された時定数に基づ
いてＧＢ積を変更するものである。
【０００８】この発明に係るフィルタを搭載した半導体
集積回路は、時定数をヒューズに記憶させるものであ
る。
集積回路は、時定数をヒューズに記憶させるものであ
る。
【０００９】この発明に係るフィルタを搭載した半導体
集積回路は、容量素子が長方形のレイアウトを有するも
のである。
集積回路は、容量素子が長方形のレイアウトを有するも
のである。
【００１０】この発明に係るフィルタを搭載した半導体
集積回路は、抵抗素子の配置をフィルタの特性を考慮し
た配置としたものである。
集積回路は、抵抗素子の配置をフィルタの特性を考慮し
た配置としたものである。
【００１１】この発明に係るフィルタを搭載した半導体
集積回路は、時定数検出回路の寄生容量を低減するよう
に時定数検出回路を構成する容量素子、抵抗素子および
トランジスタ間の配線が行なわれ、トランジスタの寸法
が設定されているものである。
集積回路は、時定数検出回路の寄生容量を低減するよう
に時定数検出回路を構成する容量素子、抵抗素子および
トランジスタ間の配線が行なわれ、トランジスタの寸法
が設定されているものである。
【００１２】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
５次バタワース差動フィルタ回路を示す図である。図１
において、３０および３１は各々２次フィルタであり、
２次フィルタ３１は２次フィルタ３０と同様の構成を有
する。１（ＶＩＰ）および２（ＶＩＮ）は差動入力信号
が入力される入力端子である。３（ＯＵＴＭ）および４
（ＯＵＴＰ）は差動出力信号が出力される出力端子であ
る。１８〜２１は抵抗素子であり、２８および２９は容
量素子であり、抵抗素子１８、抵抗素子２０および容量
素子２８が１次フィルタを構成し、抵抗素子１９、抵抗
素子２１および容量素子２９が１次フィルタを構成して
いる。５はバイアス電圧の入力端子であり、６および７
は差動オペアンプであり、８〜１７は抵抗素子であり、
２２〜２７は容量素子である。カットオフ周波数の調整
は、２２〜２９の容量素子の容量値を切り替えることに
より実施する。
説明する。 実施の形態１．図１は、この発明の実施の形態１による
５次バタワース差動フィルタ回路を示す図である。図１
において、３０および３１は各々２次フィルタであり、
２次フィルタ３１は２次フィルタ３０と同様の構成を有
する。１（ＶＩＰ）および２（ＶＩＮ）は差動入力信号
が入力される入力端子である。３（ＯＵＴＭ）および４
（ＯＵＴＰ）は差動出力信号が出力される出力端子であ
る。１８〜２１は抵抗素子であり、２８および２９は容
量素子であり、抵抗素子１８、抵抗素子２０および容量
素子２８が１次フィルタを構成し、抵抗素子１９、抵抗
素子２１および容量素子２９が１次フィルタを構成して
いる。５はバイアス電圧の入力端子であり、６および７
は差動オペアンプであり、８〜１７は抵抗素子であり、
２２〜２７は容量素子である。カットオフ周波数の調整
は、２２〜２９の容量素子の容量値を切り替えることに
より実施する。
【００１３】次に接続について説明する。入力端子１
（ＶＩＰ）は容量素子２２、抵抗素子８および抵抗素子
１０の一方の端子に接続されている。容量素子２２およ
び抵抗素子８の他方の端子はＧＮＤに接続されている。
抵抗素子１０の他方の端子は差動オペアンプ６の非反転
入力に接続されている。入力端子２（ＶＩＮ）は容量素
子２３、抵抗素子９および抵抗素子１１の一方の端子に
接続されている。容量素子２３および抵抗素子９の他方
の端子はＧＮＤに接続されている。抵抗素子１１の他方
の端子は差動オペアンプ６の反転入力に接続されてい
る。
（ＶＩＰ）は容量素子２２、抵抗素子８および抵抗素子
１０の一方の端子に接続されている。容量素子２２およ
び抵抗素子８の他方の端子はＧＮＤに接続されている。
抵抗素子１０の他方の端子は差動オペアンプ６の非反転
入力に接続されている。入力端子２（ＶＩＮ）は容量素
子２３、抵抗素子９および抵抗素子１１の一方の端子に
接続されている。容量素子２３および抵抗素子９の他方
の端子はＧＮＤに接続されている。抵抗素子１１の他方
の端子は差動オペアンプ６の反転入力に接続されてい
る。
【００１４】抵抗素子１２および容量素子２４の一方の
端子は差動オペアンプ６の非反転入力に接続され、抵抗
素子１２の他方の端子は差動オペアンプ７の非反転出力
に接続され、容量素子２４の他方の端子は差動オペアン
プ６の反転出力に接続されている。抵抗素子１３および
容量素子２５の一方の端子は差動オペアンプ６の反転入
力に接続され、抵抗素子１３の他方の端子は差動オペア
ンプ７の反転出力に接続され、容量素子２５の他方の端
子は差動オペアンプ６の非反転出力に接続されている。
端子は差動オペアンプ６の非反転入力に接続され、抵抗
素子１２の他方の端子は差動オペアンプ７の非反転出力
に接続され、容量素子２４の他方の端子は差動オペアン
プ６の反転出力に接続されている。抵抗素子１３および
容量素子２５の一方の端子は差動オペアンプ６の反転入
力に接続され、抵抗素子１３の他方の端子は差動オペア
ンプ７の反転出力に接続され、容量素子２５の他方の端
子は差動オペアンプ６の非反転出力に接続されている。
【００１５】抵抗素子１４の一方の端子は差動オペアン
プ６の反転出力に接続され、抵抗素子１４の他方の端子
は差動オペアンプ７の非反転入力に接続されている。抵
抗素子１５の一方の端子は差動オペアンプ６の非反転出
力に接続され、抵抗素子１５の他方の端子は差動オペア
ンプ７の反転入力に接続されている。
プ６の反転出力に接続され、抵抗素子１４の他方の端子
は差動オペアンプ７の非反転入力に接続されている。抵
抗素子１５の一方の端子は差動オペアンプ６の非反転出
力に接続され、抵抗素子１５の他方の端子は差動オペア
ンプ７の反転入力に接続されている。
【００１６】抵抗素子１６および容量素子２６の一方の
端子は差動オペアンプ７の非反転入力に接続され、抵抗
素子１６および容量素子２６の他方の端子は差動オペア
ンプ７の反転出力に接続されている。抵抗素子１７およ
び容量素子２７の一方の端子は差動オペアンプ７の反転
入力に接続され、抵抗素子１７および容量素子２７の他
方の端子は差動オペアンプ７の非反転出力に接続されて
いる。
端子は差動オペアンプ７の非反転入力に接続され、抵抗
素子１６および容量素子２６の他方の端子は差動オペア
ンプ７の反転出力に接続されている。抵抗素子１７およ
び容量素子２７の一方の端子は差動オペアンプ７の反転
入力に接続され、抵抗素子１７および容量素子２７の他
方の端子は差動オペアンプ７の非反転出力に接続されて
いる。
【００１７】入力端子５（ＧＢＩ）は差動オペアンプ
６，７のバイアス電圧入力に接続されている。抵抗素子
１８の一方の端子は差動オペアンプ７の反転出力に接続
されている。抵抗素子１９の一方の端子は差動オペアン
プ７の非反転出力に接続されている。抵抗素子１８の他
方の端子は容量素子２８の一方の端子に接続されてい
る。抵抗素子１９の他方の端子は容量素子２９の一方の
端子に接続されている。容量素子２８の他方の端子はＧ
ＮＤに接続され、容量素子２９の他方の端子はＧＮＤに
接続されている。
６，７のバイアス電圧入力に接続されている。抵抗素子
１８の一方の端子は差動オペアンプ７の反転出力に接続
されている。抵抗素子１９の一方の端子は差動オペアン
プ７の非反転出力に接続されている。抵抗素子１８の他
方の端子は容量素子２８の一方の端子に接続されてい
る。抵抗素子１９の他方の端子は容量素子２９の一方の
端子に接続されている。容量素子２８の他方の端子はＧ
ＮＤに接続され、容量素子２９の他方の端子はＧＮＤに
接続されている。
【００１８】抵抗素子２０の一方の端子は容量素子２８
の一方の端子に接続され、抵抗素子２０の他方の端子は
２次フィルタ３１の一方の入力端子に接続されている。
抵抗素子２１の一方の端子は容量素子２９の一方の端子
に接続され、抵抗素子２１の他方の端子は２次フィルタ
３１の他方の入力端子に接続されている。２次フィルタ
３１の一方の出力端子は出力端子３（ＯＵＴＭ）に接続
され、２次フィルタ３１の他方の出力端子は出力端子４
（ＯＵＴＰ）に接続されている。
の一方の端子に接続され、抵抗素子２０の他方の端子は
２次フィルタ３１の一方の入力端子に接続されている。
抵抗素子２１の一方の端子は容量素子２９の一方の端子
に接続され、抵抗素子２１の他方の端子は２次フィルタ
３１の他方の入力端子に接続されている。２次フィルタ
３１の一方の出力端子は出力端子３（ＯＵＴＭ）に接続
され、２次フィルタ３１の他方の出力端子は出力端子４
（ＯＵＴＰ）に接続されている。
【００１９】次に動作について説明する。ここでは、図
１の２次フィルタ３０にてカットオフ周波数の調整動作
について説明する。図１の２次フィルタ３０において、
容量素子２２および容量素子２３は安定化容量であり、
抵抗素子８および抵抗素子９は入力信号振幅調整用抵抗
素子であり、２次フィルタとして動作する回路は、容量
素子２２、容量素子２３、抵抗素子８および抵抗素子９
以外の回路である。ここで、抵抗素子１０〜１３の抵抗
値をＲ１、抵抗素子１６，１７の抵抗値をＲ２、抵抗素
子１４，１５の抵抗値をＲ４、容量素子２４，２５の容
量値をＣ１、容量素子２６，２７の容量値をＣ２とした
場合、カットオフ周波数ｆc は ｆc＝１／（２π（Ｃ１×Ｃ２×Ｒ１×Ｒ４）0.5） （式２） で与えられる。したがって、カットオフ周波数ｆcは容
量値Ｃ１，Ｃ２を切り替えることにより調整することが
できる。
１の２次フィルタ３０にてカットオフ周波数の調整動作
について説明する。図１の２次フィルタ３０において、
容量素子２２および容量素子２３は安定化容量であり、
抵抗素子８および抵抗素子９は入力信号振幅調整用抵抗
素子であり、２次フィルタとして動作する回路は、容量
素子２２、容量素子２３、抵抗素子８および抵抗素子９
以外の回路である。ここで、抵抗素子１０〜１３の抵抗
値をＲ１、抵抗素子１６，１７の抵抗値をＲ２、抵抗素
子１４，１５の抵抗値をＲ４、容量素子２４，２５の容
量値をＣ１、容量素子２６，２７の容量値をＣ２とした
場合、カットオフ周波数ｆc は ｆc＝１／（２π（Ｃ１×Ｃ２×Ｒ１×Ｒ４）0.5） （式２） で与えられる。したがって、カットオフ周波数ｆcは容
量値Ｃ１，Ｃ２を切り替えることにより調整することが
できる。
【００２０】図２はこの発明の実施の形態１による容量
値を変更するための容量値切り替え回路を示す図であ
る。図２の容量切り替え回路は図１の容量素子２４〜２
９の各々を構成している。図２において、４０（ＩＮ）
は容量素子２４〜２９の入力端子であり、４１（ＯＵ
Ｔ）は容量素子２４〜２９（図１）の出力端子である。
４２（Ｃ０）〜４６（Ｃ４）は容量切り替え用入力端子
である。５２〜５６はＰチャネルトランジスタであり、
５７〜６１はＮチャネルトランジスタであり、対応する
ＰチャネルトランジスタおよびＮチャネルトランジスタ
によって容量値を切り替えるためのスイッチが構成され
ている。６２〜６７は容量素子である。４７〜５１はイ
ンバータである。
値を変更するための容量値切り替え回路を示す図であ
る。図２の容量切り替え回路は図１の容量素子２４〜２
９の各々を構成している。図２において、４０（ＩＮ）
は容量素子２４〜２９の入力端子であり、４１（ＯＵ
Ｔ）は容量素子２４〜２９（図１）の出力端子である。
４２（Ｃ０）〜４６（Ｃ４）は容量切り替え用入力端子
である。５２〜５６はＰチャネルトランジスタであり、
５７〜６１はＮチャネルトランジスタであり、対応する
ＰチャネルトランジスタおよびＮチャネルトランジスタ
によって容量値を切り替えるためのスイッチが構成され
ている。６２〜６７は容量素子である。４７〜５１はイ
ンバータである。
【００２１】次に接続について説明する。入力端子４０
（ＩＮ）は容量素子６２の一方の端子に接続され、出力
端子４１（ＯＵＴ）は容量素子６２の他方の端子に接続
されている。
（ＩＮ）は容量素子６２の一方の端子に接続され、出力
端子４１（ＯＵＴ）は容量素子６２の他方の端子に接続
されている。
【００２２】スイッチを構成する一組のＰチャネルトラ
ンジスタ５２およびＮチャネルトランジスタ５７は各々
のソース同士およびドレイン同士が接続されていて、ソ
ースは容量素子の入力端子４０（ＩＮ）に接続され、ド
レインは容量素子６３の一方の端子に接続されている。
容量切り替え用入力端子４２（Ｃ０）はＮチャネルトラ
ンジスタ５７のゲートおよびインバータ４７の入力端子
に接続されている。インバータ４７の出力端子はＰチャ
ネルトランジスタ５２のゲートに接続されている。容量
素子６３の他方の端子は出力端子４１（ＯＵＴ）に接続
されている。
ンジスタ５２およびＮチャネルトランジスタ５７は各々
のソース同士およびドレイン同士が接続されていて、ソ
ースは容量素子の入力端子４０（ＩＮ）に接続され、ド
レインは容量素子６３の一方の端子に接続されている。
容量切り替え用入力端子４２（Ｃ０）はＮチャネルトラ
ンジスタ５７のゲートおよびインバータ４７の入力端子
に接続されている。インバータ４７の出力端子はＰチャ
ネルトランジスタ５２のゲートに接続されている。容量
素子６３の他方の端子は出力端子４１（ＯＵＴ）に接続
されている。
【００２３】スイッチを構成する一組のＰチャネルトラ
ンジスタ５３およびＮチャネルトランジスタ５８は各々
のソース同士およびドレイン同士が接続されていて、ソ
ースは容量素子の入力端子４０（ＩＮ）に接続され、ド
レインは容量素子６４の一方の端子に接続されている。
容量切り替え用入力端子４３（Ｃ１）はＮチャネルトラ
ンジスタ５８のゲートおよびインバータ４８の入力端子
に接続されている。インバータ４８の出力端子はＰチャ
ネルトランジスタ５３のゲートに接続されている。容量
素子６４の他方の端子は出力端子４１（ＯＵＴ）に接続
されている。
ンジスタ５３およびＮチャネルトランジスタ５８は各々
のソース同士およびドレイン同士が接続されていて、ソ
ースは容量素子の入力端子４０（ＩＮ）に接続され、ド
レインは容量素子６４の一方の端子に接続されている。
容量切り替え用入力端子４３（Ｃ１）はＮチャネルトラ
ンジスタ５８のゲートおよびインバータ４８の入力端子
に接続されている。インバータ４８の出力端子はＰチャ
ネルトランジスタ５３のゲートに接続されている。容量
素子６４の他方の端子は出力端子４１（ＯＵＴ）に接続
されている。
【００２４】スイッチを構成する一組のＰチャネルトラ
ンジスタ５４およびＮチャネルトランジスタ５９は各々
のソース同士およびドレイン同士が接続されていて、ソ
ースは容量素子の入力端子４０（ＩＮ）に接続され、ド
レインは容量素子６５の一方の端子に接続されている。
容量切り替え用入力端子４４（Ｃ２）はＮチャネルトラ
ンジスタ５９のゲートおよびインバータ４９の入力端子
に接続されている。インバータ４９の出力端子はＰチャ
ネルトランジスタ５４のゲートに接続されている。容量
素子６５の他方の端子は出力端子４１（ＯＵＴ）に接続
されている。
ンジスタ５４およびＮチャネルトランジスタ５９は各々
のソース同士およびドレイン同士が接続されていて、ソ
ースは容量素子の入力端子４０（ＩＮ）に接続され、ド
レインは容量素子６５の一方の端子に接続されている。
容量切り替え用入力端子４４（Ｃ２）はＮチャネルトラ
ンジスタ５９のゲートおよびインバータ４９の入力端子
に接続されている。インバータ４９の出力端子はＰチャ
ネルトランジスタ５４のゲートに接続されている。容量
素子６５の他方の端子は出力端子４１（ＯＵＴ）に接続
されている。
【００２５】スイッチを構成する一組のＰチャネルトラ
ンジスタ５５およびＮチャネルトランジスタ６０は各々
のソース同士およびドレイン同士が接続されていて、ソ
ースは容量素子の入力端子４０（ＩＮ）に接続され、ド
レインは容量素子６６の一方の端子に接続されている。
容量切り替え用入力端子４５（Ｃ３）はＮチャネルトラ
ンジスタ６０のゲートおよびインバータ５０の入力端子
に接続されている。インバータ５０の出力端子はＰチャ
ネルトランジスタ５５のゲートに接続されている。容量
素子６６の他方の端子は出力端子４１（ＯＵＴ）に接続
されている。
ンジスタ５５およびＮチャネルトランジスタ６０は各々
のソース同士およびドレイン同士が接続されていて、ソ
ースは容量素子の入力端子４０（ＩＮ）に接続され、ド
レインは容量素子６６の一方の端子に接続されている。
容量切り替え用入力端子４５（Ｃ３）はＮチャネルトラ
ンジスタ６０のゲートおよびインバータ５０の入力端子
に接続されている。インバータ５０の出力端子はＰチャ
ネルトランジスタ５５のゲートに接続されている。容量
素子６６の他方の端子は出力端子４１（ＯＵＴ）に接続
されている。
【００２６】スイッチを構成する一組のＰチャネルトラ
ンジスタ５６およびＮチャネルトランジスタ６１は各々
のソース同士およびドレイン同士が接続されていて、ソ
ースは容量素子の入力端子４０（ＩＮ）に接続され、ド
レインは容量素子６７の一方の端子に接続されている。
容量切り替え用入力端子４６（Ｃ４）はＮチャネルトラ
ンジスタ６１のゲートおよびインバータ５１の入力端子
に接続されている。インバータ５１の出力端子はＰチャ
ネルトランジスタ５６のゲートに接続されている。容量
素子６７の他方の端子は出力端子４１（ＯＵＴ）に接続
されている。
ンジスタ５６およびＮチャネルトランジスタ６１は各々
のソース同士およびドレイン同士が接続されていて、ソ
ースは容量素子の入力端子４０（ＩＮ）に接続され、ド
レインは容量素子６７の一方の端子に接続されている。
容量切り替え用入力端子４６（Ｃ４）はＮチャネルトラ
ンジスタ６１のゲートおよびインバータ５１の入力端子
に接続されている。インバータ５１の出力端子はＰチャ
ネルトランジスタ５６のゲートに接続されている。容量
素子６７の他方の端子は出力端子４１（ＯＵＴ）に接続
されている。
【００２７】次に容量素子２４〜２９（図１）の容量切
り替え動作について説明する。図２において、容量切り
替え用入力端子４２（Ｃ０）〜４６（Ｃ４）の各々に容
量切り替え用の制御信号を入力して、容量切り替え用入
力端子４２（Ｃ０）〜４６（Ｃ４）に接続されたスイッ
チを構成するＰチャネルトランジスタおよびＮチャネル
トランジスタの組を導通状態および非導通状態のいずれ
かにすることにより、導通状態となったスイッチに接続
された容量素子（６３〜６７）が容量素子６２に並列に
接続されて、容量素子２４〜２９（図１）の容量値を変
更する。
り替え動作について説明する。図２において、容量切り
替え用入力端子４２（Ｃ０）〜４６（Ｃ４）の各々に容
量切り替え用の制御信号を入力して、容量切り替え用入
力端子４２（Ｃ０）〜４６（Ｃ４）に接続されたスイッ
チを構成するＰチャネルトランジスタおよびＮチャネル
トランジスタの組を導通状態および非導通状態のいずれ
かにすることにより、導通状態となったスイッチに接続
された容量素子（６３〜６７）が容量素子６２に並列に
接続されて、容量素子２４〜２９（図１）の容量値を変
更する。
【００２８】以上のように、この実施の形態１によるフ
ィルタを搭載した半導体集積回路は、フィルタ３０を構
成する抵抗素子１２〜１７、容量素子２４〜２７および
オペアンプ６，７と、容量素子の容量値を変更する容量
値切り替え回路（図２）とを有するものである。
ィルタを搭載した半導体集積回路は、フィルタ３０を構
成する抵抗素子１２〜１７、容量素子２４〜２７および
オペアンプ６，７と、容量素子の容量値を変更する容量
値切り替え回路（図２）とを有するものである。
【００２９】以上のように、この実施の形態１によれ
ば、容量値切り替え回路を用いてフィルタを構成する容
量素子の容量値を変更するように構成したので、カット
オフ周波数を調整することができる効果が得られる。
ば、容量値切り替え回路を用いてフィルタを構成する容
量素子の容量値を変更するように構成したので、カット
オフ周波数を調整することができる効果が得られる。
【００３０】実施の形態２．図３は、この発明の実施の
形態２による容量値切り替え回路（図２）のレイアウト
を示す図である。図３において、５２〜５６はＰチャネ
ルトランジスタであり、５７〜６１はＮチャネルトラン
ジスタである。６２〜６７は容量値切り替え用の容量素
子である。４０は入力端子であり、４１は出力端子であ
る。容量値切り替えるためのスイッチは、Ｐチャネルト
ランジスタ５２〜５６およびＮチャネルトランジスタ５
７〜６１によって構成される。
形態２による容量値切り替え回路（図２）のレイアウト
を示す図である。図３において、５２〜５６はＰチャネ
ルトランジスタであり、５７〜６１はＮチャネルトラン
ジスタである。６２〜６７は容量値切り替え用の容量素
子である。４０は入力端子であり、４１は出力端子であ
る。容量値切り替えるためのスイッチは、Ｐチャネルト
ランジスタ５２〜５６およびＮチャネルトランジスタ５
７〜６１によって構成される。
【００３１】次に、容量素子６２〜６７の形状について
説明する。図３において、容量素子６２〜６７の入力側
は入力端子４０（ＩＮ）（図２参照）に接続され、容量
素子６２〜６７の出力側は出力端子４１（ＯＵＴ）（図
２参照）に接続される。ここで、容量素子６２〜６７の
入力−出力間抵抗は所望のフィルタ特性のずれの原因と
なるので、容量素子６２〜６７の入力−出力間抵抗を低
減するために、容量素子６２〜６７の形状を長方形にす
る。例えば、ＭＯＳ容量を容量素子６２〜６７に使用し
た場合、シート抵抗値は数百Ω程度である。なお、図３
において、長方形の形状を有する容量素子６２〜６７
は、図３の紙面に垂直な方向に沿って厚みを有する。
説明する。図３において、容量素子６２〜６７の入力側
は入力端子４０（ＩＮ）（図２参照）に接続され、容量
素子６２〜６７の出力側は出力端子４１（ＯＵＴ）（図
２参照）に接続される。ここで、容量素子６２〜６７の
入力−出力間抵抗は所望のフィルタ特性のずれの原因と
なるので、容量素子６２〜６７の入力−出力間抵抗を低
減するために、容量素子６２〜６７の形状を長方形にす
る。例えば、ＭＯＳ容量を容量素子６２〜６７に使用し
た場合、シート抵抗値は数百Ω程度である。なお、図３
において、長方形の形状を有する容量素子６２〜６７
は、図３の紙面に垂直な方向に沿って厚みを有する。
【００３２】以上、この実施の形態２を、実施の形態１
の容量値切り替え回路（図２）のレイアウトとして説明
したが、この実施の形態２は後述する実施の形態３〜実
施の形態１０の容量値切り替え回路のレイアウトであっ
てもよい。
の容量値切り替え回路（図２）のレイアウトとして説明
したが、この実施の形態２は後述する実施の形態３〜実
施の形態１０の容量値切り替え回路のレイアウトであっ
てもよい。
【００３３】以上のように、この実施の形態２によるフ
ィルタを搭載した半導体集積回路は、容量素子６２〜６
７が長方形のレイアウトを有するものである。
ィルタを搭載した半導体集積回路は、容量素子６２〜６
７が長方形のレイアウトを有するものである。
【００３４】以上のように、この実施の形態２によれ
ば、フィルタを構成する容量素子の形状を長方形にした
ので、容量素子の入力−出力間抵抗を低減して、フィル
タ特性のずれを防止できる効果が得られる。
ば、フィルタを構成する容量素子の形状を長方形にした
ので、容量素子の入力−出力間抵抗を低減して、フィル
タ特性のずれを防止できる効果が得られる。
【００３５】実施の形態３．図４は、この発明の実施の
形態３によるフィルタ回路（図１）のレイアウトを示す
図である。図４において、６，７は差動オペアンプであ
り、８〜２１は抵抗素子であり、２２〜２９は容量素子
である。差動オペアンプ６，７を中央付近に配置し、差
動オペアンプ６，７の周辺に抵抗素子８〜２１を配置
し、抵抗素子８〜２１の周辺に容量素子２２〜２９を配
置してフィルタ回路を構成する。
形態３によるフィルタ回路（図１）のレイアウトを示す
図である。図４において、６，７は差動オペアンプであ
り、８〜２１は抵抗素子であり、２２〜２９は容量素子
である。差動オペアンプ６，７を中央付近に配置し、差
動オペアンプ６，７の周辺に抵抗素子８〜２１を配置
し、抵抗素子８〜２１の周辺に容量素子２２〜２９を配
置してフィルタ回路を構成する。
【００３６】次に抵抗素子８〜２１の配置について説明
する。図１のフィルタ回路は、２次フィルタ３０および
２次フィルタ３１、および、抵抗素子１８〜２１と容量
素子２８、２９で構成された１次フィルタを有してい
る。図４において、２次フィルタ３０を構成する抵抗素
子１０，１２，１４，１６を互いに近傍に配置し、２次
フィルタ３０を構成する抵抗素子１１，１３，１５，１
７を互いに近傍に配置し、１次フィルタを構成する抵抗
素子１８，２０を互いに近傍に配置し、１次フィルタを
構成する抵抗素子１９，２１を互いに近傍に配置するこ
とにより、所望のフィルタ特性を得る。
する。図１のフィルタ回路は、２次フィルタ３０および
２次フィルタ３１、および、抵抗素子１８〜２１と容量
素子２８、２９で構成された１次フィルタを有してい
る。図４において、２次フィルタ３０を構成する抵抗素
子１０，１２，１４，１６を互いに近傍に配置し、２次
フィルタ３０を構成する抵抗素子１１，１３，１５，１
７を互いに近傍に配置し、１次フィルタを構成する抵抗
素子１８，２０を互いに近傍に配置し、１次フィルタを
構成する抵抗素子１９，２１を互いに近傍に配置するこ
とにより、所望のフィルタ特性を得る。
【００３７】これは、図１のフィルタ回路において、フ
ィルタ回路のＱは抵抗素子の抵抗値と容量素子の容量値
との比で決まるので、フィルタを構成する抵抗素子を近
傍に配置することにより、差動オペアンプ、抵抗素子お
よび容量素子の間を接続するための配線素子を短くする
ことによって、配線素子に起因する抵抗値および容量値
をできるだけ少なくして、Ｑを所望の値にすることがで
きる。例えば、図１のフィルタ回路の２次フィルタ３０
のＱは、 Ｑ＝（Ｃ２／Ｃ１）0.5×Ｒ２／（Ｒ１×Ｒ４）0.5 （式３） で与えられる。
ィルタ回路のＱは抵抗素子の抵抗値と容量素子の容量値
との比で決まるので、フィルタを構成する抵抗素子を近
傍に配置することにより、差動オペアンプ、抵抗素子お
よび容量素子の間を接続するための配線素子を短くする
ことによって、配線素子に起因する抵抗値および容量値
をできるだけ少なくして、Ｑを所望の値にすることがで
きる。例えば、図１のフィルタ回路の２次フィルタ３０
のＱは、 Ｑ＝（Ｃ２／Ｃ１）0.5×Ｒ２／（Ｒ１×Ｒ４）0.5 （式３） で与えられる。
【００３８】以上この実施の形態３を実施の形態１のフ
ィルタ回路のレイアウトとして説明したが、この実施の
形態３は実施の形態２および後述する実施の形態４〜実
施の形態１０のフィルタ回路のレイアウトであってもよ
い。
ィルタ回路のレイアウトとして説明したが、この実施の
形態３は実施の形態２および後述する実施の形態４〜実
施の形態１０のフィルタ回路のレイアウトであってもよ
い。
【００３９】以上のように、この実施の形態３によるフ
ィルタを搭載した半導体集積回路は、抵抗素子１０〜２
１の配置をフィルタの特性を考慮した配置としたもので
ある。
ィルタを搭載した半導体集積回路は、抵抗素子１０〜２
１の配置をフィルタの特性を考慮した配置としたもので
ある。
【００４０】以上のように、この実施の形態３によれ
ば、フィルタを構成する抵抗素子を近傍に配置すること
により、差動オペアンプ、抵抗素子および容量素子の間
を接続するための配線素子を短くすることによって、配
線素子に起因する抵抗値および容量値をできるだけ少な
くして、抵抗素子の抵抗値と容量素子の容量値との比で
決まるＱを所望の値にすることができる効果が得られ
る。
ば、フィルタを構成する抵抗素子を近傍に配置すること
により、差動オペアンプ、抵抗素子および容量素子の間
を接続するための配線素子を短くすることによって、配
線素子に起因する抵抗値および容量値をできるだけ少な
くして、抵抗素子の抵抗値と容量素子の容量値との比で
決まるＱを所望の値にすることができる効果が得られ
る。
【００４１】実施の形態４．図５は、この発明の実施の
形態４によるオペアンプ用バイアス回路を示す図であ
る。図５において、８０は出力端子であり、８１は抵抗
素子であり、８２，８３は抵抗素子であり、８４〜８７
はＰチャネルトランジスタであり、８８〜９０はＮチャ
ネルトランジスタであり、９１は容量素子である。９３
は電源端子であり、９４はＧＮＤ端子である。
形態４によるオペアンプ用バイアス回路を示す図であ
る。図５において、８０は出力端子であり、８１は抵抗
素子であり、８２，８３は抵抗素子であり、８４〜８７
はＰチャネルトランジスタであり、８８〜９０はＮチャ
ネルトランジスタであり、９１は容量素子である。９３
は電源端子であり、９４はＧＮＤ端子である。
【００４２】抵抗素子８１の抵抗値を切り替えることよ
り、出力端子８０（ＧＢＩ）から出力される差動オペア
ンプ６，７用のバイアス電圧を調整することができる。
この図５に示すオペアンプ用バイアス回路は図１のフィ
ルタ回路を構成する差動オペアンプ６，７のＧＢ積を調
整するための回路である。
り、出力端子８０（ＧＢＩ）から出力される差動オペア
ンプ６，７用のバイアス電圧を調整することができる。
この図５に示すオペアンプ用バイアス回路は図１のフィ
ルタ回路を構成する差動オペアンプ６，７のＧＢ積を調
整するための回路である。
【００４３】次に接続について説明する。抵抗素子８２
の一方の端子は電源端子９３に接続され、抵抗素子８２
の他方の端子は抵抗素子８３の一方の端子に接続されて
いる。抵抗素子８３の他方の端子はＧＮＤ端子９４に接
続されている。Ｐチャネルトランジスタ８４のドレイン
は電源端子９３に接続され、Ｐチャネルトランジスタ８
４のソースはＰチャネルトランジスタ８６のドレインお
よび抵抗素子８１の一方の端子に接続され、Ｐチャネル
トランジスタ８４のゲートはＰチャネルトランジスタ８
５のゲートおよびソースに接続されている。
の一方の端子は電源端子９３に接続され、抵抗素子８２
の他方の端子は抵抗素子８３の一方の端子に接続されて
いる。抵抗素子８３の他方の端子はＧＮＤ端子９４に接
続されている。Ｐチャネルトランジスタ８４のドレイン
は電源端子９３に接続され、Ｐチャネルトランジスタ８
４のソースはＰチャネルトランジスタ８６のドレインお
よび抵抗素子８１の一方の端子に接続され、Ｐチャネル
トランジスタ８４のゲートはＰチャネルトランジスタ８
５のゲートおよびソースに接続されている。
【００４４】Ｐチャネルトランジスタ８６のソースはＮ
チャネルトランジスタ８８のソースおよびゲートに接続
されている。Ｐチャネルトランジスタ８６のゲートは抵
抗素子８３の一方の端子に接続されている。Ｎチャネル
トランジスタ８８のドレインはＧＮＤ端子９４に接続さ
れ、Ｎチャネルトランジスタ８８のゲートはＮチャネル
トランジスタ８９のゲートに接続されている。
チャネルトランジスタ８８のソースおよびゲートに接続
されている。Ｐチャネルトランジスタ８６のゲートは抵
抗素子８３の一方の端子に接続されている。Ｎチャネル
トランジスタ８８のドレインはＧＮＤ端子９４に接続さ
れ、Ｎチャネルトランジスタ８８のゲートはＮチャネル
トランジスタ８９のゲートに接続されている。
【００４５】Ｐチャネルトランジスタ８７のドレインは
抵抗素子８１の他方の端子に接続され、Ｐチャネルトラ
ンジスタ８７のソースはＮチャネルトランジスタ８９の
ソースおよび出力端子８０（ＧＢＩ）に接続され、Ｐチ
ャネルトランジスタ８７のゲートは抵抗素子８３の一方
の端子に接続されている。Ｎチャネルトランジスタ８９
のドレインはＧＮＤ端子９４に接続されている。
抵抗素子８１の他方の端子に接続され、Ｐチャネルトラ
ンジスタ８７のソースはＮチャネルトランジスタ８９の
ソースおよび出力端子８０（ＧＢＩ）に接続され、Ｐチ
ャネルトランジスタ８７のゲートは抵抗素子８３の一方
の端子に接続されている。Ｎチャネルトランジスタ８９
のドレインはＧＮＤ端子９４に接続されている。
【００４６】Ｐチャネルトランジスタ８５のドレインは
電源端子９３に接続され、Ｐチャネルトランジスタ８５
のソースはＮチャネルトランジスタ９０のソースに接続
されている。Ｐチャネルトランジスタ９０のドレインは
ＧＮＤ端子９４に接続され、Ｐチャネルトランジスタ９
０のゲートは出力端子８０（ＧＢＩ）に接続されてい
る。容量素子９１の一方の端子は出力端子８０（ＧＢ
Ｉ）に接続され、容量素子９１の他方の端子はＧＮＤ端
子９４に接続されている。
電源端子９３に接続され、Ｐチャネルトランジスタ８５
のソースはＮチャネルトランジスタ９０のソースに接続
されている。Ｐチャネルトランジスタ９０のドレインは
ＧＮＤ端子９４に接続され、Ｐチャネルトランジスタ９
０のゲートは出力端子８０（ＧＢＩ）に接続されてい
る。容量素子９１の一方の端子は出力端子８０（ＧＢ
Ｉ）に接続され、容量素子９１の他方の端子はＧＮＤ端
子９４に接続されている。
【００４７】次に動作について説明する。実施の形態１
において、図１のフィルタ回路を構成する抵抗素子およ
び容量素子の製造ばらつきがあっても、容量素子の容量
値を変更することによりカットオフ周波数ｆcを調整す
るために、図５のオペアンプ用バイアス回路を使用す
る。
において、図１のフィルタ回路を構成する抵抗素子およ
び容量素子の製造ばらつきがあっても、容量素子の容量
値を変更することによりカットオフ周波数ｆcを調整す
るために、図５のオペアンプ用バイアス回路を使用す
る。
【００４８】図１および図５において、カットオフ周波
数ｆc を調整するために容量素子の容量値を変更すると
同時に、図５の抵抗素子８１の抵抗値を切り替えること
により、差動オペアンプ６，７のＧＢ積を最適に調整す
る。
数ｆc を調整するために容量素子の容量値を変更すると
同時に、図５の抵抗素子８１の抵抗値を切り替えること
により、差動オペアンプ６，７のＧＢ積を最適に調整す
る。
【００４９】具体的には、図１の差動オペアンプ６，７
のＧＢ積を、１／（Ｒ×Ｃc）（Ｒ：抵抗素子８１の抵
抗値、Ｃc：差動オペアンプ６，７に内蔵されている位
相補償容量（容量値は固定））に比例するように図５の
オペアンプ用バイアス回路を構成する。
のＧＢ積を、１／（Ｒ×Ｃc）（Ｒ：抵抗素子８１の抵
抗値、Ｃc：差動オペアンプ６，７に内蔵されている位
相補償容量（容量値は固定））に比例するように図５の
オペアンプ用バイアス回路を構成する。
【００５０】以上のように、この実施の形態４によるフ
ィルタを搭載した半導体集積回路は、オペアンプのＧＢ
積を変更するオペアンプ用バイアス回路（図５）をさら
に有するものである。
ィルタを搭載した半導体集積回路は、オペアンプのＧＢ
積を変更するオペアンプ用バイアス回路（図５）をさら
に有するものである。
【００５１】以上のように、この実施の形態４によれ
ば、オペアンプ用バイアス回路を用いて差動オペアンプ
のＧＢ積を最適に調整して、フィルタを構成する抵抗素
子および容量素子の製造ばらつきがあっても、容量素子
の容量値を変更することによりカットオフ周波数を調整
することができる効果が得られる。
ば、オペアンプ用バイアス回路を用いて差動オペアンプ
のＧＢ積を最適に調整して、フィルタを構成する抵抗素
子および容量素子の製造ばらつきがあっても、容量素子
の容量値を変更することによりカットオフ周波数を調整
することができる効果が得られる。
【００５２】実施の形態５．図６は、この発明の実施の
形態５による時定数検出回路を示す図である。図６にお
いて、１００は入力端子であり、１０１は出力端子であ
り、１０２〜１０７は入力端子であり、１０８〜１１０
は抵抗素子であり、１１１〜１１３は容量素子であり、
１１４〜１１７はインバータであり、１１８〜１２４は
Ｐチャネルトランジスタであり、１２５〜１３０はＮチ
ャネルトランジスタであり、１３１は電源端子であり、
１３２はＧＮＤ端子であり、１３３は図２に示す容量値
切り替え回路であり、１３４はノードＡである。容量値
切り替え回路１３３の容量値を順次切り替えることによ
り、容量値切り替え回路１３３と抵抗素子１０８の時定
数を判定して、出力端子１０１（ＣＭＰＯＵＴ）から出
力信号として出力する。図６に使用する容量値切り替え
回路１３３は図１のフィルタ回路を構成する容量素子と
同一回路である。
形態５による時定数検出回路を示す図である。図６にお
いて、１００は入力端子であり、１０１は出力端子であ
り、１０２〜１０７は入力端子であり、１０８〜１１０
は抵抗素子であり、１１１〜１１３は容量素子であり、
１１４〜１１７はインバータであり、１１８〜１２４は
Ｐチャネルトランジスタであり、１２５〜１３０はＮチ
ャネルトランジスタであり、１３１は電源端子であり、
１３２はＧＮＤ端子であり、１３３は図２に示す容量値
切り替え回路であり、１３４はノードＡである。容量値
切り替え回路１３３の容量値を順次切り替えることによ
り、容量値切り替え回路１３３と抵抗素子１０８の時定
数を判定して、出力端子１０１（ＣＭＰＯＵＴ）から出
力信号として出力する。図６に使用する容量値切り替え
回路１３３は図１のフィルタ回路を構成する容量素子と
同一回路である。
【００５３】次に接続について説明する。抵抗素子１０
８の一方の端子は電源端子１３１に接続され、抵抗素子
１０８の他方の端子はノードＡ１３４に接続されてい
る。ノードＡ１３４は容量値切り替え回路１３３の一方
の端子（図２の出力端子４１（ＯＵＴ））、Ｐチャネル
トランジスタ１１８のドレインに接続されている。容量
値切り替え回路１３３の他方の端子（図２の入力端子４
０（ＩＮ））はＧＮＤ端子１３２に接続されている。
８の一方の端子は電源端子１３１に接続され、抵抗素子
１０８の他方の端子はノードＡ１３４に接続されてい
る。ノードＡ１３４は容量値切り替え回路１３３の一方
の端子（図２の出力端子４１（ＯＵＴ））、Ｐチャネル
トランジスタ１１８のドレインに接続されている。容量
値切り替え回路１３３の他方の端子（図２の入力端子４
０（ＩＮ））はＧＮＤ端子１３２に接続されている。
【００５４】Ｐチャネルトランジスタ１１８のソースは
ＧＮＤ端子１３２に接続され、Ｐチャネルトランジスタ
１１８のゲートは入力端子１００（ＥＤＣ）に接続され
ている。抵抗素子１０９の一方の端子は電源端子１３１
に接続され、抵抗素子１０９の他方の端子は抵抗素子１
１０の一方の端子および容量素子１１１の一方の端子に
接続されている。抵抗素子１１０の他方の端子および容
量素子１１１の他方の端子はＧＮＤ端子１３２に接続さ
れている。
ＧＮＤ端子１３２に接続され、Ｐチャネルトランジスタ
１１８のゲートは入力端子１００（ＥＤＣ）に接続され
ている。抵抗素子１０９の一方の端子は電源端子１３１
に接続され、抵抗素子１０９の他方の端子は抵抗素子１
１０の一方の端子および容量素子１１１の一方の端子に
接続されている。抵抗素子１１０の他方の端子および容
量素子１１１の他方の端子はＧＮＤ端子１３２に接続さ
れている。
【００５５】Ｐチャネルトランジスタ１１９のソースお
よびＮチャネルトランジスタ１２５のソースはノードＡ
１３４に接続されている。Ｐチャネルトランジスタ１１
９のドレインおよびＮチャネルトランジスタ１２５のド
レインは容量素子１１２の一方の端子に接続されてい
る。Ｐチャネルトランジスタ１１９のゲートは入力端子
１０２（ＣＮＩ）に接続され、Ｎチャネルトランジスタ
１２５のゲートは入力端子１０３（ＣＰＩ）に接続され
ている。
よびＮチャネルトランジスタ１２５のソースはノードＡ
１３４に接続されている。Ｐチャネルトランジスタ１１
９のドレインおよびＮチャネルトランジスタ１２５のド
レインは容量素子１１２の一方の端子に接続されてい
る。Ｐチャネルトランジスタ１１９のゲートは入力端子
１０２（ＣＮＩ）に接続され、Ｎチャネルトランジスタ
１２５のゲートは入力端子１０３（ＣＰＩ）に接続され
ている。
【００５６】Ｐチャネルトランジスタ１２０のソースお
よびＮチャネルトランジスタ１２６のソースは抵抗素子
１０９の他方の端子に接続され、Ｐチャネルトランジス
タ１２０のドレインおよびＮチャネルトランジスタ１２
６のドレインは容量素子１１２の一方の端子に接続され
ている。Ｐチャネルトランジスタのゲートは入力端子１
０４（ＲＮＩ）に接続され、Ｎチャネルトランジスタの
ゲートは入力端子１０５（ＲＰＩ）に接続されている。
よびＮチャネルトランジスタ１２６のソースは抵抗素子
１０９の他方の端子に接続され、Ｐチャネルトランジス
タ１２０のドレインおよびＮチャネルトランジスタ１２
６のドレインは容量素子１１２の一方の端子に接続され
ている。Ｐチャネルトランジスタのゲートは入力端子１
０４（ＲＮＩ）に接続され、Ｎチャネルトランジスタの
ゲートは入力端子１０５（ＲＰＩ）に接続されている。
【００５７】Ｐチャネルトランジスタ１２１のソースお
よびＮチャネルトランジスタ１２７のソースは容量素子
１１２の他方の端子に接続され、Ｐチャネルトランジス
タ１２１のドレインおよびＮチャネルトランジスタ１２
７のドレインは容量素子１１３の一方の端子に接続され
ている。Ｐチャネルトランジスタ１２１のゲートは入力
端子１０６（ＨＮＩ）に接続され、Ｎチャネルトランジ
スタ１２７のゲートは入力端子１０７（ＨＰＩ）に接続
されている。インバータ１１４の入力端子は容量素子１
１２の他方の端子に接続され、インバータ１１４の出力
端子は容量素子１１３の一方の端子に接続されている。
よびＮチャネルトランジスタ１２７のソースは容量素子
１１２の他方の端子に接続され、Ｐチャネルトランジス
タ１２１のドレインおよびＮチャネルトランジスタ１２
７のドレインは容量素子１１３の一方の端子に接続され
ている。Ｐチャネルトランジスタ１２１のゲートは入力
端子１０６（ＨＮＩ）に接続され、Ｎチャネルトランジ
スタ１２７のゲートは入力端子１０７（ＨＰＩ）に接続
されている。インバータ１１４の入力端子は容量素子１
１２の他方の端子に接続され、インバータ１１４の出力
端子は容量素子１１３の一方の端子に接続されている。
【００５８】Ｐチャネルトランジスタ１２２のソースお
よびＮチャネルトランジスタ１２８のソースは容量素子
１１３の他方の端子に接続され、Ｐチャネルトランジス
タ１２２のドレインおよびＮチャネルトランジスタ１２
８のドレインはインバータ１１５の出力端子に接続され
ている。Ｐチャネルトランジスタ１２２のゲートは入力
端子１０６（ＨＮＩ）に接続され、Ｎチャネルトランジ
スタ１２８のゲートは入力端子１０７（ＨＰＩ）に接続
されている。インバータ１１５の入力端子は容量素子１
１３の他方の端子に接続されている。
よびＮチャネルトランジスタ１２８のソースは容量素子
１１３の他方の端子に接続され、Ｐチャネルトランジス
タ１２２のドレインおよびＮチャネルトランジスタ１２
８のドレインはインバータ１１５の出力端子に接続され
ている。Ｐチャネルトランジスタ１２２のゲートは入力
端子１０６（ＨＮＩ）に接続され、Ｎチャネルトランジ
スタ１２８のゲートは入力端子１０７（ＨＰＩ）に接続
されている。インバータ１１５の入力端子は容量素子１
１３の他方の端子に接続されている。
【００５９】Ｐチャネルトランジスタ１２３のソースお
よびＮチャネルトランジスタ１２９のソースはインバー
タ１１５の出力端子に接続されている。Ｐチャネルトラ
ンジスタ１２３のドレインおよびＮチャネルトランジス
タ１２９のドレインはインバータ１１６の入力端子に接
続されている。Ｐチャネルトランジスタ１２２のゲート
は入力端子１０２（ＣＮＩ）に接続され、Ｎチャネルト
ランジスタ１２９のゲートは入力端子１０３（ＣＰＩ）
に接続されている。
よびＮチャネルトランジスタ１２９のソースはインバー
タ１１５の出力端子に接続されている。Ｐチャネルトラ
ンジスタ１２３のドレインおよびＮチャネルトランジス
タ１２９のドレインはインバータ１１６の入力端子に接
続されている。Ｐチャネルトランジスタ１２２のゲート
は入力端子１０２（ＣＮＩ）に接続され、Ｎチャネルト
ランジスタ１２９のゲートは入力端子１０３（ＣＰＩ）
に接続されている。
【００６０】Ｐチャネルトランジスタ１２４のソースお
よびＮチャネルトランジスタ１３０のソースはインバー
タ１１６の入力端子に接続され、Ｐチャネルトランジス
タ１２４のドレインおよびＮチャネルトランジスタ１３
０のドレインは出力端子１０１（ＣＭＰＯＵＴ）に接続
されている。Ｐチャネルトランジスタ１２４のゲートは
入力端子１０３（ＣＰＩ）に接続され、Ｎチャネルトラ
ンジスタ１３０のゲートは入力端子１０２（ＣＮＩ）に
接続されている。インバータ１１７の入力端子はインバ
ータ１１６の出力端子に接続され、インバータ１１７の
出力端子は出力端子１０１（ＣＭＰＯＵＴ）に接続され
ている。
よびＮチャネルトランジスタ１３０のソースはインバー
タ１１６の入力端子に接続され、Ｐチャネルトランジス
タ１２４のドレインおよびＮチャネルトランジスタ１３
０のドレインは出力端子１０１（ＣＭＰＯＵＴ）に接続
されている。Ｐチャネルトランジスタ１２４のゲートは
入力端子１０３（ＣＰＩ）に接続され、Ｎチャネルトラ
ンジスタ１３０のゲートは入力端子１０２（ＣＮＩ）に
接続されている。インバータ１１７の入力端子はインバ
ータ１１６の出力端子に接続され、インバータ１１７の
出力端子は出力端子１０１（ＣＭＰＯＵＴ）に接続され
ている。
【００６１】次に動作について説明する。図６におい
て、容量値切り替え回路１３３の容量値の切り替えシー
ケンスは以下のとおりである。この場合、図２の容量素
子の容量値切り替え用端子は５端子あるので、時定数の
判定は５回行なう。容量値切り替え範囲をＣmax〜Ｃmin
とする場合、１回目は容量切り替え範囲の中心容量値
（Ｃmax−Ｃmin）／２に設定して時定数の大小を判断
し、２回目は（Ｃmax−Ｃmin）／２とＣmaxまたはＣmin
との中心容量値に設定して時定数の大小を判断し、以下
これを５回まで行なう。ここで、設定される容量値は正
確に（Ｃmax−Ｃmin）／２の値である必要はなく、Ｃ
maxとＣminとの間の適切な値であればよい。
て、容量値切り替え回路１３３の容量値の切り替えシー
ケンスは以下のとおりである。この場合、図２の容量素
子の容量値切り替え用端子は５端子あるので、時定数の
判定は５回行なう。容量値切り替え範囲をＣmax〜Ｃmin
とする場合、１回目は容量切り替え範囲の中心容量値
（Ｃmax−Ｃmin）／２に設定して時定数の大小を判断
し、２回目は（Ｃmax−Ｃmin）／２とＣmaxまたはＣmin
との中心容量値に設定して時定数の大小を判断し、以下
これを５回まで行なう。ここで、設定される容量値は正
確に（Ｃmax−Ｃmin）／２の値である必要はなく、Ｃ
maxとＣminとの間の適切な値であればよい。
【００６２】図２の容量素子６２〜６７の容量値を、例
えば、容量素子６２：５．５ｐＦ、容量素子６３：０．
２５ｐＦ、容量素子６４：０．５ｐＦ、容量素子６５：
１．０ｐＦ、容量素子６６：２．０ｐＦ、容量素子６
７：３．０ｐＦとする。
えば、容量素子６２：５．５ｐＦ、容量素子６３：０．
２５ｐＦ、容量素子６４：０．５ｐＦ、容量素子６５：
１．０ｐＦ、容量素子６６：２．０ｐＦ、容量素子６
７：３．０ｐＦとする。
【００６３】図６の時定数検出回路において、入力端子
１０６に入力される信号がＨ（入力端子１０７に入力さ
れる信号がＬ）でオフセットがキャンセルされ、入力端
子１０４に入力される信号がＨ（入力端子１０５に入力
される信号がＬ）で、比較する電圧（図６の抵抗素子１
０９とＰチャネルトランジスタ１２０の間の電圧）を図
６の容量素子１１２に充電し、入力端子１０２に入力さ
れる信号がＨ（入力端子１０３に入力される信号がＬ）
で比較動作が開始される。出力端子１０１から出力され
る信号は、ノードＡ１３４の電圧が容量素子１１２に充
電された比較する電圧（基準電圧）より高い場合には
Ｈ、ノードＡ１３４の電圧が容量素子１１２に充電され
た比較する電圧（基準電圧）より低い場合にはＬとな
る。容量切り替え時は、入力端子１０２に入力される信
号がＬ（入力端子１０３に入力される信号がＨ）、入力
端子１０４に入力される信号がＬ（入力端子１０５に入
力される信号がＨ）、入力端子１０６に入力される信号
はＬ（入力端子１０７に入力される信号がＨ）となる。
１０６に入力される信号がＨ（入力端子１０７に入力さ
れる信号がＬ）でオフセットがキャンセルされ、入力端
子１０４に入力される信号がＨ（入力端子１０５に入力
される信号がＬ）で、比較する電圧（図６の抵抗素子１
０９とＰチャネルトランジスタ１２０の間の電圧）を図
６の容量素子１１２に充電し、入力端子１０２に入力さ
れる信号がＨ（入力端子１０３に入力される信号がＬ）
で比較動作が開始される。出力端子１０１から出力され
る信号は、ノードＡ１３４の電圧が容量素子１１２に充
電された比較する電圧（基準電圧）より高い場合には
Ｈ、ノードＡ１３４の電圧が容量素子１１２に充電され
た比較する電圧（基準電圧）より低い場合にはＬとな
る。容量切り替え時は、入力端子１０２に入力される信
号がＬ（入力端子１０３に入力される信号がＨ）、入力
端子１０４に入力される信号がＬ（入力端子１０５に入
力される信号がＨ）、入力端子１０６に入力される信号
はＬ（入力端子１０７に入力される信号がＨ）となる。
【００６４】１回目の判定で選択され容量素子を例えば
容量素子６２と容量素子６７（５．５ｐＦ＋３．０ｐＦ
＝８．５ｐＦ）とする。そして、ノードＡ１３４の電圧
と基準電圧を比較した結果、ノードＡ１３４の電圧が基
準電圧より低く出力端子１０１から出力され信号がＬで
あるとする。
容量素子６２と容量素子６７（５．５ｐＦ＋３．０ｐＦ
＝８．５ｐＦ）とする。そして、ノードＡ１３４の電圧
と基準電圧を比較した結果、ノードＡ１３４の電圧が基
準電圧より低く出力端子１０１から出力され信号がＬで
あるとする。
【００６５】１回目の判定結果である出力端子１０１か
らの信号がＬなので、２回目の判定で選択される容量素
子が、容量素子６２と容量素子６５（５．５ｐＦ＋１．
０ｐＦ＝６．５ｐＦ）となる。そして、ノードＡ１３４
の電圧と基準電圧を比較した結果、ノードＡ１３４の電
圧が基準電圧より高く出力端子１０１から出力され信号
がＨであるとする。
らの信号がＬなので、２回目の判定で選択される容量素
子が、容量素子６２と容量素子６５（５．５ｐＦ＋１．
０ｐＦ＝６．５ｐＦ）となる。そして、ノードＡ１３４
の電圧と基準電圧を比較した結果、ノードＡ１３４の電
圧が基準電圧より高く出力端子１０１から出力され信号
がＨであるとする。
【００６６】２回目の判定結果である出力端子１０１か
らの信号がＨなので、３回目の判定で選択される容量素
子が、容量素子６２と容量素子６６（５．５ｐＦ＋２．
０ｐＦ＝７．５ｐＦ）となる。そして、ノードＡ１３４
の電圧と基準電圧を比較した結果、ノードＡ１３４の電
圧が基準電圧より低く出力端子１０１から出力され信号
がＬであるとする。
らの信号がＨなので、３回目の判定で選択される容量素
子が、容量素子６２と容量素子６６（５．５ｐＦ＋２．
０ｐＦ＝７．５ｐＦ）となる。そして、ノードＡ１３４
の電圧と基準電圧を比較した結果、ノードＡ１３４の電
圧が基準電圧より低く出力端子１０１から出力され信号
がＬであるとする。
【００６７】３回目の判定結果である出力端子１０１か
らの信号がＬなので、４回目の判定で選択される容量素
子が、容量素子６２、容量素子６４および容量素子６５
（５．５ｐＦ＋０．５ｐＦ＋１．０ｐＦ＝７．０ｐＦ）
となる。そして、ノードＡ１３４の電圧と基準電圧を比
較した結果、ノードＡ１３４の電圧が基準電圧より高く
出力端子１０１から出力され信号がＨであるとする。
らの信号がＬなので、４回目の判定で選択される容量素
子が、容量素子６２、容量素子６４および容量素子６５
（５．５ｐＦ＋０．５ｐＦ＋１．０ｐＦ＝７．０ｐＦ）
となる。そして、ノードＡ１３４の電圧と基準電圧を比
較した結果、ノードＡ１３４の電圧が基準電圧より高く
出力端子１０１から出力され信号がＨであるとする。
【００６８】４回目の判定結果である出力端子１０１か
らの信号がＨなので、５回目の判定で選択される容量素
子が、容量素子６２、容量素子６３、容量素子６４およ
び容量素子６５（５．５ｐＦ＋０．５ｐＦ＋１．０ｐＦ
＋０．２５ｐＦ＝７．２５ｐＦ）となる。
らの信号がＨなので、５回目の判定で選択される容量素
子が、容量素子６２、容量素子６３、容量素子６４およ
び容量素子６５（５．５ｐＦ＋０．５ｐＦ＋１．０ｐＦ
＋０．２５ｐＦ＝７．２５ｐＦ）となる。
【００６９】１回目〜５回目の判定は、図６の容量値切
り替え回路１３３内の選択された容量素子（図２）と図
６の抵抗素子１０８の時定数をもとに判断するので、図
６の容量値切り替え回路１３３内の選択された容量素子
の容量値は上述したように、変化して、最終的に７．２
５ｐＦとなり、抵抗値のずれ分−１０％を容量値を−１
０％に設定することにより補正している。
り替え回路１３３内の選択された容量素子（図２）と図
６の抵抗素子１０８の時定数をもとに判断するので、図
６の容量値切り替え回路１３３内の選択された容量素子
の容量値は上述したように、変化して、最終的に７．２
５ｐＦとなり、抵抗値のずれ分−１０％を容量値を−１
０％に設定することにより補正している。
【００７０】５回の判定の各々の判定結果（大小判定結
果）として出力される出力端子１０１（ＣＭＰＯＵＴ）
の出力を、外部の論理回路（ヒューズなど）にて５回記
憶して、その記憶したコードを図１のフィルタ回路の容
量素子の容量値切り替えコードとして使用することによ
り、カットオフ周波数ｆcを調整することができる。
果）として出力される出力端子１０１（ＣＭＰＯＵＴ）
の出力を、外部の論理回路（ヒューズなど）にて５回記
憶して、その記憶したコードを図１のフィルタ回路の容
量素子の容量値切り替えコードとして使用することによ
り、カットオフ周波数ｆcを調整することができる。
【００７１】以上のように、この実施の形態５によるフ
ィルタを搭載した半導体集積回路は、フィルタ３０を構
成する抵抗素子１２〜１７、容量素子２４〜２７および
オペアンプ６，７と、容量素子の容量値を変更する容量
値切り替え回路（図２）と、容量素子および抵抗素子の
時定数を検出する時定数検出回路（図６）とを有し、検
出された時定数に基づいて容量素子の容量値を変更する
ものである。
ィルタを搭載した半導体集積回路は、フィルタ３０を構
成する抵抗素子１２〜１７、容量素子２４〜２７および
オペアンプ６，７と、容量素子の容量値を変更する容量
値切り替え回路（図２）と、容量素子および抵抗素子の
時定数を検出する時定数検出回路（図６）とを有し、検
出された時定数に基づいて容量素子の容量値を変更する
ものである。
【００７２】以上のように、この実施の形態５によれ
ば、時定数検出回路を用いて時定数を検出するようにし
たので、カットオフ周波数のずれを容易に検出できる効
果が得られる。
ば、時定数検出回路を用いて時定数を検出するようにし
たので、カットオフ周波数のずれを容易に検出できる効
果が得られる。
【００７３】実施の形態６．図６の時定数検出回路で検
出した時定数情報を図１のフィルタ回路の容量素子の容
量値切り替えコードおよび図５の抵抗素子８１の抵抗値
切り替えコードに使用することにより、カットオフ周波
数ｆcと差動オペアンプのＧＢ積を最適値に調整するこ
とができる。
出した時定数情報を図１のフィルタ回路の容量素子の容
量値切り替えコードおよび図５の抵抗素子８１の抵抗値
切り替えコードに使用することにより、カットオフ周波
数ｆcと差動オペアンプのＧＢ積を最適値に調整するこ
とができる。
【００７４】以上のように、この実施の形態６によるフ
ィルタを搭載した半導体集積回路は、オペアンプのＧＢ
積を変更するオペアンプ用バイアス回路（図５）をさら
に有し、検出された時定数に基づいてＧＢ積を変更する
ものである。
ィルタを搭載した半導体集積回路は、オペアンプのＧＢ
積を変更するオペアンプ用バイアス回路（図５）をさら
に有し、検出された時定数に基づいてＧＢ積を変更する
ものである。
【００７５】以上のように、この実施の形態６によれ
ば、時定数検出回路を用いて時定数を検出するようにし
たので、カットオフ周波数のずれを容易に検出でき、検
出された時定数に応じて差動オペアンプのＧＢ積を調整
することができる効果が得られる。
ば、時定数検出回路を用いて時定数を検出するようにし
たので、カットオフ周波数のずれを容易に検出でき、検
出された時定数に応じて差動オペアンプのＧＢ積を調整
することができる効果が得られる。
【００７６】実施の形態７．実施の形態５において図６
にて時定数を検出する場合、ノードＡの寄生容量が時定
数の検出誤差となる。このため、極力寄生容量がつかな
いように容量値切り替え回路１３３の容量素子、Ｐチャ
ネルトランジスタ１１８，１１９、Ｎチャネルトランジ
スタ１２５および抵抗素子１０８の間の配線を短くし、
細くし、なおかつ、Ｐチャネルトランジスタ１１８，１
１９、Ｎチャネルトランジスタ１２５のＬサイズを細く
して、寄生容量を減らした。以上より、誤差の少ない時
定数検出回路を得ることができる。
にて時定数を検出する場合、ノードＡの寄生容量が時定
数の検出誤差となる。このため、極力寄生容量がつかな
いように容量値切り替え回路１３３の容量素子、Ｐチャ
ネルトランジスタ１１８，１１９、Ｎチャネルトランジ
スタ１２５および抵抗素子１０８の間の配線を短くし、
細くし、なおかつ、Ｐチャネルトランジスタ１１８，１
１９、Ｎチャネルトランジスタ１２５のＬサイズを細く
して、寄生容量を減らした。以上より、誤差の少ない時
定数検出回路を得ることができる。
【００７７】以上、この実施の形態７を実施の形態５の
時定数検出回路に適用するものとして説明したが、この
実施の形態７は後述する実施の形態９において時定数検
出回路に適用してもよい。
時定数検出回路に適用するものとして説明したが、この
実施の形態７は後述する実施の形態９において時定数検
出回路に適用してもよい。
【００７８】以上のように、この実施の形態７によるフ
ィルタを搭載した半導体集積回路は、時定数検出回路の
寄生容量を低減するように時定数検出回路を構成する容
量素子１１１〜１１３、抵抗素子１０８〜１１０および
トランジスタ１１８〜１３０間の配線が行なわれ、トラ
ンジスタの寸法が設定されているものである。
ィルタを搭載した半導体集積回路は、時定数検出回路の
寄生容量を低減するように時定数検出回路を構成する容
量素子１１１〜１１３、抵抗素子１０８〜１１０および
トランジスタ１１８〜１３０間の配線が行なわれ、トラ
ンジスタの寸法が設定されているものである。
【００７９】以上のように、この実施の形態７によれ
ば、容量素子、トランジスタおよび抵抗素子間の配線を
短くし、細くし、なおかつ、トランジスタのＬサイズを
細くして寄生容量を減らしたので、誤差の少ない時定数
検出回路を得ることができる効果が得られる。
ば、容量素子、トランジスタおよび抵抗素子間の配線を
短くし、細くし、なおかつ、トランジスタのＬサイズを
細くして寄生容量を減らしたので、誤差の少ない時定数
検出回路を得ることができる効果が得られる。
【００８０】実施の形態８．実施の形態６において、図
６にて時定数を検出する場合、ノードＡの寄生容量が時
定数の検出誤差となる。このため、極力寄生容量がつか
ないように、容量値切り替え回路１３３の容量素子、Ｐ
チャネルトランジスタ１１８，１１９、Ｎチャネルトラ
ンジスタ１２５および抵抗素子１０８の間の配線を短く
し、なおかつ、Ｐチャネルトランジスタ１１８，１１
９、Ｎチャネルトランジスタ１２５のＬサイズを細くし
て、寄生容量を減らした。以上より、誤差の少ない時定
数検出回路を得ることができる。
６にて時定数を検出する場合、ノードＡの寄生容量が時
定数の検出誤差となる。このため、極力寄生容量がつか
ないように、容量値切り替え回路１３３の容量素子、Ｐ
チャネルトランジスタ１１８，１１９、Ｎチャネルトラ
ンジスタ１２５および抵抗素子１０８の間の配線を短く
し、なおかつ、Ｐチャネルトランジスタ１１８，１１
９、Ｎチャネルトランジスタ１２５のＬサイズを細くし
て、寄生容量を減らした。以上より、誤差の少ない時定
数検出回路を得ることができる。
【００８１】以上、この実施の形態８を実施の形態６の
時定数検出回路に適用するものとして説明したが、この
実施の形態８は後述する実施の形態１０において時定数
検出回路に適用してもよい。
時定数検出回路に適用するものとして説明したが、この
実施の形態８は後述する実施の形態１０において時定数
検出回路に適用してもよい。
【００８２】以上のように、この実施の形態８によるフ
ィルタを搭載した半導体集積回路は、時定数検出回路の
寄生容量を低減するように時定数検出回路を構成する容
量素子１１１〜１１３、抵抗素子１０８〜１１０および
トランジスタ１１８〜１３０間の配線が行なわれ、トラ
ンジスタの寸法が設定されているものである。
ィルタを搭載した半導体集積回路は、時定数検出回路の
寄生容量を低減するように時定数検出回路を構成する容
量素子１１１〜１１３、抵抗素子１０８〜１１０および
トランジスタ１１８〜１３０間の配線が行なわれ、トラ
ンジスタの寸法が設定されているものである。
【００８３】以上のように、この実施の形態８によれ
ば、容量素子、トランジスタおよび抵抗素子間の配線を
短くし、細くし、なおかつ、トランジスタのＬサイズを
細くして寄生容量を減らしたので、誤差の少ない時定数
検出回路を得ることができる効果が得られる。
ば、容量素子、トランジスタおよび抵抗素子間の配線を
短くし、細くし、なおかつ、トランジスタのＬサイズを
細くして寄生容量を減らしたので、誤差の少ない時定数
検出回路を得ることができる効果が得られる。
【００８４】実施の形態９．実施の形態５において、図
６にて検出した時定数検出情報をヒューズに記憶させ
る。これは、時定数検出を出荷前テストのみ実施してヒ
ューズに記憶させることにより、実使用時に時定数検出
およびカットオフ周波数ｆc 調整、フィルタ回路を構成
する差動オペアンプのＧＢ積調整を実施する必要がな
く、実使用時の時定数検出にかかる時間を省略すること
ができる。
６にて検出した時定数検出情報をヒューズに記憶させ
る。これは、時定数検出を出荷前テストのみ実施してヒ
ューズに記憶させることにより、実使用時に時定数検出
およびカットオフ周波数ｆc 調整、フィルタ回路を構成
する差動オペアンプのＧＢ積調整を実施する必要がな
く、実使用時の時定数検出にかかる時間を省略すること
ができる。
【００８５】以上のように、この実施の形態９によるフ
ィルタを搭載した半導体集積回路は、時定数をヒューズ
に記憶させるものである。
ィルタを搭載した半導体集積回路は、時定数をヒューズ
に記憶させるものである。
【００８６】以上のように、この実施の形態９によれ
ば、時定数検出情報をヒューズに記憶させるようにした
ので、実使用時に時定数検出およびカットオフ周波数調
整、フィルタ回路を構成する差動オペアンプのＧＢ積調
整を実施する必要がなく、実使用時の時定数検出にかか
る時間を省略することができる効果が得られる。
ば、時定数検出情報をヒューズに記憶させるようにした
ので、実使用時に時定数検出およびカットオフ周波数調
整、フィルタ回路を構成する差動オペアンプのＧＢ積調
整を実施する必要がなく、実使用時の時定数検出にかか
る時間を省略することができる効果が得られる。
【００８７】実施の形態１０．実施の形態６において、
図６にて検出した時定数検出情報をヒューズに記憶させ
る。これは、時定数検出を出荷前テストのみ実施してヒ
ューズに記憶させることにより、実使用時に時定数検出
およびカットオフ周波数ｆc調整、フィルタ回路を構成
する差動オペアンプのＧＢ積調整を実施する必要がな
く、実使用時の時定数検出にかかる時間を省略すること
ができる。
図６にて検出した時定数検出情報をヒューズに記憶させ
る。これは、時定数検出を出荷前テストのみ実施してヒ
ューズに記憶させることにより、実使用時に時定数検出
およびカットオフ周波数ｆc調整、フィルタ回路を構成
する差動オペアンプのＧＢ積調整を実施する必要がな
く、実使用時の時定数検出にかかる時間を省略すること
ができる。
【００８８】以上のように、この実施の形態１０による
フィルタを搭載した半導体集積回路は、時定数をヒュー
ズに記憶させるものである。
フィルタを搭載した半導体集積回路は、時定数をヒュー
ズに記憶させるものである。
【００８９】以上のように、この実施の形態１０によれ
ば、時定数検出情報をヒューズに記憶させるようにした
ので、実使用時に時定数検出およびカットオフ周波数調
整、フィルタ回路を構成する差動オペアンプのＧＢ積調
整を実施する必要がなく、実使用時の時定数検出にかか
る時間を省略することができる効果が得られる。
ば、時定数検出情報をヒューズに記憶させるようにした
ので、実使用時に時定数検出およびカットオフ周波数調
整、フィルタ回路を構成する差動オペアンプのＧＢ積調
整を実施する必要がなく、実使用時の時定数検出にかか
る時間を省略することができる効果が得られる。
【００９０】
【発明の効果】以上のように、この発明によれば、容量
値切り替え回路を用いてフィルタを構成する容量素子の
容量値を変更するように構成し、かつ時定数検出回路を
用いて時定数を検出するようにしたので、カットオフ周
波数のずれを容易に検出してカットオフ周波数を調整す
ることができる効果がある。
値切り替え回路を用いてフィルタを構成する容量素子の
容量値を変更するように構成し、かつ時定数検出回路を
用いて時定数を検出するようにしたので、カットオフ周
波数のずれを容易に検出してカットオフ周波数を調整す
ることができる効果がある。
【００９１】この発明によれば、時定数検出回路を用い
て時定数を検出するようにしたので、カットオフ周波数
のずれを容易に検出でき、検出された時定数に応じて差
動オペアンプのＧＢ積を最適に調整して、フィルタを構
成する抵抗素子および容量素子の製造ばらつきがあって
も、容量素子の容量値を変更することによりカットオフ
周波数を調整することができる効果がある。
て時定数を検出するようにしたので、カットオフ周波数
のずれを容易に検出でき、検出された時定数に応じて差
動オペアンプのＧＢ積を最適に調整して、フィルタを構
成する抵抗素子および容量素子の製造ばらつきがあって
も、容量素子の容量値を変更することによりカットオフ
周波数を調整することができる効果がある。
【００９２】この発明によれば、時定数検出情報をヒュ
ーズに記憶させるようにしたので、実使用時に時定数検
出およびカットオフ周波数調整、フィルタ回路を構成す
る差動オペアンプのＧＢ積調整を実施する必要がなく、
実使用時の時定数検出にかかる時間を省略することがで
きる効果がある。
ーズに記憶させるようにしたので、実使用時に時定数検
出およびカットオフ周波数調整、フィルタ回路を構成す
る差動オペアンプのＧＢ積調整を実施する必要がなく、
実使用時の時定数検出にかかる時間を省略することがで
きる効果がある。
【００９３】この発明によれば、フィルタを構成する容
量素子の形状を長方形にしたので、容量素子の入力−出
力間抵抗を低減して、フィルタ特性のずれを防止できる
効果がある。
量素子の形状を長方形にしたので、容量素子の入力−出
力間抵抗を低減して、フィルタ特性のずれを防止できる
効果がある。
【００９４】この発明によれば、フィルタを構成する抵
抗素子を近傍に配置することにより、差動オペアンプ、
抵抗素子および容量素子の間を接続するための配線素子
を短くすることによって、配線素子に起因する抵抗値お
よび容量値をできるだけ少なくして、抵抗素子の抵抗値
と容量素子の容量値との比で決まるＱを所望の値にする
ことができる効果がある。
抗素子を近傍に配置することにより、差動オペアンプ、
抵抗素子および容量素子の間を接続するための配線素子
を短くすることによって、配線素子に起因する抵抗値お
よび容量値をできるだけ少なくして、抵抗素子の抵抗値
と容量素子の容量値との比で決まるＱを所望の値にする
ことができる効果がある。
【００９５】この発明によれば、容量素子、トランジス
タおよび抵抗素子間の配線を短くし、細くし、なおか
つ、トランジスタのＬサイズを細くして寄生容量を減ら
したので、誤差の少ない時定数検出回路を得ることがで
きる効果がある。
タおよび抵抗素子間の配線を短くし、細くし、なおか
つ、トランジスタのＬサイズを細くして寄生容量を減ら
したので、誤差の少ない時定数検出回路を得ることがで
きる効果がある。
【図１】 この発明の実施の形態１による５次バタワー
ス差動フィルタ回路を示す図である。
ス差動フィルタ回路を示す図である。
【図２】 この発明の実施の形態１による容量値を変更
するための容量値切り替え回路を示す図である。
するための容量値切り替え回路を示す図である。
【図３】 この発明の実施の形態２による容量値切り替
え回路のレイアウトを示す図である。
え回路のレイアウトを示す図である。
【図４】 この発明の実施の形態３によるフィルタ回路
のレイアウトを示す図である。
のレイアウトを示す図である。
【図５】 この発明の実施の形態４によるオペアンプ用
バイアス回路を示す図である。
バイアス回路を示す図である。
【図６】 この発明の実施の形態５による時定数検出回
路を示す図である。
路を示す図である。
【図７】 従来のフィルタを搭載した半導体集積回路を
示す図である。
示す図である。
１，２ 入力端子、３，４ 出力端子、５ 入力端子、
６，７ 差動オペアンプ、８〜２１ 抵抗素子、２２〜
２９ 容量素子、３０，３１ ２次フィルタ、４０ 入
力端子、４１ 出力端子、４２〜４６ 容量切り替え用
入力端子、４７〜５１ インバータ、５２〜５６ Ｐチ
ャネルトランジスタ、５７〜６１ Ｎチャネルトランジ
スタ、６２〜６７ 容量素子、８０ 出力端子、８１〜
８３ 抵抗素子、８４〜８７ Ｐチャネルトランジス
タ、８８，８９ Ｎチャネルトランジスタ、９０ Ｎチ
ャネルトランジスタ、９１ 容量素子、９３ 電源端
子、９４ ＧＮＤ端子、１００ 入力端子、１０１ 出
力端子、１０２〜１０７ 入力端子、１０８〜１１０
抵抗素子、１１１〜１１３ 容量素子、１１４〜１１７
インバータ、１１８〜１２４ Ｐチャネルトランジス
タ、１２５〜１３０ Ｎチャネルトランジスタ、１３１
電源端子、１３２ ＧＮＤ端子、１３３ 容量値切り
替え回路、１３４ ノードＡ、２０１ 差動オペアン
プ、２０２，２０３抵抗素子、２０４ 容量素子。
６，７ 差動オペアンプ、８〜２１ 抵抗素子、２２〜
２９ 容量素子、３０，３１ ２次フィルタ、４０ 入
力端子、４１ 出力端子、４２〜４６ 容量切り替え用
入力端子、４７〜５１ インバータ、５２〜５６ Ｐチ
ャネルトランジスタ、５７〜６１ Ｎチャネルトランジ
スタ、６２〜６７ 容量素子、８０ 出力端子、８１〜
８３ 抵抗素子、８４〜８７ Ｐチャネルトランジス
タ、８８，８９ Ｎチャネルトランジスタ、９０ Ｎチ
ャネルトランジスタ、９１ 容量素子、９３ 電源端
子、９４ ＧＮＤ端子、１００ 入力端子、１０１ 出
力端子、１０２〜１０７ 入力端子、１０８〜１１０
抵抗素子、１１１〜１１３ 容量素子、１１４〜１１７
インバータ、１１８〜１２４ Ｐチャネルトランジス
タ、１２５〜１３０ Ｎチャネルトランジスタ、１３１
電源端子、１３２ ＧＮＤ端子、１３３ 容量値切り
替え回路、１３４ ノードＡ、２０１ 差動オペアン
プ、２０２，２０３抵抗素子、２０４ 容量素子。
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フロントページの続き
Ｆターム(参考） 5F038 AC20 AV10 AV15 DF01 DF17
EZ08 EZ20
5J098 AA03 AA11 AA15 AB02 AB03
AB11 AB32 AC02 AC18 AD18
Claims (10)
- 【請求項１】 フィルタを構成する抵抗素子、容量素子
およびオペアンプと、 上記容量素子の容量値を変更する容量値切り替え回路
と、 上記容量素子および上記抵抗素子の時定数を検出する時
定数検出回路とを有し、 検出された上記時定数に基づいて上記容量素子の上記容
量値を変更することを特徴とするフィルタを搭載した半
導体集積回路。 - 【請求項２】 オペアンプのＧＢ積を変更するオペアン
プ用バイアス回路をさらに有し、 検出された時定数に基づいて上記ＧＢ積を変更すること
を特徴とする請求項１記載のフィルタを搭載した半導体
集積回路。 - 【請求項３】 時定数をヒューズに記憶させることを特
徴とする請求項１記載のフィルタを搭載した半導体集積
回路。 - 【請求項４】 時定数をヒューズに記憶させることを特
徴とする請求項２記載のフィルタを搭載した半導体集積
回路。 - 【請求項５】 容量素子が長方形のレイアウトを有する
ことを特徴とする請求項３記載のフィルタを搭載した半
導体集積回路。 - 【請求項６】 容量素子が長方形のレイアウトを有する
ことを特徴とする請求項４記載のフィルタを搭載した半
導体集積回路。 - 【請求項７】 抵抗素子の配置をフィルタの特性を考慮
した配置としたことを特徴とする請求項３記載のフィル
タを搭載した半導体集積回路。 - 【請求項８】 抵抗素子の配置をフィルタの特性を考慮
した配置としたことを特徴とする請求項４記載のフィル
タを搭載した半導体集積回路。 - 【請求項９】 時定数検出回路の寄生容量を低減するよ
うに上記時定数検出回路を構成する容量素子、抵抗素子
およびトランジスタ間の配線が行なわれ、上記トランジ
スタの寸法が設定されていることを特徴とする請求項３
記載のフィルタを搭載した半導体集積回路。 - 【請求項１０】 時定数検出回路の寄生容量を低減する
ように上記時定数検出回路を構成する容量素子、抵抗素
子およびトランジスタ間の配線が行なわれ、上記トラン
ジスタの寸法が設定されていることを特徴とする請求項
４記載のフィルタを搭載した半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002060818A JP2003258604A (ja) | 2002-03-06 | 2002-03-06 | フィルタを搭載した半導体集積回路 |
| US10/216,728 US6670846B2 (en) | 2002-03-06 | 2002-08-13 | Semiconductor integrated circuit including a filter with adjustable cut-off frequency |
| DE10251093A DE10251093A1 (de) | 2002-03-06 | 2002-11-04 | Mit Filter ausgestattete integrierte Halbleiterschaltung |
| KR10-2002-0068031A KR100486989B1 (ko) | 2002-03-06 | 2002-11-05 | 필터를 탑재한 반도체 집적 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002060818A JP2003258604A (ja) | 2002-03-06 | 2002-03-06 | フィルタを搭載した半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003258604A true JP2003258604A (ja) | 2003-09-12 |
Family
ID=27784819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002060818A Pending JP2003258604A (ja) | 2002-03-06 | 2002-03-06 | フィルタを搭載した半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6670846B2 (ja) |
| JP (1) | JP2003258604A (ja) |
| KR (1) | KR100486989B1 (ja) |
| DE (1) | DE10251093A1 (ja) |
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| JP2008177958A (ja) * | 2007-01-19 | 2008-07-31 | Fujitsu Ltd | 半導体集積回路 |
| JP2012119835A (ja) * | 2010-11-30 | 2012-06-21 | Asahi Kasei Electronics Co Ltd | アクティブフィルタ |
| JP5093224B2 (ja) * | 2007-03-15 | 2012-12-12 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
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| JP4159935B2 (ja) * | 2003-03-25 | 2008-10-01 | 三菱電機株式会社 | オフセット補償回路と、それを用いたオフセット補償機能付駆動回路および液晶表示装置 |
| US6903602B2 (en) * | 2003-09-08 | 2005-06-07 | Texas Instruments Incorporated | Calibrated fully differential RC filter |
| GB2424806A (en) * | 2005-03-31 | 2006-10-04 | Renesas Tech Corp | Calibration of string of filters and amplifiers in QAM receiver whose delay is tested against target to decide adjustment of filter capacitance |
| DE102006005778A1 (de) * | 2006-02-03 | 2007-08-16 | Atmel Germany Gmbh | Verfahren und Schaltung zum Ableichen eines RC-Gliedes |
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| US8120417B2 (en) * | 2009-07-20 | 2012-02-21 | Texas Instruments Incorporated | Transfer-function control in an active filter |
| US9729126B2 (en) * | 2015-10-28 | 2017-08-08 | Futurewei Technologies, Inc. | Method and implementation for accurate gain-bandwidth product tuning |
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|---|---|---|---|---|
| EP0191529B1 (en) | 1985-02-13 | 1991-11-27 | Philips Electronics Uk Limited | Electrical filter |
| JPS6351664A (ja) | 1986-08-21 | 1988-03-04 | Sony Corp | 半導体装置の製造方法 |
| IT1208875B (it) | 1987-04-17 | 1989-07-10 | Cselt Centro Studi Lab Telecom | Circuito per il controllo automatico del prodotto guadagno banda di amplificatori operazionali |
| JP2715770B2 (ja) | 1991-12-26 | 1998-02-18 | 日本電気株式会社 | 時定数検出回路及び時定数調整回路 |
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| US6060935A (en) * | 1997-10-10 | 2000-05-09 | Lucent Technologies Inc. | Continuous time capacitor-tuner integrator |
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| US6424209B1 (en) * | 2000-02-18 | 2002-07-23 | Lattice Semiconductor Corporation | Integrated programmable continuous time filter with programmable capacitor arrays |
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| US6452443B1 (en) * | 2001-08-08 | 2002-09-17 | Young Chang Company Limited | Stable, low-noise bimodal audio filter circuit |
| DE10156027B4 (de) * | 2001-11-15 | 2012-02-09 | Globalfoundries Inc. | Abgleichbare Filterschaltung |
-
2002
- 2002-03-06 JP JP2002060818A patent/JP2003258604A/ja active Pending
- 2002-08-13 US US10/216,728 patent/US6670846B2/en not_active Expired - Fee Related
- 2002-11-04 DE DE10251093A patent/DE10251093A1/de not_active Withdrawn
- 2002-11-05 KR KR10-2002-0068031A patent/KR100486989B1/ko not_active Expired - Fee Related
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| Publication number | Publication date |
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| KR20030074090A (ko) | 2003-09-19 |
| KR100486989B1 (ko) | 2005-05-03 |
| US20030169101A1 (en) | 2003-09-11 |
| DE10251093A1 (de) | 2003-11-27 |
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