JP2005340461A - 半導体集積回路装置 - Google Patents

Abstract

【課題】 製造ばらつきによる動作不安定、ノイズ耐性の低下、ラッチアップ耐量の低下、といった問題点を解決する半導体集積回路装置を提供する。
【解決手段】 基本セル２０は、ＰＭＯＳバックゲート用Ｎ型拡散３０とゲート電極３１，３３とＰ型トランジスタ３２、Ｎ型トランジスタ３４及び基板用Ｐ型拡散３５からなる。この基本セル２０を行方向および列方向に複数配列し、コンタクト孔２２と１層メタル２３によって、バッファ回路２１の周辺を基本セル２０で囲うようゲートアレイを構成し、且つ同様にコンタクト孔２２と１層メタル２３によってバッファ回路２１およびバッファ回路２１を囲うゲートアレイ状に配置された基本セル２０のＰＭＯＳのＮウエルを電源電位に、ＮＭＯＳのサブストレートを接地電位に接続する。
【選択図】 図１

Description

本発明は、半導体集積回路装置に関し、特にエンベッディドアレイ方式の半導体集積回路装置に関するものである。

半導体装置のレイアウト開発手法として、スタンダードセルから構成されるソフトマクロレイアウト部と、メモリやＩＯセルと、ＣＰＵなどのハードマクロレイアウト部とをそれぞれブロック化してブロック同士を接続し、ＬＳＩチップを開発する階層レイアウト開発手法がある。図６は、従来技術における階層レイアウトの一例を示す説明図である。図６のような階層レイアウトにおいては、各ハードマクロブロック１ａ、１ｂ、１ｃ、１ｄ（Ｉ／Ｏセル）とソフトマクロブロック２を配線によって接続し、信号線４のタイミング検証を行い、タイミングを満たさないパスに関してはバッファ回路３を挿入するが、通常このバッファ回路３は、ソフトマクロブロック２の中に配置される。

一方、他信号のノイズの影響を回避したり、複雑に回り込む配線を回避したりする場合には、図６に示すように、例えば、ＩＯセル１ｄとハードマクロブロック１ｃを接続するバッファ回路３をソフトマクロブロック外部に任意に配置したい場合がある。このように、クリティカルパスに対する最適なバッファ回路の挿入手法が開示されている（例えば、特許文献１参照）。

図７は、上記従来技術で開示されているバッファ回路挿入方法の例を示す説明図である。図７に示すバッファ回路挿入手法は、例えば、ＩＯセル１ｄとハードマクロブロック１ｃを接続する場合、１ｄと１ｃ間の遅延パラメータと、１ｄと１ｃの間の配線（配線長Ｌ）による遅延量とを計算し、遅延量が最適になるように配線をＬとＬ−Ｌ１に分割しバッファ回路３を挿入する、というものである。

しかし、この手法では、図８に示すように、ＩＯセル１ｄとハードマクロブロック１ｆとを挿入バッファ３ａで接続する際に、挿入バッファ３ａが広いフィールド上に孤立して置かれることがある。この場合、レイアウト依存の製造ばらつきによる回路特性の変動、ノイズによる信頼性低下などが発生し易くなる。

製造ばらつきの要因のひとつにローディング効果がある。ローディング効果とは、パターンの仕上り幅が、パターンの疎密度によって変動する現象のことである。図９のトランジスタＭ１，Ｍ２，Ｍ３を例に説明する。図９には、ウエル層及び注入層は図示していない。ここで、トランジスタＭ１，Ｍ２，Ｍ３のゲート長のレイアウト寸法は、等しくＬとしている。図９（ａ）のようにトランジスタＭ１のポリシリコンゲートとトランジスタＭ２のポリシリコンゲートの間、およびトランジスタＭ２のポリシリコンゲートとトランジスタＭ３のポリシリコンゲートの間に光の回折が発生する。光の回折の結果、ポリシリコンゲートをパターンニングするためにポリシリコンゲートの上部に塗布されたレジストがレイアウト寸法より細くなる。この状態を図９（ｂ）に示している。図９（ｂ）では説明のためにレジストとポリシリコンゲートの大きさを異なって図示しているが、最終的にはポリシリコンゲートはレジストと同様のサイズになる。

図９（ｂ）に示したように、レイアウト寸法と仕上がり寸法の差分をａとすると、トランジスタＭ２のゲートポリシリコンは、トランジスタＭ１とトランジスタＭ２のゲートポリシリコンの両方の光の回折を受けるため、ゲート長がＬ−２ａとなる。一方、トランジスタＭ１は、トランジスタＭ２のみの、トランジスタＭ３は、トランジスタＭ２のみの光の回折を受けるため、共にゲート長はＬ−ａとなる。これによりレイアウト時は同一だったゲートポリシリコンが仕上がり時には異なったサイズになり、特性ばらつきの原因となる。

これらのレイアウト上の製造ばらつきの課題を解決するために、ダミーパターンの挿入が行なわれる。図９（ｃ）にダミーパターンを挿入した一例を示す。図９（ｃ）のようにトランジスタの周辺にダミーパターンを挿入することにより、光の回折を一様にしトランジスタＭ１，Ｍ２、Ｍ３のゲートポリシリコンの仕上がり寸法を同一にすることが可能になる。

ダミーパターンを挿入することは、ウエハー面の平坦化という目的もある。図１０を例に説明する。

図１０ではウエル層、拡散層等の図示は省略している。図１０（ａ）のようにポリシリコンゲート１とポリシリコンゲート２が離れて配置されているときに、ウエハー面の研磨を行なうと、酸化膜の厚さのターゲットとして酸化膜の厚さをＤ１としたにもかかわらず、広い範囲においてポリシリコンの存在しない部分においては過研磨となってしまい酸化膜厚がＤ２になってしまうことがある。そこで、図１０（ｂ）のように、広い範囲においてポリシリコンゲートが存在しない領域にはダミーパターンを挿入し、過研磨を防止することによって、酸化膜表面の平坦化を行なえるようになる。図９、図１０においては、ポリシリコンにおけるローディング効果、平坦化について図示しているが、メタル配線においても同じ事が言える。

上述したように、ローディング効果の防止および酸化膜表面の平坦化のためにダミーパターン挿入が行なわれる。ダミーパターンが、図８のように広いフィールド上に孤立して配置するバッファ回路３ａの周辺に挿入された場合、レイアウトに依存した製造ばらつきは回避できるが、単にダミーパターンを挿入しただけでは、ノイズに弱いという欠点がある。特に、図８の場合に、ＩＯセルの近くに孤立したバッファ回路３ａを配置すると、ＬＳＩ外部からＰＡＤに対して進入するノイズによって動作不安定、ＥＳＤ（Ｅｌｅｃｔｒｉｃ Ｓｕｒｇｅ Ｄｅｖｉｃｅ）、ラッチアップ等による信頼性低下を引き起こし易い。

ノイズ、ＥＳＤ及びラッチアップについて図１１を例に説明する。

まず、図１１（ａ）を例にノイズの影響について説明する。

図１１（ａ）は、信号線７と信号線８の間にダミーパターン６が設置され、酸化膜で絶縁されている状態を示す図である。この場合、信号線７とダミーパターン（ダミーメタル）６は、容量９により、信号線８とダミーメタル６は、容量１０により、容量結合で接続される。このとき、ダミーメタル６は、どの信号線、電源線、接地線にも接続されていないため、信号線７に大きなノイズがのると容量９と容量１０の電圧が変動し、信号線８へノイズとして干渉することになる。

次に、図１１（ｂ）を用いて、ＥＳＤについて説明する。図１１（ｂ）は、ノイズ源１１がバッファ回路１２と接続され、バッファ回路１３が、ノイズ源１１および回路１２と未接続接続である状態を示している。ノイズ源１１は、図８に示すＰＡＤ５に相当する。このような状態で、ノイズのレベルが大きい場合、バッファ回路１２が破壊されやすいが、ノイズの大きさやレイアウトによっては、酸化膜で絶縁されているバッファ回路１３も破壊に至ることがある。これは絶縁膜がノイズを遮断しきれずに回路部の弱い材質部分が破壊に至るからである。

次に、図１１（ｃ）を例にラッチアップについて説明する。図１１（ｃ）は、ＣＭＯＳプロセスの断面図、図１１（ｄ）は、その等価回路を示している。図に示すようにＣＭＯＳプロセスではＭＯＳトランジスタ以外に構造的な寄生素子、寄生バイポーラトランジスタＱ１，Ｑ２と寄生抵抗Ｒ１，Ｒ２が存在している。寄生抵抗Ｒ１は、Ｎウエルの抵抗成分であり、Ｒ２はＰ基板の抵抗成分である。

ここで、Ｎウエルに大きな電流が流れた場合、Ｒ１に電圧降下が生じＱ１がオンする。Ｑ１がオンするとＲ２にも電流が流れＱ２がオンし、電源グランド間にサイリスタが構成されることになり、大電流が流れデバイスの破壊に至る。同様に、Ｐ基板に大きな電流が流れた場合、Ｒ２に電圧降下が生じＱ２がオンする。Ｑ２がオンするとＲ１にも電流が流れＱ１がオンし、電源グランド間にサイリスタが構成されることになり、大電流が流れデバイスの破壊に至る。このようにしてラッチアップが発生する。Ｒ１、Ｒ２に電流が流れる原因は、主にサブストレートへ流入するノイズである。

図１１（ａ）の問題点の解決策としてダミーパターン６を電源または接地電位に接続し電位を固定するものがある。これにより信号線８は、容量１０の電圧が信号線７に依存しなくなる為、ノイズの影響を受けなくなる。このようにしてダミーパターンによって信号線をシールドすることができる。図１１（ｂ）もバファ回路１３の周辺にダミーパターンを配置することで、それぞれのダミーパターン間に容量結合が構成されることになり、これらの容量でノイズを吸収できるようになる。

図１１（ｃ）に示したラッチアップ発生への対策として、寄生抵抗Ｒ１，Ｒ２の抵抗値を下げることができる。そのためには、Ｎウエル、Ｐ基板の局所的な電圧を安定させるために、電源に接続されるＮウエル上のＮ拡散の面積および接地電位に接続されるＰ基板上のＰ拡散の面積をそれぞれ十分に広くレイアウトする必要がある。また、デバイスが構造的にラッチアップフリーになっているものがあり、ラッチアップ対策として挙げられている。

ラッチアップフリー構造のデバイスのひとつにＮＭＯＳトランジスタのディープＮウエル構造がある。図１２にディープＮウエルの構造を示す。図１２に示したようにディープＮウエルをＮＭＯＳトランジスタに使用すると、ＮＭＯＳトランジスタはＰウエルをサブストレートとし、ＮウエルおよびディープＮウエルに囲まれるため、電源グランド間においてサイリスタが構成されない。このためラッチアップフリーになる。

図１１（ａ）、（ｂ）に示したノイズの影響を除去する解決手段として、ダミーパターン６を電源電位、接地電位、他の信号線電位のいずれかに導通させ、ノイズ低減を計る技術がある（特許文献２参照）。図１３に、特許文献２で開示されているダミーパターン挿入方法の従来例を示す。

図１３に示す従来例は、信号配線１８の近傍にポリシリコンもしくはメタル層のダミーパターン１４，１５を任意に配置し、それぞれの接続部１６，１７によって、ダミーパターン１４，１５を電源、グランド、もしくは他の信号線電位に接続し、信号配線１８をシールドすることによって、信号配線１８のノイズを低減するものである。この従来例を図８に示すバッファ回路３ａの周辺に採用することでバッファ挿入場所に関わらず、信号動作の安定化を図ることが可能になる。
特開平９−１７８７５号公報 特開２００１−３５８５３号公報

しかしながら、図１３に示す従来例を図８に示したバッファ回路３ａに周辺に採用しても、Ｐ基板電位、Ｎウエル電位を安定させることはできないため、図１１（ｃ）に示したラッチアップ耐量を増加することはできないという欠点がある。

また、従来例におけるバッファ回路の挿入方法には以下の問題点もある。バッファ回路挿入の位置によって、製造ばらつきとノイズによる回路特性の変動が生じ、信頼性が低下する構成になることがある。

そこで、本発明は、上記問題点に鑑み、広いフィールド上にバッファ回路を配置したい場合、製造ばらつきに対する対策を施しつつ、ノイズに耐性の強い構成を実現する半導体集積回路装置を提供することを目的としている。

本発明に係る半導体集積回路装置は、上述した課題を解決するため、以下の特徴点を備えている。

本発明に係る半導体集積回路装置は、Ｎチャネル型ＭＯＳトランジスタおよびＰチャネル型ＭＯＳトランジスタを有する基本セルを行方向および列方向に複数配置したゲートアレイを備え、前記ゲートアレイは、それぞれ前記基本セルをベースとする論理を構成するセルとダミーセルとから構成され、前記論理を構成するセルが前記バッファ回路であり、該バッファ回路の周辺に前記ダミーセルを配置したことを特徴とする。

本発明に係る半導体集積回路装置は、前記ダミーセルが有するＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタ上に、電源電位および接地電位に接続されるメタル層を構成することを特徴とする。

本発明に係る半導体集積回路装置は、前記基本セルと同じ大きさであり、Ｐサブストレートを接地電位に接続するためのＰ拡散およびＮウエルを電源電位に接続させるためのＮ拡散によってそれぞれ構成されるガードリングセルを前記バッファ回路周辺に配置することを特徴とする。

本発明に係る半導体集積回路装置は、前記ゲートアレイが有するＮチャネル型ＭＯＳトランジスタにディープＮウエルを形成することを特徴とする。

本発明によれば、バッファ回路の周辺にゲートアレイを構成するダミーセルを配置して製造ばらつきを無くし、バッファ回路の安定動作を実現することが可能である。

上記構成からなるゲートアレイを挿入することによって、バッファ回路がノイズにより動作が不安定となり、信頼性が低下するという欠点を克服し、ノイズ対策を施した高信頼性を有するバッファ回路を実現することができる。

本発明によれば、ダミーセル上のメタルが、バッファ回路のメタル配線に対してシールドの効果をもたらせるため、ノイズをさらに低減することが可能である。

従って、バッファ回路のメタル配線のローディング効果による製造バラツキを低減と、バッファ回路のメタル配線に対するシールドの効果によるノイズの低減とを効果的に行うことができる。

本発明によれば、このようにバッファ回路、ダミーセル、コンタクト孔及びメタル配線層の周囲にディープＮウエル構造を形成することにより、ＮＭＯＳトランジスタのサブストレートであるＰウエルがＰ基板と分離される為、完全にラッチアップフリーになり高信頼性を実現可能になる。

以下、本発明に係る半導体集積回路装置の実施形態を添付図面を参照して説明する。

図中、同一の符号を付した部分は同一物を表わす。

（第１の実施形態）
図１（ａ）は、本発明に係る第１の実施形態の半導体集積回路装置におけるマクロブロックと、他のマクロブロックとを接続する際に挿入するバッファ回路を含むゲートアレイのレイアウト図である。また、（ｂ）は、（ａ）に対応する等価回路図である。

ゲートアレイは、以下に説明するダミーセル２０、バファ回路２１、コンタクト孔２２及び１層メタル２３から構成されている。

ここで、ダミーセル２０及びバッファ回路２１は、Ｎチャネル型ＭＯＳトランジスタおよびＰチャネル型ＭＯＳトランジスタを有する基本構造を有するセルからなり、この基本構造を有するセルを以下、基本セル１９と呼ぶ。

なお、図１（ａ）に示す配線層、層間接続孔、基本セルの配置等の構成は、一例を示すものである。

以下に、基本セルを用いたゲートアレイの構成について説明する。

図２（ａ）は、ゲートアレイの基本セルを説明する説明図である。また、図（ｂ）は（ａ）の等価回路図である。図２に示すように、基本セル１９は、ＰＭＯＳバックゲート用Ｎ型拡散３０とゲート電極３１，３３とＰ型トランジスタ３２、Ｎ型トランジスタ３４及び基板用Ｐ型拡散３５からなる。この基本セル１９を図１に示すように行方向および列方向に複数配列し、コンタクト孔２２と１層メタル２３によって、バッファ回路２１の周辺を基本セル２０で囲うようアレイを構成する。このように構成されたアレイにおいて、コンタクト孔２２と１層メタル２３によって、バッファ回路２１およびバッファ回路２１を囲うアレイ状に配置された基本セルを用いたダミー２０のＰＭＯＳのＮウエルを電源電位に、ＮＭＯＳのサブストレートを接地電位に接続する。

上述した構成にすることにより、バッファ回路２１と同じ寸法のポリシリコンゲートであるダミーセル２０がバッファ回路２１を囲うように複数配列されるために、バッファ回路２１は、ローディング効果による製造ばらつきが無くなる。さらに、ダミーセル２０のＰＭＯＳ，ＮＭＯＳそれぞれのサブストレートを電源、グランドに接続することによって、バッファ回路２１の周辺の基板電位がより安定し、基板を通して混入するノイズ対策、とりわけラッチアップ耐量を増加させることができる。

したがって、図１１ではポリシリコンまたは配線層をダミーパターンとして使用するとしているため、ＰＭＯＳ、ＮＭＯＳトランジスタのサブストレート電位を十分に安定させることはできないという欠点を持つ一方、図１に示した構成は、ゲートアレイの基本セル１９をダミーセル２０として使用して、ダミーパターンを配置して製造ばらつきを無くし、安定動作を実現することが可能である。

また、図１に示した構成は、図６で示したようなバッファ回路挿入方法ではバッファ回路３を挿入してもノイズにより動作が不安定となり、信頼性が低下するという欠点を克服し、ノイズ対策による高信頼性を実現することができる。

（第２の実施形態）
図３は、図１に示したダミーセルのトランジスタ上にメタル配線し、電源、グランド線と接続した構成図である。

本実施形態では、ダミーセル２０のトランジスタ上にメタル配線を行い、ＰＭＯＳのＮウェルを電源電位に、ＮＭＯＳのサブストレートを接地電位に接続したものである。

本実施形態における構成によれば、第１の実施形態で説明したのと同様にバッファ回路２１のメタル配線のローディング効果による製造バラツキを低減することができる。

更に、ダミーセル２０上のメタルは、バッファ回路２１のメタル配線に対してシールドの効果をもたらせるためノイズをさらに低減することが可能である。

このように、図１１で示したダミーメタルを電源、グランド線に接続しノイズを低減する方法（特許文献２参照）と同じであるが、レイアウト構成方法が異なる。また、図１０ではダミーメタルは、基板とは接続されない点で異なる。

従って、本実施形態では、バッファ回路２１のメタル配線のローディング効果による製造バラツキの低減と、バッファ回路２１のメタル配線に対するシールドの効果によるノイズの低減とを効果的に行うことができる。

（第３の実施形態）
図４（ａ）は、図４に示した第２の実施形態において配置したバッファ回路とダミーセルにより構成したゲートアレイの外周にガードリングセルを配置する構成を示した構成図である。図４（ａ）におけるガードリングセル１，２，３は、それぞれ図４（ｂ）に示すガードリングセル４０，４０ａ，（ｃ）に示すガードリングセル４１、４１ａ，及び（ｄ）示すガードリングセル４２，４２ａに対応する。

また、図４（ｂ），（ｃ），（ｄ）それぞれに示す４０、４１及び４２と４０ａ、４１ａ及び４２ａは、それぞれが（ａ）に示すように接続されて配置される。

図４（ｅ）は、バッファ回路とダミーセルをガードリングセルで囲う構成を示す構成図である。

図４（ｂ）（ｃ）（ｄ）中のガードリングセル４０、４１及び４２と４０ａ、４１ａ及び４２ａは、Ｐ拡散またはＮ拡散である。Ｎ拡散の場合、周辺にＮウエルを構成し、コンタクト孔と１層メタルにより電源電位に接続し、Ｐ拡散の場合、同様にコンタクト孔と１層メタルによりグランドに接続する。図４においては注入層，コンタクト孔，メタル層は図示を省略している。

本実施形態では、上述した実施形態で説明したのと同様にバッファ回路２０のメタル配線のローディング効果による製造バラツキを低減と、バッファ回路２１のメタル配線に対するシールドの効果によるノイズの低減とを効果的に行うことができる。

特に、ガードリングセルをバッファ回路２１とダミーセル２０を囲うように配置することにより、バッファ回路２１およびバッファ回路２１の基板電位が安定し且つＩＯバッファ、マクロ等の他の回路ブロックからのノイズを低減することが可能になる。

（第４の実施形態）
図５は、第３の実施形態においてディープＮウエルを付加した構成図である。なお。図５においては、コンタクト孔、メタル配線層は図示を省略している。

本実施形態では、バッファ回路２１、ダミーセル２０、コンタクト孔及びメタル配線層の周囲にディープＮウエルを形成したものである。本実施形態についても上記実施形態で説明したのと同様の効果を有する。特に、このようにバッファ回路２１、ダミーセル２０、コンタクト孔及びメタル配線層の周囲にディープＮウエル構造を形成すると、レイアウトサイズはデザインルールに依存した分だけ大きくなるが、ＮＭＯＳトランジスタのサブストレートであるＰウエルがＰ基板と分離される為、完全にラッチアップフリーになり高信頼性を実現可能になる。

尚、本発明に係る半導体集積回路装置は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

（ａ）は、本発明に係る第１の実施形態の半導体集積回路装置におけるバッファ回路のゲートアレイのレイアウト図である。また、（ｂ）は、（ａ）に対応する等価回路図である。 （ａ）は、ゲートアレイの基本セルを説明する図である。（ｂ）は、基本セルの等価回路図である。 図１に示したダミーセルとしても用いた基本セルのトランジスタ上にメタル配線し、電源、グランド線と接続した構成図である。 （ａ）は、バッファ回路と基本セルを構成したゲートアレイの外周にガードリングセルを配置する構成を示した構成図である。（ｂ）は、ガードリングセル１に対応する図である。（ｃ）は、ガードリングセル２に対応する図である。（ｄ）は、ガードリングセル３に対応する図である。（ｅ）は、バッファ回路、基本セル及びガードリングセルからなる構成図である。 第３の実施形態においてディープＮウエルを付加した構成図である。 従来技術における階層レイアウトの一例を示す説明図である。 従来技術で開示されているバッファ挿入方法の例を示す説明図である。 ブロック間へバッファを挿入するレイアウトの一例を説明する図。 （ａ）は、ローディング効果を説明するためのトランジスタＭ１、Ｍ２及びＭ３の構成図である。（ｂ）は、ローディング効果によりポリシリコンゲートの寸法が異なることを説明するためのトランジスタＭ１、Ｍ２及びＭ３の構成図である。（ｃ）は、ダミーシリコンゲートの挿入による平坦化不良を解消した構成図である。 （ａ）は、研磨による平坦化不良を説明する構成図である。（ｂ）は、ダミーシリコンゲートの挿入による平坦化不良を解消した構成図である。 （ａ）は、信号線と信号線の間にダミーパターンを設置し、酸化膜で絶縁されている状態を示す図である。（ｃ）は、寄生トランジスタ構成を含むＣＭＯＳプロセスの断面図である。（ｄ）は、その等価回路である。 ノイズの伝播とＥＳＤ，ラッチアップを説明するダミーパターン配置図である。 ディープＮウエル構造を説明する構成図である。

符号の説明

１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ ハードマクロブロック
２ ソフトマクロブロック
３、２１ バッファ回路
３ａ 挿入バッファ回路
４ 信号配線
５ ＰＡＤ
６ ダミーメタル
７，８ 信号線
９，１０ 容量
１１ ノイズ源
１２，１３ 回路
１４，１５ ダミーパターン
１６，１７ 接続部
１８ 信号配線
１９ 基本セル
２０ ダミーセル
２２ コンタクト孔
２３ １層メタル
３０ ＰＭＯＳバックゲート用Ｎ型拡散
３１，３３ ゲート電極
３２ Ｐ型トランジスタ
３４ Ｎ型トランジスタ
３５ 基板用Ｐ型拡散
４０ ガードリングセル１
４１ ガードリングセル２
４２ ガードリングセル３

Claims (4)

1. 半導体基板上に、マクロブロック間の接続をバッファ回路によって行う半導体集積回路装置であって、
   Ｎチャネル型ＭＯＳトランジスタおよびＰチャネル型ＭＯＳトランジスタを有する基本セルを行方向および列方向に複数配置したゲートアレイを備え、
   前記ゲートアレイは、それぞれ前記基本セルをベースとする論理を構成するセルとダミーセルとから構成され、前記論理を構成するセルが前記バッファ回路であり、該バッファ回路の周辺に前記ダミーセルを配置したことを特徴とする半導体集積回路装置。
2. 前記ダミーセルが有するＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタ上に、電源電位および接地電位に接続されるメタル層を構成することを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記基本セルと同じ大きさであり、Ｐサブストレートを接地電位に接続するためのＰ拡散およびＮウエルを電源電位に接続させるためのＮ拡散によってそれぞれ構成されるガードリングセルを前記バッファ回路及び前記ダミーセルの周辺に配置することを特徴とする請求項１または請求項２に記載の半導体集積回路装置。
4. 前記ゲートアレイが有するＮチャネル型ＭＯＳトランジスタの周囲にディープＮウエルを形成することを特徴とする請求項１から請求項３のいずれか１項に記載の半導体集積回路装置。
   
   

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